JP2003099322A - フラッシュメモリ書き替え回路、ｉｃカード用ｌｓｉ、ｉｃカード、フラッシュメモリ書き替え方法及びフラッシュメモリ書き替えプログラム - Google Patents
フラッシュメモリ書き替え回路、ｉｃカード用ｌｓｉ、ｉｃカード、フラッシュメモリ書き替え方法及びフラッシュメモリ書き替えプログラムInfo
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- G11C2216/16—Flash programming of all the cells in an array, sector or block simultaneously
Abstract
(57)【要約】
【課題】１ステップでフラッシュメモリのバイト単位の
書き替えを可能とするＩＣカードを提供する。 【解決手段】ＩＣカード用ＬＳＩ４０は、半導体チップ
上にＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３、フラッシュ
メモリ１４、コプロセッサ１５、ＲＡＮＤＯＭ１６、フ
ラッシュメモリ書き替え回路１を集積化し、更に半導体
チップの周辺部には端子６１、６２、…、６５とデータ
のやりとりをするボンディングパッドである端子パッド
２１、２２、…、２５を配置している。フラッシュメモ
リ書き替え回路１は、ＣＰＵ１１からのフラッシュメモ
リ１４の書き替え命令により、書き替える指定バイトの
データをＲＡＭ１２に保存する。次に、フラッシュメモ
リ１４内の指定バイト以外のページのデータをＲＡＭ１
２に送る。その後、ＲＡＭ１２に準備された新たなペー
ジデータをフラッシュメモリ１４に書き込む。
書き替えを可能とするＩＣカードを提供する。 【解決手段】ＩＣカード用ＬＳＩ４０は、半導体チップ
上にＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３、フラッシュ
メモリ１４、コプロセッサ１５、ＲＡＮＤＯＭ１６、フ
ラッシュメモリ書き替え回路１を集積化し、更に半導体
チップの周辺部には端子６１、６２、…、６５とデータ
のやりとりをするボンディングパッドである端子パッド
２１、２２、…、２５を配置している。フラッシュメモ
リ書き替え回路１は、ＣＰＵ１１からのフラッシュメモ
リ１４の書き替え命令により、書き替える指定バイトの
データをＲＡＭ１２に保存する。次に、フラッシュメモ
リ１４内の指定バイト以外のページのデータをＲＡＭ１
２に送る。その後、ＲＡＭ１２に準備された新たなペー
ジデータをフラッシュメモリ１４に書き込む。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣカードの情報
書き替え方法に関し、特にフラッシュメモリＩＣカード
を対象として情報データを書き替える場合のフラッシュ
メモリ書き替え回路、ＩＣカード用ＬＳＩ、ＩＣカー
ド、フラッシュメモリ書き替え方法及びフラッシュメモ
リ書き替えプログラムに関するものである。
書き替え方法に関し、特にフラッシュメモリＩＣカード
を対象として情報データを書き替える場合のフラッシュ
メモリ書き替え回路、ＩＣカード用ＬＳＩ、ＩＣカー
ド、フラッシュメモリ書き替え方法及びフラッシュメモ
リ書き替えプログラムに関するものである。
【０００２】
【従来の技術】図７に一般的なＩＣカード用ＬＳＩ４１
の構成を示す。ＬＳＩ１４上のメモリとしてフラッシュ
メモリ１４を図示したが、フラッシュメモリ１４の代わ
りに図８に示すようにＥＥＰＲＯＭ等を使用しても良
い。まず、図８のメモリとしてＥＥＰＲＯＭ１７を使用
している場合の書き替え方法を説明する。ＣＰＵ１１
が、ＥＥＰＲＯＭ１７内の書き替える指定バイトのデー
タ及びアドレスをバス１０を介して指定する。データを
書き替える指定バイトはＣＰＵ１１に直接指定されるの
で、指定バイト毎の書き替えが可能である。しかし、面
積が大きくなるため、ＩＣカードのように最大チップ面
積が決まっているようなシステムには大容量化の要求に
応えることができない。従って、１６キロバイト程度ま
でのＩＣカードによく使用されている。一方、図７に示
すフラッシュメモリ１４を使用したＩＣカード４１で
は、１２８キロバイト程度までの要求に応えることがで
きる。しかし、通常、フラッシュメモリ１４はブロック
単位での書き替えを行うため、指定バイト単位の書き替
えを行う際は特別なフローで行わなければならない。
の構成を示す。ＬＳＩ１４上のメモリとしてフラッシュ
メモリ１４を図示したが、フラッシュメモリ１４の代わ
りに図８に示すようにＥＥＰＲＯＭ等を使用しても良
い。まず、図８のメモリとしてＥＥＰＲＯＭ１７を使用
している場合の書き替え方法を説明する。ＣＰＵ１１
が、ＥＥＰＲＯＭ１７内の書き替える指定バイトのデー
タ及びアドレスをバス１０を介して指定する。データを
書き替える指定バイトはＣＰＵ１１に直接指定されるの
で、指定バイト毎の書き替えが可能である。しかし、面
積が大きくなるため、ＩＣカードのように最大チップ面
積が決まっているようなシステムには大容量化の要求に
応えることができない。従って、１６キロバイト程度ま
でのＩＣカードによく使用されている。一方、図７に示
すフラッシュメモリ１４を使用したＩＣカード４１で
は、１２８キロバイト程度までの要求に応えることがで
きる。しかし、通常、フラッシュメモリ１４はブロック
単位での書き替えを行うため、指定バイト単位の書き替
えを行う際は特別なフローで行わなければならない。
【０００３】フラッシュメモリ１４の書き替え方法を、
図７を参照しつつ、図９のフローチャート及び図１０の
データフロー図を用いて説明する。
図７を参照しつつ、図９のフローチャート及び図１０の
データフロー図を用いて説明する。
【０００４】（イ）図９のステップＳ３０１において、
ＣＰＵ１１の命令により、フラッシュメモリ１４内のデ
ータを書き替える指定バイトｂｋを含むページＰｍを、
バス１０を介してフラッシュメモリ１４からＲＡＭ１２
に保存する。ここでいう１ページとは、６４バイトを１
単位（ブロック）としたものである。通常フラッシュメ
モリはこのようにブロック（ページ）単位で書き替えを
行う。
ＣＰＵ１１の命令により、フラッシュメモリ１４内のデ
ータを書き替える指定バイトｂｋを含むページＰｍを、
バス１０を介してフラッシュメモリ１４からＲＡＭ１２
に保存する。ここでいう１ページとは、６４バイトを１
単位（ブロック）としたものである。通常フラッシュメ
モリはこのようにブロック（ページ）単位で書き替えを
行う。
【０００５】（ロ）次に、ステップＳ３０２において、
ＣＰＵ１１の命令により、ＲＡＭ１２に保存したページ
データＰｍに、バス１０を介して書き替えを行う指定バ
イトのデータｂｋを上書きする。この上書きされた新た
なページデータＰｍが新たにフラッシュメモリ１４にセ
ットされるデータとなる。
ＣＰＵ１１の命令により、ＲＡＭ１２に保存したページ
データＰｍに、バス１０を介して書き替えを行う指定バ
イトのデータｂｋを上書きする。この上書きされた新た
なページデータＰｍが新たにフラッシュメモリ１４にセ
ットされるデータとなる。
【０００６】（ハ）次に、ステップＳ３０３において、
ＣＰＵ１１の命令により、ＲＡＭ１２に準備された新た
なページデータＰｍを、バス１０を介してフラッシュメ
モリ１４のページアドレスにセットする。
ＣＰＵ１１の命令により、ＲＡＭ１２に準備された新た
なページデータＰｍを、バス１０を介してフラッシュメ
モリ１４のページアドレスにセットする。
【０００７】（ニ）次に、ステップＳ３０４において、
ＣＰＵ１１の命令により、フラッシュメモリ１４のペー
ジデータＰｍの書き替えが行われる。
ＣＰＵ１１の命令により、フラッシュメモリ１４のペー
ジデータＰｍの書き替えが行われる。
【０００８】
【発明が解決しようとする課題】ＥＥＰＲＯＭでは、直
接書き替える指定バイトのデータ、アドレスを指定し、
１ステップで書き替えが可能であったのに対し、フラッ
シュメモリのバイト書き替えは、上記のように複数のス
テップが必要となる。このため、プログラム開発者は数
バイトの指定データ保存の場合においても書き替え箇所
を含む１ページ分の全部のバイトのデータの取り扱い
（１ページ書き替え）を意識してアプリケーションを作
成しなければならなかった。
接書き替える指定バイトのデータ、アドレスを指定し、
１ステップで書き替えが可能であったのに対し、フラッ
シュメモリのバイト書き替えは、上記のように複数のス
テップが必要となる。このため、プログラム開発者は数
バイトの指定データ保存の場合においても書き替え箇所
を含む１ページ分の全部のバイトのデータの取り扱い
（１ページ書き替え）を意識してアプリケーションを作
成しなければならなかった。
【０００９】上記のように、ＥＥＰＲＯＭは、１ステッ
プでバイト単位の書き替えが可能であるが、容量が小さ
く、フラッシュメモリは大容量に対応できるが、バイト
単位の書き替えに数ステップ要するという問題があっ
た。
プでバイト単位の書き替えが可能であるが、容量が小さ
く、フラッシュメモリは大容量に対応できるが、バイト
単位の書き替えに数ステップ要するという問題があっ
た。
【００１０】上記の問題を鑑み、本発明は、１ステップ
でフラッシュメモリのバイト単位の書き替えを可能とす
るフラッシュメモリ書き替え回路、このフラッシュメモ
リ書き替え回路を有するＩＣカード用ＬＳＩ、ＩＣカー
ド、フラッシュメモリ書き替え方法、フラッシュメモリ
書き替えプログラムを提供することを目的とする。
でフラッシュメモリのバイト単位の書き替えを可能とす
るフラッシュメモリ書き替え回路、このフラッシュメモ
リ書き替え回路を有するＩＣカード用ＬＳＩ、ＩＣカー
ド、フラッシュメモリ書き替え方法、フラッシュメモリ
書き替えプログラムを提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴は、ＣＰＵ、フラッシュメモ
リ、ＲＡＭのそれぞれと互いにバスを介して接続された
回路であって、（イ）ＣＰＵからフラッシュメモリの書
き替え命令を受け取り、書き替えるページの指定バイト
のデータをＲＡＭに保存する書き替えデータ制御回路
と、（ロ）ＣＰＵへのウェイトの発生、解除を行うウェ
イト制御回路と、（ハ）フラッシュメモリ内の指定バイ
ト以外のページのデータをフラッシュメモリからＲＡＭ
に送り、ＲＡＭに新たなページデータを準備するページ
データ制御回路と、（ニ）ＲＡＭに準備された新たなペ
ージデータをフラッシュメモリに書き込むデータセット
制御回路とを少なくとも備えるフラッシュメモリ書き替
え回路であることを要旨とする。
め、本発明の第１の特徴は、ＣＰＵ、フラッシュメモ
リ、ＲＡＭのそれぞれと互いにバスを介して接続された
回路であって、（イ）ＣＰＵからフラッシュメモリの書
き替え命令を受け取り、書き替えるページの指定バイト
のデータをＲＡＭに保存する書き替えデータ制御回路
と、（ロ）ＣＰＵへのウェイトの発生、解除を行うウェ
イト制御回路と、（ハ）フラッシュメモリ内の指定バイ
ト以外のページのデータをフラッシュメモリからＲＡＭ
に送り、ＲＡＭに新たなページデータを準備するページ
データ制御回路と、（ニ）ＲＡＭに準備された新たなペ
ージデータをフラッシュメモリに書き込むデータセット
制御回路とを少なくとも備えるフラッシュメモリ書き替
え回路であることを要旨とする。
【００１２】第１の特徴に係るフラッシュメモリ書き替
え回路によると、ＣＰＵは書き替え命令をフラッシュメ
モリ書き替え回路に与えるだけで、バイト単位の書き替
えを行うことができる。アプリケーションプログラム開
発者は、１ステップでフラッシュメモリのバイト単位の
書き替えを行うことが可能となり、開発手順を短縮する
ことができる。
え回路によると、ＣＰＵは書き替え命令をフラッシュメ
モリ書き替え回路に与えるだけで、バイト単位の書き替
えを行うことができる。アプリケーションプログラム開
発者は、１ステップでフラッシュメモリのバイト単位の
書き替えを行うことが可能となり、開発手順を短縮する
ことができる。
【００１３】又、第１の特徴に係るフラッシュメモリ書
き替え回路は、（ホ）書き込み後のフラッシュメモリと
ＲＡＭのページデータを比較するベリファイ回路と、
（へ）ベリファイ回路によりベリファイエラーとなった
データとそのアドレスをＲＡＭに保存するデータ保存制
御回路と、（ト）ベリファイエラー発生時にＣＰＵへエ
ラーフラグを通知するエラーフラグ発生回路とを更に備
えていてもよい。
き替え回路は、（ホ）書き込み後のフラッシュメモリと
ＲＡＭのページデータを比較するベリファイ回路と、
（へ）ベリファイ回路によりベリファイエラーとなった
データとそのアドレスをＲＡＭに保存するデータ保存制
御回路と、（ト）ベリファイエラー発生時にＣＰＵへエ
ラーフラグを通知するエラーフラグ発生回路とを更に備
えていてもよい。
【００１４】ここで「ベリファイエラー」とは、ＲＡＭ
に準備した書き替える新たなページデータとページデー
タを書き替えた後のフラッシュメモリ内のデータが一致
しないことをいう。
に準備した書き替える新たなページデータとページデー
タを書き替えた後のフラッシュメモリ内のデータが一致
しないことをいう。
【００１５】このフラッシュメモリ書き替え回路による
と、ベリファイエラーが発生したときに、ベリファイエ
ラーとなったデータとそのアドレスをＲＡＭに保存し、
エラーが発生したことをＣＰＵに通知することができ
る。
と、ベリファイエラーが発生したときに、ベリファイエ
ラーとなったデータとそのアドレスをＲＡＭに保存し、
エラーが発生したことをＣＰＵに通知することができ
る。
【００１６】又、第１の特徴に係るフラッシュメモリ書
き替え回路における（チ）データ保存制御回路は、フラ
ッシュメモリ内のＥＣＣ回路による２ビットエラーとな
ったデータとそのアドレスをＲＡＭに保存し、（リ）エ
ラーフラグ発生回路は、２ビットエラー発生時にＣＰＵ
へエラーフラグを通知してもよい。
き替え回路における（チ）データ保存制御回路は、フラ
ッシュメモリ内のＥＣＣ回路による２ビットエラーとな
ったデータとそのアドレスをＲＡＭに保存し、（リ）エ
ラーフラグ発生回路は、２ビットエラー発生時にＣＰＵ
へエラーフラグを通知してもよい。
【００１７】ここで「ＥＣＣ回路」とは、エラー検査・
訂正機構（Error Check and Correct）回路のことであ
る。ＥＣＣ回路は、メモリエラーの検出を行い、エラー
が発生した場所を特定し、これを正しい値に訂正する。
しかし、ＥＣＣ回路は、１ビットエラーの場合は自動的
に訂正できるが、２ビットエラーの場合は訂正ができな
い。本発明では２ビットエラーの場合は、エラーフラグ
を発生させ、書き込みを中止する。
訂正機構（Error Check and Correct）回路のことであ
る。ＥＣＣ回路は、メモリエラーの検出を行い、エラー
が発生した場所を特定し、これを正しい値に訂正する。
しかし、ＥＣＣ回路は、１ビットエラーの場合は自動的
に訂正できるが、２ビットエラーの場合は訂正ができな
い。本発明では２ビットエラーの場合は、エラーフラグ
を発生させ、書き込みを中止する。
【００１８】このフラッシュメモリ書き替え回路による
と、ＥＣＣ回路を有するフラッシュメモリからの２ビッ
トエラーを受け取り、書き込みを中止することができ
る。
と、ＥＣＣ回路を有するフラッシュメモリからの２ビッ
トエラーを受け取り、書き込みを中止することができ
る。
【００１９】本発明の第２の特徴は、（イ）ＣＰＵと、
（ロ）フラッシュメモリと、（ハ）ＲＡＭと、（ニ）Ｃ
ＰＵからフラッシュメモリの書き替え命令を受け取り、
書き替えるページの指定バイトのデータをＲＡＭに保存
する書き替えデータ制御回路と、フラッシュメモリ内の
指定バイト以外のページのデータをＲＡＭに送り、ＲＡ
Ｍに新たなページデータを準備するページデータ制御回
路と、ＲＡＭに準備された新たなページデータをフラッ
シュメモリに書き込むデータセット制御回路を有し、バ
イト単位のフラッシュメモリの書き替えを行うフラッシ
ュメモリ書き替え回路とを少なくとも備えるＩＣカード
用ＬＳＩであることを要旨とする。
（ロ）フラッシュメモリと、（ハ）ＲＡＭと、（ニ）Ｃ
ＰＵからフラッシュメモリの書き替え命令を受け取り、
書き替えるページの指定バイトのデータをＲＡＭに保存
する書き替えデータ制御回路と、フラッシュメモリ内の
指定バイト以外のページのデータをＲＡＭに送り、ＲＡ
Ｍに新たなページデータを準備するページデータ制御回
路と、ＲＡＭに準備された新たなページデータをフラッ
シュメモリに書き込むデータセット制御回路を有し、バ
イト単位のフラッシュメモリの書き替えを行うフラッシ
ュメモリ書き替え回路とを少なくとも備えるＩＣカード
用ＬＳＩであることを要旨とする。
【００２０】第２の特徴に係るＩＣカード用ＬＳＩによ
ると、アプリケーションプログラム開発者は、１ステッ
プでフラッシュメモリのバイト単位の書き替えを行うこ
とが可能となり、開発手順を短縮することができる。
ると、アプリケーションプログラム開発者は、１ステッ
プでフラッシュメモリのバイト単位の書き替えを行うこ
とが可能となり、開発手順を短縮することができる。
【００２１】又、第２の特徴に係るＩＣカード用ＬＳＩ
のフラッシュメモリはＥＣＣ回路を有し、フラッシュメ
モリ書き替え回路は、ＥＣＣ回路から２ビットエラーの
信号を受け取ってもよい。
のフラッシュメモリはＥＣＣ回路を有し、フラッシュメ
モリ書き替え回路は、ＥＣＣ回路から２ビットエラーの
信号を受け取ってもよい。
【００２２】このＩＣカード用ＬＳＩによると、ＥＣＣ
回路を有するフラッシュメモリからの２ビットエラーを
受け取り、書き込みを中止することができる。
回路を有するフラッシュメモリからの２ビットエラーを
受け取り、書き込みを中止することができる。
【００２３】本発明の第３の特徴は、（イ）カード基板
と、（ロ）ＣＰＵ、フラッシュメモリ、ＲＡＭ、前記Ｃ
ＰＵから前記フラッシュメモリの書き替え命令を受け取
り、書き替えるページの指定バイトのデータを前記ＲＡ
Ｍに保存する書き替えデータ制御回路、前記フラッシュ
メモリ内の前記指定バイト以外の前記ページのデータを
前記ＲＡＭに送り、前記ＲＡＭに新たなページデータを
準備するページデータ制御回路、前記ＲＡＭに準備され
た新たなページデータを前記フラッシュメモリに書き込
むデータセット制御回路を有するフラッシュメモリ書き
替え回路とを備え、前記カード基板に搭載されたＬＳＩ
と、（ハ）該カード基板に搭載された外部端子と、
（ニ）該外部端子と前記ＬＳＩチップ上のパッドとを接
続する前記カード基板上に設けられた基板配線と、
（ホ）前記ＬＳＩチップ、前記カード基板、前記基板配
線及び前記外部端子の一部を被覆するカバーフィルムと
を少なくとも備えるＩＣカードであることを要旨とす
る。
と、（ロ）ＣＰＵ、フラッシュメモリ、ＲＡＭ、前記Ｃ
ＰＵから前記フラッシュメモリの書き替え命令を受け取
り、書き替えるページの指定バイトのデータを前記ＲＡ
Ｍに保存する書き替えデータ制御回路、前記フラッシュ
メモリ内の前記指定バイト以外の前記ページのデータを
前記ＲＡＭに送り、前記ＲＡＭに新たなページデータを
準備するページデータ制御回路、前記ＲＡＭに準備され
た新たなページデータを前記フラッシュメモリに書き込
むデータセット制御回路を有するフラッシュメモリ書き
替え回路とを備え、前記カード基板に搭載されたＬＳＩ
と、（ハ）該カード基板に搭載された外部端子と、
（ニ）該外部端子と前記ＬＳＩチップ上のパッドとを接
続する前記カード基板上に設けられた基板配線と、
（ホ）前記ＬＳＩチップ、前記カード基板、前記基板配
線及び前記外部端子の一部を被覆するカバーフィルムと
を少なくとも備えるＩＣカードであることを要旨とす
る。
【００２４】ここで「外部端子」とは、ＶＤＤ端子やＲ
ＳＴ端子等の外部装置（リーダ、ライター等）とデータ
のやりとりを行う端子のことである。
ＳＴ端子等の外部装置（リーダ、ライター等）とデータ
のやりとりを行う端子のことである。
【００２５】第３の特徴に係るＩＣカードによると、Ｃ
ＰＵは書き替え命令をフラッシュメモリ書き替え回路に
与えるだけで、バイト単位の書き替えを行うことができ
る。アプリケーションプログラム開発者は、１ステップ
でフラッシュメモリのバイト単位の書き替えを行うこと
が可能となり、開発手順を短縮することができる。
ＰＵは書き替え命令をフラッシュメモリ書き替え回路に
与えるだけで、バイト単位の書き替えを行うことができ
る。アプリケーションプログラム開発者は、１ステップ
でフラッシュメモリのバイト単位の書き替えを行うこと
が可能となり、開発手順を短縮することができる。
【００２６】又、第３の特徴に係るＩＣカードは、ＬＳ
Ｉチップ上のフラッシュメモリはＥＣＣ回路を有し、Ｌ
ＳＩチップはＥＣＣ回路から２ビットエラーの信号を受
け取る手段を有してもよい。このＩＣカードによると、
ＥＣＣ回路を有するフラッシュメモリからの２ビットエ
ラーを受け取り、書き込みを中止することができる。
Ｉチップ上のフラッシュメモリはＥＣＣ回路を有し、Ｌ
ＳＩチップはＥＣＣ回路から２ビットエラーの信号を受
け取る手段を有してもよい。このＩＣカードによると、
ＥＣＣ回路を有するフラッシュメモリからの２ビットエ
ラーを受け取り、書き込みを中止することができる。
【００２７】本発明の第４の特徴は、ＣＰＵ、フラッシ
ュメモリ、ＲＡＭのそれぞれがバスを介して互いに接続
されたフラッシュメモリ書き替え回路において、（イ）
ＣＰＵからフラッシュメモリの書き替え命令を受け取る
ステップと、（ロ）書き替えを行うページの指定バイト
のデータをＲＡＭに保存するステップと、（ハ）ＣＰＵ
へウェイトを発生させるステップと、（ニ）フラッシュ
メモリから指定バイト以外のページのデータをＲＡＭに
送り、ＲＡＭに新たなページデータを準備するステップ
と、（ホ）ＲＡＭに準備された新たなページデータをフ
ラッシュメモリのページアドレスにセットするステップ
と、（へ）フラッシュメモリのデータの書き替えを行う
ステップと、（ト）ＣＰＵへのウェイトを解除するステ
ップとを少なくとも含むフラッシュメモリ書き替え方法
であることを要旨とする。
ュメモリ、ＲＡＭのそれぞれがバスを介して互いに接続
されたフラッシュメモリ書き替え回路において、（イ）
ＣＰＵからフラッシュメモリの書き替え命令を受け取る
ステップと、（ロ）書き替えを行うページの指定バイト
のデータをＲＡＭに保存するステップと、（ハ）ＣＰＵ
へウェイトを発生させるステップと、（ニ）フラッシュ
メモリから指定バイト以外のページのデータをＲＡＭに
送り、ＲＡＭに新たなページデータを準備するステップ
と、（ホ）ＲＡＭに準備された新たなページデータをフ
ラッシュメモリのページアドレスにセットするステップ
と、（へ）フラッシュメモリのデータの書き替えを行う
ステップと、（ト）ＣＰＵへのウェイトを解除するステ
ップとを少なくとも含むフラッシュメモリ書き替え方法
であることを要旨とする。
【００２８】第４の特徴に係るフラッシュメモリ書き替
え方法によると、ＣＰＵは書き替え命令をフラッシュメ
モリ書き替え回路に与えるだけで、バイト単位の書き替
えを行うことができる。アプリケーションプログラム開
発者は、１ステップでフラッシュメモリのバイト単位の
書き替えを行うことが可能となり、開発手順を短縮する
ことができる。
え方法によると、ＣＰＵは書き替え命令をフラッシュメ
モリ書き替え回路に与えるだけで、バイト単位の書き替
えを行うことができる。アプリケーションプログラム開
発者は、１ステップでフラッシュメモリのバイト単位の
書き替えを行うことが可能となり、開発手順を短縮する
ことができる。
【００２９】又、第４の特徴に係るフラッシュメモリ書
き替え方法は、（チ）書き替え後のフラッシュメモリと
ＲＡＭのページデータを比較するステップを更に含んで
もよい。
き替え方法は、（チ）書き替え後のフラッシュメモリと
ＲＡＭのページデータを比較するステップを更に含んで
もよい。
【００３０】このフラッシュメモリ書き替え方法による
と、書き替え後のフラッシュメモリと新たに準備された
ＲＡＭ上のデータを比較し、データの整合性を確認する
ことができる。
と、書き替え後のフラッシュメモリと新たに準備された
ＲＡＭ上のデータを比較し、データの整合性を確認する
ことができる。
【００３１】更に、第４の特徴に係るフラッシュメモリ
書き替え方法は、書き替え後のフラッシュメモリとＲＡ
Ｍのページデータが異なっていた場合、（リ）異なった
データ及びそのアドレスをＲＡＭに保存するステップ
と、（ヌ）ＣＰＵへエラーフラグを発生させるステップ
と、（ル）ＣＰＵのウェイトを解除するステップとを更
に含んでもよい。
書き替え方法は、書き替え後のフラッシュメモリとＲＡ
Ｍのページデータが異なっていた場合、（リ）異なった
データ及びそのアドレスをＲＡＭに保存するステップ
と、（ヌ）ＣＰＵへエラーフラグを発生させるステップ
と、（ル）ＣＰＵのウェイトを解除するステップとを更
に含んでもよい。
【００３２】このフラッシュメモリ書き替え方法による
と、ベリファイエラーが発生したとき、ベリファイエラ
ーとなったデータとそのアドレスをＲＡＭに保存し、エ
ラーが発生したことをＣＰＵに通知することができる。
と、ベリファイエラーが発生したとき、ベリファイエラ
ーとなったデータとそのアドレスをＲＡＭに保存し、エ
ラーが発生したことをＣＰＵに通知することができる。
【００３３】更に、第４の特徴に係るフラッシュメモリ
書き替え方法は、フラッシュメモリ内のデータを読み込
むときに、フラッシュメモリ内のＥＣＣ回路により２ビ
ットエラーが発生した場合、（ヲ）エラーとなったデー
タ及びそのアドレスをＲＡＭに保存するステップと、
（ワ）ＣＰＵへエラーフラグを発生させるステップと、
（カ）ＣＰＵのウェイトを解除するステップとを更に含
んでもよい。
書き替え方法は、フラッシュメモリ内のデータを読み込
むときに、フラッシュメモリ内のＥＣＣ回路により２ビ
ットエラーが発生した場合、（ヲ）エラーとなったデー
タ及びそのアドレスをＲＡＭに保存するステップと、
（ワ）ＣＰＵへエラーフラグを発生させるステップと、
（カ）ＣＰＵのウェイトを解除するステップとを更に含
んでもよい。
【００３４】このフラッシュメモリ書き替え方法による
と、ＥＣＣ回路を有するフラッシュメモリからの２ビッ
トエラーを受け取り、書き込みを中止することができ
る。
と、ＥＣＣ回路を有するフラッシュメモリからの２ビッ
トエラーを受け取り、書き込みを中止することができ
る。
【００３５】本発明の第５の特徴は、ＣＰＵ、フラッシ
ュメモリ、ＲＡＭのそれぞれがバスを介して互いに接続
されたフラッシュメモリ書き替え回路を制御するプログ
ラムであって、（イ）ＣＰＵからフラッシュメモリの書
き替え命令を受け取る命令と、（ロ）書き替えを行うペ
ージの指定バイトのデータをＲＡＭに保存する命令と、
（ハ）ＣＰＵへウェイトを発生させる命令と、（ニ）フ
ラッシュメモリから指定バイト以外のページのデータを
ＲＡＭに送り、ＲＡＭに新たなページデータを準備する
命令と、（ホ）ＲＡＭに準備されたページデータをフラ
ッシュメモリのページアドレスにセットする命令と、
（へ）フラッシュメモリのデータの書き替えを行う命令
と、（ト）ＣＰＵへのウェイトを解除する命令とを少な
くとも含むフラッシュメモリ書き替えプログラムを要旨
とする。
ュメモリ、ＲＡＭのそれぞれがバスを介して互いに接続
されたフラッシュメモリ書き替え回路を制御するプログ
ラムであって、（イ）ＣＰＵからフラッシュメモリの書
き替え命令を受け取る命令と、（ロ）書き替えを行うペ
ージの指定バイトのデータをＲＡＭに保存する命令と、
（ハ）ＣＰＵへウェイトを発生させる命令と、（ニ）フ
ラッシュメモリから指定バイト以外のページのデータを
ＲＡＭに送り、ＲＡＭに新たなページデータを準備する
命令と、（ホ）ＲＡＭに準備されたページデータをフラ
ッシュメモリのページアドレスにセットする命令と、
（へ）フラッシュメモリのデータの書き替えを行う命令
と、（ト）ＣＰＵへのウェイトを解除する命令とを少な
くとも含むフラッシュメモリ書き替えプログラムを要旨
とする。
【００３６】第５の特徴に係るフラッシュメモリ書き替
えプログラムを読み込むことにより、フラッシュメモリ
書き替え回路は、バイト単位の書き替えを行うことがで
きる。
えプログラムを読み込むことにより、フラッシュメモリ
書き替え回路は、バイト単位の書き替えを行うことがで
きる。
【００３７】又、第５の特徴に係るフラッシュメモリ書
き替えプログラムは、（チ）書き替え後のフラッシュメ
モリとＲＡＭのデータを比較する命令を更に含んでもよ
い。
き替えプログラムは、（チ）書き替え後のフラッシュメ
モリとＲＡＭのデータを比較する命令を更に含んでもよ
い。
【００３８】このフラッシュメモリ書き替えプログラム
を読み込むことにより、書き替え後のフラッシュメモリ
と新たに準備されたＲＡＭ上のデータを比較し、データ
の整合性を確認することができる。
を読み込むことにより、書き替え後のフラッシュメモリ
と新たに準備されたＲＡＭ上のデータを比較し、データ
の整合性を確認することができる。
【００３９】更に、第５の特徴に係るフラッシュメモリ
書き替えプログラムは、書き替え後のフラッシュメモリ
とＲＡＭのデータが異なっていた場合、（リ）異なった
データ及びそのアドレスをＲＡＭに保存する命令と、
（ヌ）ＣＰＵへエラーフラグを発生させる命令と、
（ル）ＣＰＵのウェイトを解除する命令とを更に含んで
もよい。
書き替えプログラムは、書き替え後のフラッシュメモリ
とＲＡＭのデータが異なっていた場合、（リ）異なった
データ及びそのアドレスをＲＡＭに保存する命令と、
（ヌ）ＣＰＵへエラーフラグを発生させる命令と、
（ル）ＣＰＵのウェイトを解除する命令とを更に含んで
もよい。
【００４０】このフラッシュメモリ書き替えプログラム
を読み込むことにより、フラッシュメモリ書き替え回路
は、ベリファイエラーが発生したとき、ベリファイエラ
ーとなったデータとそのアドレスをＲＡＭに保存し、エ
ラーが発生したことをＣＰＵに通知することができる。
を読み込むことにより、フラッシュメモリ書き替え回路
は、ベリファイエラーが発生したとき、ベリファイエラ
ーとなったデータとそのアドレスをＲＡＭに保存し、エ
ラーが発生したことをＣＰＵに通知することができる。
【００４１】更に、第５の特徴に係るフラッシュメモリ
書き替えプログラムは、フラッシュメモリ内のデータを
読み込むときに、フラッシュメモリ内のＥＣＣ回路によ
り２ビットエラーが発生した場合、（ヲ）エラーとなっ
たデータ及びそのアドレスをＲＡＭに保存する命令と、
（ワ）ＣＰＵへエラーフラグを発生させる命令と、
（カ）ＣＰＵのウェイトを解除する命令とを更に含んで
もよい。
書き替えプログラムは、フラッシュメモリ内のデータを
読み込むときに、フラッシュメモリ内のＥＣＣ回路によ
り２ビットエラーが発生した場合、（ヲ）エラーとなっ
たデータ及びそのアドレスをＲＡＭに保存する命令と、
（ワ）ＣＰＵへエラーフラグを発生させる命令と、
（カ）ＣＰＵのウェイトを解除する命令とを更に含んで
もよい。
【００４２】このフラッシュメモリ書き替えプログラム
を読み込むことにより、フラッシュメモリ書き替え回路
は、ＥＣＣ回路を有するフラッシュメモリからの２ビッ
トエラーを受け取り、書き込みを中止することができ
る。
を読み込むことにより、フラッシュメモリ書き替え回路
は、ＥＣＣ回路を有するフラッシュメモリからの２ビッ
トエラーを受け取り、書き込みを中止することができ
る。
【００４３】
【発明の実施の形態】次に、図面を参照して、本発明の
第１及び第２の実施の形態を説明する。以下の図面の記
載において、同一又は類似の部分は同一又は類似の符号
を付している。ただし、図面は模式的なものであり、各
寸法の比率等は現実のものとは異なることに留意すべき
である。従って、具体的な寸法等は以下の説明を参酌し
て判断すべきものである。また図面相互間においても互
いの寸法の関係や比率が異なる部分が含まれていること
は勿論である。
第１及び第２の実施の形態を説明する。以下の図面の記
載において、同一又は類似の部分は同一又は類似の符号
を付している。ただし、図面は模式的なものであり、各
寸法の比率等は現実のものとは異なることに留意すべき
である。従って、具体的な寸法等は以下の説明を参酌し
て判断すべきものである。また図面相互間においても互
いの寸法の関係や比率が異なる部分が含まれていること
は勿論である。
【００４４】（第１の実施の形態）図１（ａ）は、第１
の実施の形態に係るＩＣカードの構成を示す模式的な平
面図で、図１（ｂ）に示す上部カバーフィルム９２及び
スペーサ９１を除去した状態に対応する。ＩＣカード１
００は、カード基板９０と、カード基板９０に搭載され
たＩＣカード用ＬＳＩ４０、ＶＤＤ端子６１、ＲＳＴ端
子６２、ＣＬＫ端子６３、Ｉ／Ｏ端子６４、ＧＮＤ端子
６５とを有する。更に、カード基板９０上には基板配線
７１〜７５が形成されている。ＩＣカード用ＬＳＩ４０
は、半導体チップ上にＣＰＵ１１、ＲＡＭ１２、ＲＯＭ
１３、フラッシュメモリ１４、コプロセッサ１５、ＲＡ
ＮＤＯＭ１６、フラッシュメモリ書き替え回路１を集積
化し、更に半導体チップの周辺部には端子６１、６２、
…、６５とデータのやりとりをするボンディングパッド
であるＶＤＤ端子パッド２１、ＲＳＴ端子パッド２２、
ＣＬＫ端子パッド２３、Ｉ／Ｏ端子パッド２４、ＧＮＤ
端子パッド２５を配置している。図１（ｂ）に示すよう
に、カード基板９０の一面側には、スペーサ９１が接着
されている。スペーサ９１は、ＩＣカード用ＬＳＩ４０
の入るくり抜き部を有し、ＩＣカード用ＬＳＩ４０は、
このスペーサ９１のくり抜き部の内部においてカード基
板９０に接着されている。そして、ＩＣカード１００
は、ＩＣカード用ＬＳＩ４０を搭載したカード基板９０
にスペーサ９１を挟んで、その両面側をそれぞれ上部カ
バーフィルム９２と下部カバーフィルム９３により覆わ
れている。図１（ｂ）はＩＣカードの一例であり、他の
構造でも構わないことは勿論である。
の実施の形態に係るＩＣカードの構成を示す模式的な平
面図で、図１（ｂ）に示す上部カバーフィルム９２及び
スペーサ９１を除去した状態に対応する。ＩＣカード１
００は、カード基板９０と、カード基板９０に搭載され
たＩＣカード用ＬＳＩ４０、ＶＤＤ端子６１、ＲＳＴ端
子６２、ＣＬＫ端子６３、Ｉ／Ｏ端子６４、ＧＮＤ端子
６５とを有する。更に、カード基板９０上には基板配線
７１〜７５が形成されている。ＩＣカード用ＬＳＩ４０
は、半導体チップ上にＣＰＵ１１、ＲＡＭ１２、ＲＯＭ
１３、フラッシュメモリ１４、コプロセッサ１５、ＲＡ
ＮＤＯＭ１６、フラッシュメモリ書き替え回路１を集積
化し、更に半導体チップの周辺部には端子６１、６２、
…、６５とデータのやりとりをするボンディングパッド
であるＶＤＤ端子パッド２１、ＲＳＴ端子パッド２２、
ＣＬＫ端子パッド２３、Ｉ／Ｏ端子パッド２４、ＧＮＤ
端子パッド２５を配置している。図１（ｂ）に示すよう
に、カード基板９０の一面側には、スペーサ９１が接着
されている。スペーサ９１は、ＩＣカード用ＬＳＩ４０
の入るくり抜き部を有し、ＩＣカード用ＬＳＩ４０は、
このスペーサ９１のくり抜き部の内部においてカード基
板９０に接着されている。そして、ＩＣカード１００
は、ＩＣカード用ＬＳＩ４０を搭載したカード基板９０
にスペーサ９１を挟んで、その両面側をそれぞれ上部カ
バーフィルム９２と下部カバーフィルム９３により覆わ
れている。図１（ｂ）はＩＣカードの一例であり、他の
構造でも構わないことは勿論である。
【００４５】ＣＰＵ１１は、フラッシュメモリ書き替え
回路１に書き込み命令を与える等の制御処理を行う。Ｒ
ＡＭ１２は、データ処理用のメモリである。ＲＯＭ１３
は、管理規定のプログラムが焼き付けられている。フラ
ッシュメモリ１４は、電気的にブロック単位で消去・再
書き込み可能な読み出し専用の不揮発性メモリのことで
あり、ＥＥＰＲＯＭに比べ容量が大きい。コプロセッサ
１５は、補助機能を分担するプロセッサである。浮動小
数点演算を専門に処理する浮動小数点装置（ＦＰＵ）が
その代表である。ＲＡＮＤＯＭ１６は、ＣＰＵ、ＲＡ
Ｍ、ＲＯＭ等以外の制御ロジックである。
回路１に書き込み命令を与える等の制御処理を行う。Ｒ
ＡＭ１２は、データ処理用のメモリである。ＲＯＭ１３
は、管理規定のプログラムが焼き付けられている。フラ
ッシュメモリ１４は、電気的にブロック単位で消去・再
書き込み可能な読み出し専用の不揮発性メモリのことで
あり、ＥＥＰＲＯＭに比べ容量が大きい。コプロセッサ
１５は、補助機能を分担するプロセッサである。浮動小
数点演算を専門に処理する浮動小数点装置（ＦＰＵ）が
その代表である。ＲＡＮＤＯＭ１６は、ＣＰＵ、ＲＡ
Ｍ、ＲＯＭ等以外の制御ロジックである。
【００４６】ＶＤＤ端子パッド２１は、電源を供給する
ボンディングパッドであり、基板配線７１、ボンディン
グワイヤ８１を介してＶＤＤ端子６１と接続されてい
る。ＲＳＴ端子パッド２２は、ＬＳＩ上の各回路ブロッ
ク１、１１、１２、…、１６を初期状態にするリセット
信号を受け取るボンディングパッドであり、基板配線７
２、ボンディングワイヤ８２を介してＲＳＴ端子６２と
接続されている。ＣＬＫ端子パッド２３は、ＬＳＩ上の
各回路ブロック１、１１、１２、…、１６を動作させる
ための同期用の周期信号を受け取るボンディングパッド
であり、基板配線７３、ボンディングワイヤ８３を介し
てＣＬＫ端子６３と接続されている。Ｉ／Ｏ端子パッド
２４は、データ入出力信号を受け取るボンディングパッ
ドであり、基板配線７４、ボンディングワイヤ８４を介
してＩ／Ｏ端子６４と接続されている。ＧＮＤ端子パッ
ド２５は、信号用（保安用）接地用ボンディングパッド
であり、基板配線７５、ボンディングワイヤ８５を介し
てＧＮＤ端子６５と接続されている。
ボンディングパッドであり、基板配線７１、ボンディン
グワイヤ８１を介してＶＤＤ端子６１と接続されてい
る。ＲＳＴ端子パッド２２は、ＬＳＩ上の各回路ブロッ
ク１、１１、１２、…、１６を初期状態にするリセット
信号を受け取るボンディングパッドであり、基板配線７
２、ボンディングワイヤ８２を介してＲＳＴ端子６２と
接続されている。ＣＬＫ端子パッド２３は、ＬＳＩ上の
各回路ブロック１、１１、１２、…、１６を動作させる
ための同期用の周期信号を受け取るボンディングパッド
であり、基板配線７３、ボンディングワイヤ８３を介し
てＣＬＫ端子６３と接続されている。Ｉ／Ｏ端子パッド
２４は、データ入出力信号を受け取るボンディングパッ
ドであり、基板配線７４、ボンディングワイヤ８４を介
してＩ／Ｏ端子６４と接続されている。ＧＮＤ端子パッ
ド２５は、信号用（保安用）接地用ボンディングパッド
であり、基板配線７５、ボンディングワイヤ８５を介し
てＧＮＤ端子６５と接続されている。
【００４７】フラッシュメモリ書き替え回路１は、図２
に示すように、書き替えデータ制御回路３１、ウェイト
制御回路３２、ページデータ制御回路３３、データセッ
ト制御回路３４、ベリファイ回路３５、データセット終
了判別回路３６、エラーフラグ発生回路３７、データ保
存制御回路３８から構成されている。
に示すように、書き替えデータ制御回路３１、ウェイト
制御回路３２、ページデータ制御回路３３、データセッ
ト制御回路３４、ベリファイ回路３５、データセット終
了判別回路３６、エラーフラグ発生回路３７、データ保
存制御回路３８から構成されている。
【００４８】書き替えデータ制御回路３１は、バス１０
を介して、ＣＰＵ１１からフラッシュメモリ１４の書き
替え命令を受け取り、書き替える指定バイトのデータを
ＲＡＭ１２に保存する。又、ウェイト制御回路３２へＣ
ＰＵ１１にウェイトを発生させるように指示し、ページ
データ制御回路３３へバイトデータをＲＡＭ１２に保存
したことを通知する。ウェイト制御回路３２は、ＣＰＵ
１１へのウェイトの発生、解除を行う。ページデータ制
御回路３３は、バス１０を介して、フラッシュメモリ１
４内の書き替えるページの指定バイト以外のバイトのデ
ータをＲＡＭ１２に送り、保存する。データセット制御
回路３４は、ＲＡＭ１２に準備した新たなページデータ
を、バス１０を介してフラッシュメモリ１４に書き込
む。データセット終了判別回路３６は、フラッシュメモ
リ１４を監視し、１ページ分の新たなデータがセットさ
れ、書き替えが終了したときにベリファイ回路３５へ通
知を行う。ベリファイ回路３５は、バス１０を介して、
フラッシュメモリ１４とＲＡＭ１２の値を比較する。値
が異なっていた場合、データ保存制御回路３８へ通知
し、値が同じである場合は、ウェイト制御回路３２へ通
知する。データ保存制御回路３８は、エラーが発生した
ことをエラーフラグ発生回路３７へ通知し、エラーとな
ったデータとそのアドレスをバス１０を介してＲＡＭ１
２に保存する。エラーフラグ発生回路３７は、ＣＰＵ１
１へエラーフラグを通知し、ウェイト制御回路３２へＣ
ＰＵ１１のウェイトを解除するよう通知する。
を介して、ＣＰＵ１１からフラッシュメモリ１４の書き
替え命令を受け取り、書き替える指定バイトのデータを
ＲＡＭ１２に保存する。又、ウェイト制御回路３２へＣ
ＰＵ１１にウェイトを発生させるように指示し、ページ
データ制御回路３３へバイトデータをＲＡＭ１２に保存
したことを通知する。ウェイト制御回路３２は、ＣＰＵ
１１へのウェイトの発生、解除を行う。ページデータ制
御回路３３は、バス１０を介して、フラッシュメモリ１
４内の書き替えるページの指定バイト以外のバイトのデ
ータをＲＡＭ１２に送り、保存する。データセット制御
回路３４は、ＲＡＭ１２に準備した新たなページデータ
を、バス１０を介してフラッシュメモリ１４に書き込
む。データセット終了判別回路３６は、フラッシュメモ
リ１４を監視し、１ページ分の新たなデータがセットさ
れ、書き替えが終了したときにベリファイ回路３５へ通
知を行う。ベリファイ回路３５は、バス１０を介して、
フラッシュメモリ１４とＲＡＭ１２の値を比較する。値
が異なっていた場合、データ保存制御回路３８へ通知
し、値が同じである場合は、ウェイト制御回路３２へ通
知する。データ保存制御回路３８は、エラーが発生した
ことをエラーフラグ発生回路３７へ通知し、エラーとな
ったデータとそのアドレスをバス１０を介してＲＡＭ１
２に保存する。エラーフラグ発生回路３７は、ＣＰＵ１
１へエラーフラグを通知し、ウェイト制御回路３２へＣ
ＰＵ１１のウェイトを解除するよう通知する。
【００４９】図３、図４を用いて、フラッシュメモリ書
き替え方法について説明する。
き替え方法について説明する。
【００５０】（イ）まず、フラッシュメモリの書き替え
るデータの量により、ページ単位の書き替えが効率的で
あるかバイト単位の書き替えが効率的であるか、ＣＰＵ
１１が判断する。ここでいうページ単位とは、一定数の
バイトを一つの固まりとして扱うブロック単位をいい、
例えば、６４バイトを１ページとして扱う。ページ単位
の書き替えを選択した場合は、従来通りの方法で、ＣＰ
Ｕ１１が制御を行い、フラッシュメモリの書き替えを行
う。バイト単位の書き替えを選択した場合、ステップＳ
１０１において、ＣＰＵ１１からフラッシュメモリ書き
替え回路１の書き替えデータ制御回路３１へ書き替え命
令が伝達される。
るデータの量により、ページ単位の書き替えが効率的で
あるかバイト単位の書き替えが効率的であるか、ＣＰＵ
１１が判断する。ここでいうページ単位とは、一定数の
バイトを一つの固まりとして扱うブロック単位をいい、
例えば、６４バイトを１ページとして扱う。ページ単位
の書き替えを選択した場合は、従来通りの方法で、ＣＰ
Ｕ１１が制御を行い、フラッシュメモリの書き替えを行
う。バイト単位の書き替えを選択した場合、ステップＳ
１０１において、ＣＰＵ１１からフラッシュメモリ書き
替え回路１の書き替えデータ制御回路３１へ書き替え命
令が伝達される。
【００５１】（ロ）次に、ステップＳ１０２において、
ＣＰＵ１１から書き替え命令を受け取った書き替えデー
タ制御回路３１は、書き替えを行うページＰｍの書き替
える指定バイトｂｋのデータを、バス１０を介してＲＡ
Ｍ１２に保存する。図４では、斜線で示されているバイ
トｂｋが書き替えを行う指定バイトであり、フラッシュ
メモリ書き替え回路１により、バス１０を介してＲＡＭ
１２にセットされる。
ＣＰＵ１１から書き替え命令を受け取った書き替えデー
タ制御回路３１は、書き替えを行うページＰｍの書き替
える指定バイトｂｋのデータを、バス１０を介してＲＡ
Ｍ１２に保存する。図４では、斜線で示されているバイ
トｂｋが書き替えを行う指定バイトであり、フラッシュ
メモリ書き替え回路１により、バス１０を介してＲＡＭ
１２にセットされる。
【００５２】（ハ）次に、書き替えデータ制御回路３１
は、ウェイト制御回路３１にＣＰＵ１１へのウェイトを
発生させるよう通知を行う。ステップＳ１０３におい
て、ウェイト制御回路３１は、ＣＰＵ１１へウェイトを
発生させる。これにより、ＣＰＵ１１は、ウェイト解除
命令が与えられるまで、動作を停止する。図４では、フ
ラッシュメモリ書き替え回路１からＣＰＵ１１へウェイ
トを発生させるステップ（Ｓ１０３）が図示されてい
る。
は、ウェイト制御回路３１にＣＰＵ１１へのウェイトを
発生させるよう通知を行う。ステップＳ１０３におい
て、ウェイト制御回路３１は、ＣＰＵ１１へウェイトを
発生させる。これにより、ＣＰＵ１１は、ウェイト解除
命令が与えられるまで、動作を停止する。図４では、フ
ラッシュメモリ書き替え回路１からＣＰＵ１１へウェイ
トを発生させるステップ（Ｓ１０３）が図示されてい
る。
【００５３】（ニ）次に、ステップＳ１０４において、
ページデータ制御回路３３が、フラッシュメモリ１４内
のデータを書き替えるバイトのあるページＰｍを、バス
１０を介してＲＡＭ１２に送り、保存する。このとき保
存するページＰｍのデータにデータを書き替える指定バ
イトｂｋのデータは含まれない。即ち、図４で、ページ
データの点描されている部分のバイト…、ｂｋ−２、ｂ
ｋ−１、ｂｋ＋１、ｂ ｋ＋２、…のデータのみをＲＡＭ
１２にセットする。この結果、バイトｂｋはステップＳ
１０２で保存されたデータに置き換えられた新たなペー
ジデータＰｍがＲＡＭ１２に準備される。
ページデータ制御回路３３が、フラッシュメモリ１４内
のデータを書き替えるバイトのあるページＰｍを、バス
１０を介してＲＡＭ１２に送り、保存する。このとき保
存するページＰｍのデータにデータを書き替える指定バ
イトｂｋのデータは含まれない。即ち、図４で、ページ
データの点描されている部分のバイト…、ｂｋ−２、ｂ
ｋ−１、ｂｋ＋１、ｂ ｋ＋２、…のデータのみをＲＡＭ
１２にセットする。この結果、バイトｂｋはステップＳ
１０２で保存されたデータに置き換えられた新たなペー
ジデータＰｍがＲＡＭ１２に準備される。
【００５４】（ホ）次に、ステップＳ１０５において、
データセット制御回路３４は、ＲＡＭ１２に準備された
新たなページデータＰｍをフラッシュメモリのページア
ドレスにセットする。そして、ステップＳ１０６におい
て、フラッシュメモリ１４が新たなページデータＰｍに
データ書き替えが行われる。
データセット制御回路３４は、ＲＡＭ１２に準備された
新たなページデータＰｍをフラッシュメモリのページア
ドレスにセットする。そして、ステップＳ１０６におい
て、フラッシュメモリ１４が新たなページデータＰｍに
データ書き替えが行われる。
【００５５】（へ）データセット終了判別回路３６は、
フラッシュメモリ１４を監視し、新たなデータがセット
されたときにベリファイ回路３５へ通知を行う。ステッ
プＳ１０６において、フラッシュメモリ１４が新たなペ
ージデータＰｍへのデータの書き替えが行われたので、
データセット終了判別回路３６は、ベリファイ回路２５
へ通知を行う。ステップＳ１０７において、ベリファイ
回路２５は、フラッシュメモリ１４とＲＡＭ１２のデー
タを比較する。
フラッシュメモリ１４を監視し、新たなデータがセット
されたときにベリファイ回路３５へ通知を行う。ステッ
プＳ１０６において、フラッシュメモリ１４が新たなペ
ージデータＰｍへのデータの書き替えが行われたので、
データセット終了判別回路３６は、ベリファイ回路２５
へ通知を行う。ステップＳ１０７において、ベリファイ
回路２５は、フラッシュメモリ１４とＲＡＭ１２のデー
タを比較する。
【００５６】（ト）ステップＳ１０８において、フラッ
シュメモリ１４とＲＡＭ１２の値が異なる場合、ベリフ
ァイエラーが発生する。この場合は、ステップＳ１１０
に進み、ベリファイ回路３５は、データ保存制御回路３
８へ通知を行う。ステップＳ１１０において、データ保
存制御回路３８は、エラーとなったデータ及びそのアド
レスを、バス１０を介してＲＡＭ１２に保存する。そし
て、エラーフラグ発生回路３７へ通知を行う。ステップ
Ｓ１１１において、エラーフラグ発生回路３７はＣＰＵ
１１へエラーフラグを発生させる。又、ウェイト制御回
路３２へウェイトを解除するよう通知する。そして、ス
テップＳ１１２において、ウェイト制御回路３２はＣＰ
Ｕ１１のウェイトを解除する。
シュメモリ１４とＲＡＭ１２の値が異なる場合、ベリフ
ァイエラーが発生する。この場合は、ステップＳ１１０
に進み、ベリファイ回路３５は、データ保存制御回路３
８へ通知を行う。ステップＳ１１０において、データ保
存制御回路３８は、エラーとなったデータ及びそのアド
レスを、バス１０を介してＲＡＭ１２に保存する。そし
て、エラーフラグ発生回路３７へ通知を行う。ステップ
Ｓ１１１において、エラーフラグ発生回路３７はＣＰＵ
１１へエラーフラグを発生させる。又、ウェイト制御回
路３２へウェイトを解除するよう通知する。そして、ス
テップＳ１１２において、ウェイト制御回路３２はＣＰ
Ｕ１１のウェイトを解除する。
【００５７】（チ）又、ステップＳ１０８において、フ
ラッシュメモリ１４とＲＡＭ１２の値が同じである場
合、ベリファイエラーは発生せず、ベリファイ回路３５
はウェイト制御回路３２へ通知する。そして、ステップ
Ｓ１０９において、ウェイト制御回路３２はＣＰＵ１１
のウェイトを解除する。
ラッシュメモリ１４とＲＡＭ１２の値が同じである場
合、ベリファイエラーは発生せず、ベリファイ回路３５
はウェイト制御回路３２へ通知する。そして、ステップ
Ｓ１０９において、ウェイト制御回路３２はＣＰＵ１１
のウェイトを解除する。
【００５８】第１の実施の形態に係るフラッシュメモリ
書き替え回路を用いて、フラッシュメモリの書き替えを
行うと、ＣＰＵは書き替え命令をフラッシュメモリ書き
替え回路に与えるだけで、書き替えを行うことができ
る。このように、従来のＥＥＰＲＯＭの書き替えと同様
に、ＣＰＵが書き替え命令を与えるという１ステップで
フラッシュメモリの書き替えを実施できることとなる。
アプリケーションプログラム開発者は、１ステップでフ
ラッシュメモリのバイト単位の書き替えを行うことが可
能となり、開発手順を短縮することができる。又、第１
の実施の形態に係るフラッシュメモリ書き替え回路によ
ると、ベリファイエラーが発生したときに、ベリファイ
エラーとなったデータとそのアドレスをＲＡＭに保存
し、エラーが発生したことをＣＰＵに通知することがで
きる。
書き替え回路を用いて、フラッシュメモリの書き替えを
行うと、ＣＰＵは書き替え命令をフラッシュメモリ書き
替え回路に与えるだけで、書き替えを行うことができ
る。このように、従来のＥＥＰＲＯＭの書き替えと同様
に、ＣＰＵが書き替え命令を与えるという１ステップで
フラッシュメモリの書き替えを実施できることとなる。
アプリケーションプログラム開発者は、１ステップでフ
ラッシュメモリのバイト単位の書き替えを行うことが可
能となり、開発手順を短縮することができる。又、第１
の実施の形態に係るフラッシュメモリ書き替え回路によ
ると、ベリファイエラーが発生したときに、ベリファイ
エラーとなったデータとそのアドレスをＲＡＭに保存
し、エラーが発生したことをＣＰＵに通知することがで
きる。
【００５９】（第２の実施の形態）第２の実施の形態に
係るＩＣカードは、第１の実施の形態に係るＩＣカード
のフラッシュメモリ内にＥＣＣ回路が内蔵されたもので
ある。
係るＩＣカードは、第１の実施の形態に係るＩＣカード
のフラッシュメモリ内にＥＣＣ回路が内蔵されたもので
ある。
【００６０】第２の実施の形態に係るフラッシュメモリ
書き替え回路のブロック図を図５に示す。図５に示すフ
ラッシュメモリ書き替え回路１は、書き替えデータ制御
回路３１、ウェイト制御回路３２、ページデータ制御回
路３３、データセット制御回路３４、ベリファイ回路３
５、データセット終了判別回路３６、エラーフラグ発生
回路３７、データ保存制御回路３８からなる。これら
は、第１の実施の形態で説明したものと同様であるの
で、ここでは説明を省略する。
書き替え回路のブロック図を図５に示す。図５に示すフ
ラッシュメモリ書き替え回路１は、書き替えデータ制御
回路３１、ウェイト制御回路３２、ページデータ制御回
路３３、データセット制御回路３４、ベリファイ回路３
５、データセット終了判別回路３６、エラーフラグ発生
回路３７、データ保存制御回路３８からなる。これら
は、第１の実施の形態で説明したものと同様であるの
で、ここでは説明を省略する。
【００６１】第２の実施の形態に係るＩＣカードにおけ
るフラッシュメモリ１４は、ＥＣＣ回路５０を内蔵して
いる。ＥＣＣ回路５０は、メモリエラーの検出を行う。
１ビットエラーの場合は、エラーが発生した場所を特定
し、これを正しい値に訂正することが可能であるが、２
ビットエラーの場合は訂正することができないので、２
ビットエラーを示す信号を発生する。第２の実施の形態
におけるフラッシュメモリ書き替え回路１は、エラーフ
ラグ発生回路３７が、この２ビットエラー信号を受け取
る。
るフラッシュメモリ１４は、ＥＣＣ回路５０を内蔵して
いる。ＥＣＣ回路５０は、メモリエラーの検出を行う。
１ビットエラーの場合は、エラーが発生した場所を特定
し、これを正しい値に訂正することが可能であるが、２
ビットエラーの場合は訂正することができないので、２
ビットエラーを示す信号を発生する。第２の実施の形態
におけるフラッシュメモリ書き替え回路１は、エラーフ
ラグ発生回路３７が、この２ビットエラー信号を受け取
る。
【００６２】第２の実施の形態に係るフラッシュメモリ
書き替え方法について図６を用いて説明する。
書き替え方法について図６を用いて説明する。
【００６３】（イ）ステップＳ２０１〜Ｓ２０３までは
第１の実施の形態における図３のステップＳ１０１〜Ｓ
１０３と同様であるので、説明を省略する。
第１の実施の形態における図３のステップＳ１０１〜Ｓ
１０３と同様であるので、説明を省略する。
【００６４】（ロ）ステップＳ２０４において、ページ
データ制御回路３３がフラッシュメモリ１４内のデータ
を読み込むときに、フラッシュメモリ１４内のＥＣＣ回
路５０がデータエラーの有無を確認する。１ビットエラ
ーの場合は、ＥＣＣ回路５０が自動的に正しい値に訂正
する。しかし、２ビットエラーが発生している場合は、
ＥＣＣ回路５０により訂正ができないので、ステップＳ
２１１に進む。ステップＳ２１１では、ＥＣＣ回路５０
からデータ保存制御回路３８が２ビットエラー信号を受
け取り、エラーとなったデータ及びそのアドレスをＲＡ
Ｍ１２に保存する。又、エラーとなったことをエラーフ
ラグ発生回路３７に通知する。ステップＳ２１２におい
て、エラーフラグ発生回路３７はＣＰＵ１１へエラーフ
ラグを発生させる。又、ウェイト制御回路３２へウェイ
トを解除するように通知する。そして、ステップＳ２１
３において、ウェイト制御回路３２はＣＰＵ１１のウェ
イトを解除する。
データ制御回路３３がフラッシュメモリ１４内のデータ
を読み込むときに、フラッシュメモリ１４内のＥＣＣ回
路５０がデータエラーの有無を確認する。１ビットエラ
ーの場合は、ＥＣＣ回路５０が自動的に正しい値に訂正
する。しかし、２ビットエラーが発生している場合は、
ＥＣＣ回路５０により訂正ができないので、ステップＳ
２１１に進む。ステップＳ２１１では、ＥＣＣ回路５０
からデータ保存制御回路３８が２ビットエラー信号を受
け取り、エラーとなったデータ及びそのアドレスをＲＡ
Ｍ１２に保存する。又、エラーとなったことをエラーフ
ラグ発生回路３７に通知する。ステップＳ２１２におい
て、エラーフラグ発生回路３７はＣＰＵ１１へエラーフ
ラグを発生させる。又、ウェイト制御回路３２へウェイ
トを解除するように通知する。そして、ステップＳ２１
３において、ウェイト制御回路３２はＣＰＵ１１のウェ
イトを解除する。
【００６５】（ハ）又、ステップＳ２０４において、２
ビットエラーが発生しなかった場合は、ステップＳ２０
５に進み、ページデータ制御回路３３が、フラッシュメ
モリ１４内のデータを書き替えるバイトを含むページを
ＲＡＭ１２に送り、保存する。
ビットエラーが発生しなかった場合は、ステップＳ２０
５に進み、ページデータ制御回路３３が、フラッシュメ
モリ１４内のデータを書き替えるバイトを含むページを
ＲＡＭ１２に送り、保存する。
【００６６】（ニ）次のステップＳ２０６〜Ｓ２１０ま
では、第１の実施の形態における図３のステップＳ１０
５〜１０９と同様であるので、説明を省略する。
では、第１の実施の形態における図３のステップＳ１０
５〜１０９と同様であるので、説明を省略する。
【００６７】第２の実施の形態に係るＩＣカードでは、
ＥＣＣ回路を内蔵したフラッシュメモリを使用した際の
２ビットエラーが発生した際、そのエラーデータ及びア
ドレスを保存し、ＣＰＵ１１へエラーを通知する。この
ため、２ビットエラーが発生した場合は書き込みを中止
することができる。
ＥＣＣ回路を内蔵したフラッシュメモリを使用した際の
２ビットエラーが発生した際、そのエラーデータ及びア
ドレスを保存し、ＣＰＵ１１へエラーを通知する。この
ため、２ビットエラーが発生した場合は書き込みを中止
することができる。
【００６８】（その他の実施の形態）本発明は上記の第
１及び第２の実施の形態によって記載したが、この開示
の一部をなす論述及び図面はこの発明を限定するもので
あると理解すべきではない。この開示から当業者には様
々な代替実施の形態、実施例及び運用技術が明らかとな
ろう。
１及び第２の実施の形態によって記載したが、この開示
の一部をなす論述及び図面はこの発明を限定するもので
あると理解すべきではない。この開示から当業者には様
々な代替実施の形態、実施例及び運用技術が明らかとな
ろう。
【００６９】例えば、本発明の第１及び第２の実施の形
態に係るフラッシュメモリ書き替え回路は、複数の回路
を含んでいるが、二つ以上の回路の機能を一つにまとめ
た回路を用いても構わないし、逆に、一つの回路の機能
を二つ以上の回路に分割した回路を用いても構わない。
態に係るフラッシュメモリ書き替え回路は、複数の回路
を含んでいるが、二つ以上の回路の機能を一つにまとめ
た回路を用いても構わないし、逆に、一つの回路の機能
を二つ以上の回路に分割した回路を用いても構わない。
【００７０】又、本発明の第１及び第２の実施の形態に
係るフラッシュメモリ書き替え方法において、１ページ
は６４バイトとして説明したが、フラッシュメモリの性
質により１ページに含まれるバイト数は６４バイトに限
らず、様々な値をとる。
係るフラッシュメモリ書き替え方法において、１ページ
は６４バイトとして説明したが、フラッシュメモリの性
質により１ページに含まれるバイト数は６４バイトに限
らず、様々な値をとる。
【００７１】又、本発明の第１及び第２の実施の形態に
係るフラッシュメモリ書き替え方法は、図３又は図６に
示した順番で行うよう説明をしたが、ＣＰＵへウェイト
を発生させるタイミングやエラー発生時にエラーデータ
を保存するタイミング等は、書き替えの流れに支障を期
たさなければこの順番でなくても構わない。
係るフラッシュメモリ書き替え方法は、図３又は図６に
示した順番で行うよう説明をしたが、ＣＰＵへウェイト
を発生させるタイミングやエラー発生時にエラーデータ
を保存するタイミング等は、書き替えの流れに支障を期
たさなければこの順番でなくても構わない。
【００７２】又、本発明の第１及び第２の実施の形態に
係るフラッシュメモリ書き替え方法では、書き替えるバ
イトが１バイトであるときについて説明したが、一度に
書き替えるバイトは、同ページ内であれば、例えば３バ
イトでも１０バイトでも構わない。この際、書き替える
バイト数は、書き替えデータ制御回路により認識してい
る。このように、本発明はここでは記載していない様々
な実施の形態等を含むことは勿論である。したがって、
本発明の技術的範囲は上記の説明から妥当な特許請求の
範囲に係る発明特定事項によってのみ定められるもので
ある。
係るフラッシュメモリ書き替え方法では、書き替えるバ
イトが１バイトであるときについて説明したが、一度に
書き替えるバイトは、同ページ内であれば、例えば３バ
イトでも１０バイトでも構わない。この際、書き替える
バイト数は、書き替えデータ制御回路により認識してい
る。このように、本発明はここでは記載していない様々
な実施の形態等を含むことは勿論である。したがって、
本発明の技術的範囲は上記の説明から妥当な特許請求の
範囲に係る発明特定事項によってのみ定められるもので
ある。
【００７３】
【発明の効果】本発明によると、１ステップでフラッシ
ュメモリのバイト単位の書き替えを可能とするフラッシ
ュメモリ書き替え回路、このフラッシュメモリ書き替え
回路を有するＩＣカード用ＬＳＩ、ＩＣカード、フラッ
シュメモリ書き替え方法、フラッシュメモリ書き替えプ
ログラムを提供することが出来る。
ュメモリのバイト単位の書き替えを可能とするフラッシ
ュメモリ書き替え回路、このフラッシュメモリ書き替え
回路を有するＩＣカード用ＬＳＩ、ＩＣカード、フラッ
シュメモリ書き替え方法、フラッシュメモリ書き替えプ
ログラムを提供することが出来る。
【図１】（ａ）は、本発明の第１の実施の形態に係るＩ
Ｃカードの構成を示すブロック図である。（ｂ）は、
（ａ）で説明したＩＣカードの断面図の一例である。
Ｃカードの構成を示すブロック図である。（ｂ）は、
（ａ）で説明したＩＣカードの断面図の一例である。
【図２】本発明の第１の実施の形態に係るフラッシュメ
モリ書き替え回路のブロック図である。
モリ書き替え回路のブロック図である。
【図３】本発明の第１の実施の形態に係るフラッシュメ
モリ書き替え方法を示すフローチャートである。
モリ書き替え方法を示すフローチャートである。
【図４】本発明の第１の実施の形態に係るフラッシュメ
モリ書き替え方法を示すデータフロー図である。
モリ書き替え方法を示すデータフロー図である。
【図５】本発明の第２の実施の形態に係るフラッシュメ
モリ書き替え回路のブロック図である。
モリ書き替え回路のブロック図である。
【図６】本発明の第２の実施の形態に係るフラッシュメ
モリ書き替え方法を示すフローチャートである。
モリ書き替え方法を示すフローチャートである。
【図７】従来のＩＣカードの構成を示すブロック図であ
る。
る。
【図８】従来のＥＥＰＲＯＭ書き替え方法を示すデータ
フロー図である。
フロー図である。
【図９】従来のフラッシュメモリ書き替え方法を示すフ
ローチャートである。
ローチャートである。
【図１０】従来のフラッシュメモリ書き替え方法を示す
データフロー図である。
データフロー図である。
１ フラッシュメモリ書き替え回路
１０ バス
１１ ＣＰＵ
１２ ＲＡＭ
１３ ＲＯＭ
１４ フラッシュメモリ
１５ コプロセッサ
１６ ＲＡＮＤＯＭ
１７ ＥＥＰＲＯＭ
２１ ＶＤＤ端子パッド
２２ ＲＳＴ端子パッド
２３ ＣＬＫ端子パッド
２４ Ｉ／Ｏ端子パッド
２５ ＧＮＤ端子パッド
３１ 書き替えデータ制御装置
３２ ウェイト制御回路
３３ ページデータ制御回路
３４ データセット制御回路
３５ ベリファイ回路
３６ データセット終了判別回路
３７ エラーフラグ発生回路
３８ データ保存制御回路
４０ ＩＣカード用ＬＳＩ
４１ 従来型ＩＣカード用ＬＳＩ
５０ ＥＣＣ回路
６１ ＶＤＤ端子
６２ ＲＳＴ端子
６３ ＣＬＫ端子
６４ Ｉ／Ｏ端子
６５ ＧＮＤ端子
７１、７２、…、７５ 基板配線
８１、８２、…、８５ ボンディングワイヤ
９０ カード基板
９１ スペーサ
９２ 上部カバーフィルム
９３ 下部カバーフィルム
１００ ＩＣカード
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 12/16 Ｇ０６Ｆ 12/16 ３２０Ｍ
Ｇ０６Ｋ 19/07 Ｇ０６Ｋ 19/00 Ｎ
Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ６３９Ｃ
Ｆターム(参考） 2C005 MB03 NA04 NB13 PA03 PA14
PA17
5B018 GA02 GA06 HA01 HA15 KA01
KA02 MA24 NA06 QA15
5B025 AD00
5B035 BB09 CA29
5B060 DA04 MM09
Claims (15)
- 【請求項１】ＣＰＵ、フラッシュメモリ、ＲＡＭのそれ
ぞれと互いにバスを介して接続された回路であって、 前記ＣＰＵから前記フラッシュメモリの書き替え命令を
受け取り、書き替えるページの指定バイトのデータを前
記ＲＡＭに保存する書き替えデータ制御回路と、 前記ＣＰＵへのウェイトの発生、解除を行うウェイト制
御回路と、 前記フラッシュメモリ内の前記指定バイト以外の前記ペ
ージのデータを前記フラッシュメモリから前記ＲＡＭに
送り、前記ＲＡＭに新たなページデータを準備するペー
ジデータ制御回路と、 前記ＲＡＭに準備された新たなページデータを前記フラ
ッシュメモリに書き込むデータセット制御回路とを少な
くとも備えることを特徴とするフラッシュメモリ書き替
え回路。 - 【請求項２】前記書き込み後のフラッシュメモリと前記
ＲＡＭのページデータを比較するベリファイ回路と、 該ベリファイ回路によりベリファイエラーとなったデー
タとそのアドレスを前記ＲＡＭに保存するデータ保存制
御回路と、 前記ベリファイエラー発生時に前記ＣＰＵへエラーフラ
グを通知するエラーフラグ発生回路とを更に備えること
を特徴とする請求項１に記載のフラッシュメモリ書き替
え回路。 - 【請求項３】前記データ保存制御回路は、フラッシュメ
モリ内のＥＣＣ回路による２ビットエラーとなったデー
タとそのアドレスを前記ＲＡＭに保存し、前記エラーフ
ラグ発生回路は、２ビットエラー発生時に前記ＣＰＵへ
エラーフラグを通知することを特徴とする請求項１又は
２に記載のフラッシュメモリ書き替え回路。 - 【請求項４】ＣＰＵと、 フラッシュメモリと、 ＲＡＭと、 前記ＣＰＵから前記フラッシュメモリの書き替え命令を
受け取り、書き替えるページの指定バイトのデータを前
記ＲＡＭに保存する書き替えデータ制御回路と、前記フ
ラッシュメモリ内の前記指定バイト以外の前記ページの
データを前記ＲＡＭに送り、前記ＲＡＭに新たなページ
データを準備するページデータ制御回路と、前記ＲＡＭ
に準備された新たなページデータを前記フラッシュメモ
リに書き込むデータセット制御回路を有し、バイト単位
のフラッシュメモリの書き替えを行うフラッシュメモリ
書き替え回路とを少なくとも備えることを特徴とするＩ
Ｃカード用ＬＳＩ。 - 【請求項５】前記フラッシュメモリはＥＣＣ回路を有
し、前記フラッシュメモリ書き替え回路は、該ＥＣＣ回
路から２ビットエラーの信号を受け取ることを特徴とす
る請求項４に記載のＩＣカード用ＬＳＩ。 - 【請求項６】カード基板と、 ＣＰＵ、フラッシュメモリ、ＲＡＭ、前記ＣＰＵから前
記フラッシュメモリの書き替え命令を受け取り、書き替
えるページの指定バイトのデータを前記ＲＡＭに保存す
る書き替えデータ制御回路、前記フラッシュメモリ内の
前記指定バイト以外の前記ページのデータを前記ＲＡＭ
に送り、前記ＲＡＭに新たなページデータを準備するペ
ージデータ制御回路、前記ＲＡＭに準備された新たなペ
ージデータを前記フラッシュメモリに書き込むデータセ
ット制御回路を有するフラッシュメモリ書き替え回路と
を備え、前記カード基板に搭載されたＬＳＩと、 該カード基板に搭載された外部端子と、 該外部端子と前記ＬＳＩチップ上のパッドとを接続する
前記カード基板上に設けられた基板配線と、 前記ＬＳＩチップ、前記カード基板、前記基板配線及び
前記外部端子の一部を被覆するカバーフィルムとを少な
くとも備えることを特徴とするＩＣカード。 - 【請求項７】前記ＬＳＩチップ上のフラッシュメモリは
ＥＣＣ回路を有し、 前記ＬＳＩチップは、該ＥＣＣ回路から２ビットエラー
の信号を受け取る手段を有することを特徴とする請求項
６に記載のＩＣカード。 - 【請求項８】ＣＰＵ、フラッシュメモリ、ＲＡＭのそれ
ぞれがバスを介して互いに接続されたフラッシュメモリ
書き替え回路において、 前記ＣＰＵから前記フラッシュメモリの書き替え命令を
受け取るステップと、 前記書き替えを行うページの指定バイトのデータを前記
ＲＡＭに保存するステップと、 前記ＣＰＵへウェイトを発生させるステップと、 前記フラッシュメモリから前記指定バイト以外の前記ペ
ージのデータを前記ＲＡＭに送り、前記ＲＡＭに新たな
ページデータを準備するステップと、 前記ＲＡＭに準備された新たなページデータを前記フラ
ッシュメモリのページアドレスにセットするステップ
と、 前記フラッシュメモリのデータの書き替えを行うステッ
プと、 前記ＣＰＵへのウェイトを解除するステップとを少なく
とも含むことを特徴とするフラッシュメモリ書き替え方
法。 - 【請求項９】前記書き替え後のフラッシュメモリと前記
ＲＡＭのページデータを比較するステップを更に含むこ
とを特徴とする請求項８に記載のフラッシュメモリ書き
替え方法。 - 【請求項１０】前記書き替え後のフラッシュメモリと前
記ＲＡＭのページデータが異なっていた場合、 該異なったデータ及びそのアドレスを前記ＲＡＭに保存
するステップと、 前記ＣＰＵへエラーフラグを発生させるステップと、 前記ＣＰＵのウェイトを解除するステップとを更に含む
ことを特徴とする請求項９に記載のフラッシュメモリ書
き替え方法。 - 【請求項１１】フラッシュメモリ内のデータを読み込む
ときに、フラッシュメモリ内のＥＣＣ回路により２ビッ
トエラーが発生した場合、 エラーとなったデータ及びそのアドレスを前記ＲＡＭに
保存するステップと、 前記ＣＰＵへエラーフラグを発生させるステップと、 前記ＣＰＵのウェイトを解除するステップとを更に含む
ことを特徴とする請求項８〜１０のいずれか１項に記載
のフラッシュメモリ書き替え方法。 - 【請求項１２】ＣＰＵ、フラッシュメモリ、ＲＡＭのそ
れぞれがバスを介して互いに接続されたフラッシュメモ
リ書き替え回路を制御するプログラムであって、 前記ＣＰＵから前記フラッシュメモリの書き替え命令を
受け取る命令と、 前記書き替えを行うページの指定バイトのデータを前記
ＲＡＭに保存する命令と、 前記ＣＰＵへウェイトを発生させる命令と、 前記フラッシュメモリから前記指定バイト以外の前記ペ
ージのデータを前記ＲＡＭに送り、前記ＲＡＭに新たな
ページデータを準備する命令と、 前記ＲＡＭに準備されたページデータを前記フラッシュ
メモリのページアドレスにセットする命令と、 前記フラッシュメモリのデータの書き替えを行う命令
と、 前記ＣＰＵへのウェイトを解除する命令とを少なくとも
含むことを特徴とするフラッシュメモリ書き替えプログ
ラム。 - 【請求項１３】前記書き替え後のフラッシュメモリと前
記ＲＡＭのデータを比較する命令を更に含むことを特徴
とする請求項１２に記載のフラッシュメモリ書き替えプ
ログラム。 - 【請求項１４】前記書き替え後のフラッシュメモリと前
記ＲＡＭのデータが異なっていた場合、 該異なったデータ及びそのアドレスを前記ＲＡＭに保存
する命令と、 前記ＣＰＵへエラーフラグを発生させる命令と、 前記ＣＰＵのウェイトを解除する命令とを更に含むこと
を特徴とする請求項１３に記載のフラッシュメモリ書き
替えプログラム。 - 【請求項１５】フラッシュメモリ内のデータを読み込む
ときに、フラッシュメモリ内のＥＣＣ回路により２ビッ
トエラーが発生した場合、 該エラーとなったデータ及びそのアドレスを前記ＲＡＭ
に保存する命令と、 前記ＣＰＵへエラーフラグを発生させる命令と、 前記ＣＰＵのウェイトを解除する命令とを更に含むこと
を特徴とする請求項１２〜１４のいずれか１項に記載の
フラッシュメモリ書き替えプログラム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001294204A JP4564215B2 (ja) | 2001-09-26 | 2001-09-26 | フラッシュメモリ書き替え回路、ｉｃカード用ｌｓｉ、ｉｃカード及びフラッシュメモリ書き替え方法 |
| EP02021375A EP1298672A3 (en) | 2001-09-26 | 2002-09-24 | Flash memory rewrite circuit, semiconductor integrated circuit, memory card having the semiconductor integrated circuit thereof, method of rewriting flash memory and flash memory rewriting program |
| TW091122025A TW594739B (en) | 2001-09-26 | 2002-09-25 | Flash memory rewrite circuit, LSI for IC card, IC card, method for rewriting flash memory and computer readable recording medium recording flash memory rewriting program |
| KR10-2002-0058033A KR100453471B1 (ko) | 2001-09-26 | 2002-09-25 | 플래시 메모리 재기입 회로, ｉｃ 카드용 ｌｓｉ,ｉｃ카드, 플래시 메모리 재기입 방법 및 플래시 메모리재기입 프로그램 |
| US10/253,531 US6728164B2 (en) | 2001-09-26 | 2002-09-25 | Flash memory rewrite circuit, semiconductor integrated circuit, memory card having the semiconductor integrated circuit thereof, method of rewriting flash memory and flash memory rewriting program |
| CNB021439478A CN1228785C (zh) | 2001-09-26 | 2002-09-26 | 快速存储器改写电路及改写方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001294204A JP4564215B2 (ja) | 2001-09-26 | 2001-09-26 | フラッシュメモリ書き替え回路、ｉｃカード用ｌｓｉ、ｉｃカード及びフラッシュメモリ書き替え方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003099322A true JP2003099322A (ja) | 2003-04-04 |
| JP4564215B2 JP4564215B2 (ja) | 2010-10-20 |
Family
ID=19115850
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001294204A Expired - Fee Related JP4564215B2 (ja) | 2001-09-26 | 2001-09-26 | フラッシュメモリ書き替え回路、ｉｃカード用ｌｓｉ、ｉｃカード及びフラッシュメモリ書き替え方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6728164B2 (ja) |
| EP (1) | EP1298672A3 (ja) |
| JP (1) | JP4564215B2 (ja) |
| KR (1) | KR100453471B1 (ja) |
| CN (1) | CN1228785C (ja) |
| TW (1) | TW594739B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100854972B1 (ko) * | 2007-02-13 | 2008-08-28 | 삼성전자주식회사 | 메모리 시스템 및 그것의 데이터 읽기 방법 |
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|---|---|---|---|---|
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| JP2002268905A (ja) * | 2001-03-07 | 2002-09-20 | Canon Inc | プログラム動作装置、プログラム書込制御装置、プログラム書込制御方法及び記憶媒体 |
| JP4136359B2 (ja) * | 2001-11-15 | 2008-08-20 | 株式会社ルネサステクノロジ | マイクロコンピュータ |
| DE102004040296B3 (de) * | 2004-08-19 | 2006-03-02 | Giesecke & Devrient Gmbh | Schreiben von Daten in einen nichtflüchtigen Speicher eines tragbaren Datenträgers |
| US7502916B2 (en) * | 2005-12-02 | 2009-03-10 | Infineon Technologies Flash Gmbh & Co. Kg | Processing arrangement, memory card device and method for operating and manufacturing a processing arrangement |
| US7567461B2 (en) | 2006-08-18 | 2009-07-28 | Micron Technology, Inc. | Method and system for minimizing number of programming pulses used to program rows of non-volatile memory cells |
| KR100877609B1 (ko) * | 2007-01-29 | 2009-01-09 | 삼성전자주식회사 | 버퍼 메모리의 플래그 셀 어레이를 이용하여 데이터 오류 정정을 수행하는 반도체 메모리 시스템 및 그 구동 방법 |
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