CN1420500A - 快速存储器改写电路及改写方法 - Google Patents

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Abstract

本发明揭示一种快速存储器改写电路、IC卡片用LSI、IC卡片、快速存储器改写方法及快速存储器改写程序。IC卡片用LSI40，在半导体芯片上将CPU11，RAM12，ROM13，快速存储器14，协同处理器15，RANDOM16，及快速存储器改写电路1进行集成化，又在半导体芯片的周边部配上使端子61，62，…，65与数据相互沟通的接合基座的端子基座21，22，…，25。快速存储器改写电路1，按照来自CPU11的快速存储器14的改写指令，将改写的指定字节的数据保存到RAM12。然后，把快速存储器14内的指定字节以外的页面的数据送入RAM12。此后，将在RAM12中准备的新的页面数据写入快速存储器14中。提供以1步就可进行快速存储器的字节单位的改写的IC卡片。

Description

快速存储器改写电路及改写方法
技术领域
本发明涉及IC卡片的信息改写方法，特别涉及以快速存储器IC卡片为对象改写信息数据场合的快速存储器改写电路、IC卡片用LSI、IC卡片、快速存储器改写方法及快速存储器改写程序。
背景技术
图7中表示一般的IC卡片用LSI41的构成。作为LSI41上的存储器图示出快速存储器14，但是如图8所示使用EEPROM等以代替快速存储器14也行。首先，作为图8的存储器对使用EEPROM17的场合的改写方法进行说明。CPU11通过总线10指定EEPROM17内的改写指定字节的数据及地址。改写数据的指定字节被直接指定于CPU11中，所以每个指定字节都可能改写。但是，由于面积大，所以，在诸如IC卡片那样决定最大面积的系统中不能适应大容量的要求。因此，可使用于16k字节左右内的IC卡片。一方面，以如图7所示的快速存储器14的IC卡片41，可以适应低于128k左右的字节的要求。但是，通常，快速存储器14为了进行以块单位的改写，所以在进行指定字节单位的改写时必须以特别的速率进行。
参照图7，并以图9的流程图及图10的数据流程图对快速存储器14的改写方法进行说明。
(a)在图9的位置S301，按照CPU的指令，将包含改写快速存储器14内的数据的指定字节bk的页面Pm通过总线10从快速存储器14保存到RAM12中。这里所说的1页，是以64字节为1单位(块)的。通常快速存储器就这样以块(页)的单位进行改写。
(b)然后，在位置S302，按照CPU的指令，在保存于RAM12中的页面数据Pm中写入通过总线10进行改写的指定字节的数据bk。这写入的新的页面数据Pm成为被重新设置在快速存储器14中的数据。
(c)然后，在位置S303，按照CPU11的指令，将准备在RAM12中的新的页面数据Pm通过总线10设置到快速存储器14的页面地址。
(d)然后，在位置S304，按照CPU的指令，进行快速存储器14的页面数据Pm的改写。
在EEPROM中，指定直接改写的指定字节的数据，地址，用1个步就可改写，快速存储器的字节改写如上面那样需要复数个步。为此，程序开发者即使在若干字节的指定数据保存的场合也必须着意对含有改写位置的1页中的全部字节的数据进行处理(改写1页)进而完成应用。
如上述那样，EEPROM能以1个步进行字节单位的改写，但容量小，快速存储器可适应大容量，但有字节单位的改写中需要若干步的问题。
鉴于上述问题，本发明的目的就是提供以1步即可改写快速存储器的字节单位快速存储器改写电路，具有这个快速存储器改写电路的IC卡片用LSI，IC卡片，快速存储器改写方法，及快速存储器改写程序。
发明内容
为达到上述目的，本发明的快速存储器改写电路，是CPU，快速存储器，RAM彼此通过总线相互连接的电路，至少包括
(a)从CPU接受快速存储器的改写指令，将改写页面的指定字节的数据保存到RAM的改写数据控制电路，(b)进行CPU的等待的发生，解除的等待控制电路，(c)将快速存储器内的指定字节以外的页面数据从快速存储器送入RAM，给RAM准备新的页面数据的页面数据控制电路，以及(d)将RAM中准备的新的页面数据写入快速存储器的数据设置控制电路的快速存储器改写电路。
按照本发明的快速存储器改写电路，CPU只要将改写指令送入快速存储器改写电路就可进行字节单位的改写。应用程序的开发者，可以用1步进行快速存储器的字节单位的改写，使开发顺序缩短。
又，本发明快速存储器改写电路，还可包括
(e)对写入后的快速存储器与RAM的页面数据作比较的检验电路，(f)通过检验电路将有检验误差的数据及其地址保存到RAM的保存控制电路，以及(g)检验误差发生时将误差标志通知给CPU的误差标志发生电路。
这里，所谓“检验误差”，是指RAM中准备的改写的新页面数据与改写页面数据后的快速存储器内的数据不一致。
按照这个快速存储器改写电路，检验误差发生时，可将有检验误差的数据及它的地址保存到RAM中，并把误差的发生通知给CPU。
又，在本发明的快速存储器改写电路中的(h)数据保存控制电路，将来自快速存储器内的ECC电路的2位误差数据及它的地址保存RAM，(i)误差标志发生电路也可在2位误差发生时将误差标志通知给CPU。
这里，所谓“ECC电路”，指的是误差检查和纠正(Error Check and Correct)电路。ECC电路，进行存储器误差的检出，确定误差发生的场所，把它纠正为正确值。但是，ECC电路在1位误差场合可以自动纠正，在2位误差场合就不能纠正。对于本发明，在2位误差场合，将使误差标志发生，中止写入。
通过这个快速存储器改写电路，可接收来自有ECC电路的快速存储器的2位误差，并中止写入。
本发明的IC卡片用LSI，至少包括
(a)CPU，(b)快速存储器，(c)RAM，以及(d)具有从CPU接收快速存储器的改写指令并将改写页面的指定字节的数据保存到RAM的改写数据控制电路，将快速存储器内的指定字节以外的页面的数据送入RAM，给RAM准备新的页面数据的页面数据控制电路，将RAM中准备的新的页面数据写入快速存储器的数据设置控制电路，并进行字节单位的快速存储器的改写的快速存储器改写电路。
通过本发明的IC卡片用LSI，应用程序的开发者能以1个步进行快速存储器的字节单位的改写，进而缩短开发顺序。
又，与本发明有关的IC卡片用LSI的快速存储器含有ECC电路，快速存储器改写电路可从ECC电路接收2位误差信号。
借助这个IC卡片用LSI，可以接受来自具有ECC电路的快速存储器的2位误差并中止写入。
本发明的IC卡片，至少包括
(a)卡片基板，(b)具有CPU，快速存储器，RAM，从上述CPU接受快速存储器的改写指令，将改写页面的指定字节的数据保存到上述RAM的改写数据控制电路，将上述快速存储器内的上述指定字节以外的上述页面的数据送入上述RAM，给上述RAM准备新的页面数据的页面数据控制电路，将上述RAM中准备的新的页面数据写入上述快速存储器的数据设置控制电路的快速存储器改写电路，并装载在上述卡片基板上的LSI，(c)装载在该基板上的外部端子，(d)在将该外部端子与上述LSI芯片上的基座连接起来的上述卡片基板上设置的基板配线，以及(e)将上述LSI芯片，上述卡片基板，上述基板配线及上述外部端子的一部分覆盖起来的屏蔽薄膜。
这里，所谓“外部端子”是指VDD端子及RST端子等的外部装置(引线，记录器等)与数据进行交流沟通的端子。
通过本发明的IC卡片，CPU可将改写指令送入快速存储器改写电路，进行字节单位的改写。应用程序的开发者能以1个步进行快速存储器的字节单位的改写，进而缩短开发顺序。
又，与本发明相关的IC卡片，LSI芯片上的快速存储器具有ECC电路，LSI芯片也可具有从ECC电路接受2位误差的信号的装置。
采用这种IC卡片，可接受来自具有ECC电路的快速存储器的2位误差，并中止写入。
本发明的快速存储器改写方法，在分别通过总线使CPU，快速存储器，RAM相互连接的快速存储器改写电路中，至少包含以下步骤
(a)接收来自CPU的快速存储器的改写指令的步骤，(b)将进行改写的页面的指定字节的数据保存到RAM的步骤，(c)使CPU的等待发生的步骤，(d)将来自快速存储器的指定字节以外的页面数据送入RAM，在RAM准备新的页面数据的步骤，(e)将准备在RAM中的新的页面数据设置到快速存储器的页面地址的步骤，(f)进行快速存储器的数据的改写的步骤，以及(g)解除对CPU的等待的步骤。
通过本发明的快速存储器改写方法，CPU只要将改写指令送入快速存储器改写电路就可进行字节单位的改写。应用程序的开发者，可以用1步进行快速存储器的字节单位的改写，使开发顺序缩短。
又，与本发明相关的快速存储器改写方法，可进一步包括(h)将改写后的快速存储器与RAM的页面数据作比较的步骤。
通过这一快速存储器改写方法，可将改写后的快速存储器与新准备的RAM上的数据进行比较，并确认数据的整合性。
还有，与本发明相关的快速存储器改写方法，在改写后的快速存储器与RAM的页面数据不同的场合，还可包括
(i)将不相同的数据及其地址保存到RAM的步骤，以及(j)使送入CPU的误差标志发生的步骤，及(k)解除CPU的等待的步骤。
通过这一快速存储器改写方法，在检验误差发生时，可将有检验误差的数据及其地址保存到RAM，并把误差发生通知给CPU。
还有，与本发明相关的快速存储器改写方法，在读入快速存储器内的数据时，由快速存储器内的ECC电路发生2位误差的场合，还可包括
(l)将有误差的数据及其地址保存到RAM的步骤，(m)使送入CPU的误差标志发生的步骤，以及(n)解除CPU的等待的步骤。
通过这一快速存储器改写方法，可接受来自具有ECC电路的快速存储器的2位误差并中止写入。
本发明的快速存储器改写程序，在分别通过总线使CPU，快速存储器，RAM相互连接的快速存储器改写电路进行控制的程序中，至少包含以下指令
(a)接收来自CPU的快速存储器的改写指令的指令，(b)将进行改写的页面的指定字节的数据保存到RAM的指令，(c)使CPU的等待发生的指令，(d)将来自快速存储器的指定字节以外的页面数据送入RAM，为RAM准备新的页面数据的指令，(e)将准备在RAM中的新的页面数据设置到快速存储器的页面地址的指令，(f)进行快速存储器的数据的改写的指令，以及(g)解除对CPU的等待的指令。
通过读入与本发明相关的快速存储器改写程序，快速存储器改写电路可进行字节单位改写。
与本发明相关的快速存储器改写程序，还可包括
(h)将改写后的快速存储器与RAM的数据作比较的指令。
通过读入这一快速存储器改写程序，可将改写后的快速存储器与新准备的RAM上的数据作比较，进而确认数据的整合性。
又，与本发明相关的快速存储器改写程序，在改写后的快速存储器与RAM的数据不同的场合，还可包括
(i)将不同的数据及其地址保存到RAM的指令，(j)使送入CPU的误差标志发生的指令，以及(k)解除CPU的等待的指令。
通过读入这一快速存储器改写程序，快速存储器改写电路，在检验误差发生时，将有检验误差的数据及其地址保存到RAM，并把误差发生通知给CPU。
又，与本发明相关的快速存储器改写程序，当读入快速存储器内的数据时，在由快速存储器内的ECC电路发生2位误差的场合，还可包括
(l)将有误差的数据及其地址保存到RAM的指令，(m)使送入CPU的误差标志发生的指令，以及(n)解除CPU的等待的指令。
通过读入这一快速存储器改写程序，快速存储器改写电路接受来自具有ECC电路的快速存储器的2位误差，并中止写入。
附图说明
图1(a)表示与本发明第1实施形态相关的IC卡片的构成方框图，
图1(b)是用(a)说明的IC卡片的断面图的一例。
图2是与本发明第1实施形态相关的快速存储器改写电路方框图。
图3表示与本发明第1实施形态相关的快速存储器改写方法流程图。
图4表示与本发明的第1实施形态相关的快速存储器改写方法的数据流程图。
图5是与本发明第2实施形态相关的快速存储器改写电路方框图。
图6表示与本发明第2实施形态相关的快速存储器改写方法流程图。
图7表示以往的IC卡片的构成方框图。
图8表示以往的EEPROM改写方法的数据流程图。
图9表示以往的快速存储器改写方法的流程图。
图10表示以往的快速存储器改写方法的数据流程图。
标号说明
1快速存储器改写电路
10总线
11CPU
12RAM
13ROM
14快速存储器
15协同处理器
16RANDOM
17EEPROM
21VDD端子基座
22RST端子基座
23CLK端子基座
24I/O端子基座
25GND端子基座
31改写数据控制电路
32等待控制电路
33页面数据控制电路
34数据设置控制电路
35检验电路
36数据设置终了判别电路
37误差标志发生电路
38数据保存控制电路
40IC卡片用LSI
41以往型IC卡片用LSI
50ECC电路
61VDD端子
62RST端子
63CLK端子
64I/O端子
65GND端子
71，72，…，75基板配线
81，82，…，85接合导线
90卡片基板
91隔离片
92上部屏蔽薄膜
93下部屏蔽薄膜
100IC卡片
具体实施形态
下面，参照附图，对本发明的第1及第2实施形态进行说明。在下面的附图中，相同或类似的部分带相同或类似的标号。这里，附图是模式的，各尺寸的比率与实际可能有出入。因此，具体的尺寸应参照以下的说明去判断。附图彼此间也含有相互尺寸的关系及比率不同的部分，这也不去说它了。
(第1实施形态)
图1(a)表示与第1实施形态相关IC卡片的构成的模式的平面图，它与除去图1(b)中表示的上部屏蔽薄膜92及隔离片91的状态相对应。IC卡片100具有卡片基板90，装载在卡片基板90上的IC卡片用LS140，VDD端子61，RST端子62，CLK端子63，I/O端子64，及GND端子65。又，基板配线71～75被形成于卡片基板90上。IC卡片用LS140在半导体芯片上将CPU11，RAM12，ROM13，快速存储器14，协同处理器15，RANDOM16，快速存储器改写电路1进行集成化，且，在半导体芯片的周边部配置有成为端子61，62，…，65与数据相互交流沟通的接合基座的VDD端子基座21，RST端子基座22，CLK端子基座23，I/O端子基座24，及GND端子基座25。如图1(b)所示，在卡片基板90一面，接着隔离片91。隔离片91具有进入IC卡片用LS140的贯通部，IC卡片用LSI40，在这个隔离片91的贯通部的内部，被焊接于卡片基板90上。又，IC卡片100，在装载IC卡片用LSI40的卡片基板90上夹着隔离片91，运用上部屏蔽薄膜92及下部屏蔽薄膜93分别将它的两面进行覆盖。图1(b)是IC卡片之一例，自然不以其他的结构来构成。
CPU11进行将写入指令送入快速存储器改写电路1等的控制处理。RAM12是数据处理用的存储器。ROM13被烧上管理规定的程序。快速存储器14是电气上可以以块单位进行消去、再写入的读出专用的不挥发性存储器，比EEPROM容量大。协同处理器15用来分担辅助功能。专门处理浮动小数点演算的浮动小数点装置(FPU)是其代表。RANDOM16是CPU，RAM，ROM等以外的控制逻辑电路。
VDD端子基座21是供电接合基座，经基板配线71，接合导线81与VDD端子61连接。RST端子基座22是接受置LSI上各电路块1，11，12，…16于初始状态的复位信号的接合基座，它经基板配线72，接合导线82与RST端子连接。
CLK端子基座23，是接受用来使LSI上各电路块1，11，12…，16动作的同期用的周期信号的接合基座，它经基板配线73，接合导线83与CLK端子63连接。I/O端子基座24是接受输入输出信号的接合基座，它经基板配线74，接合导线84与I/O端子64连接。GND端子基座25是信号(安全)接地用接合基座，它经基板配线75，接合导线85与GND端子65连接。
快速存储器改写电路1，如图2所示，由改写数据控制电路31，等待控制电路32，页面数据控制电路33，数据设置控制电路34，检验电路35，数据设置终了判别电路36，误差标志发生电路37，及数据保存控制电路38构成。
改写数据控制电路31，经总线10从CPU11接受快速存储器14的改写指令并将改写指定字节的数据保存到RAM12中。又，向等待控制电路32发指示，让CPU11中发生等待，并通知页面数据控制电路33在RAM12中保存着字节数据。等待控制电路32进行对CPU11的等待的发生，解除。页面数据控制电路33经总线10将快速存储器14内的改写页面的指定字节以外的字节的数据送入并保存到RAM12。数据设置控制电路34将准备在RAM12中的新的页面数据经总线10写入快速存储器14。数据设置终了判别电路36监视快速存储器14，1页的新数据被设置，在改写终了时向检验电路35发通知。检验电路35经总线10对快速存储器14与RAM12的值作比较。在值不同时，通知数据保存控制电路38，在值相同时，通知等待控制电路32。数据保存控制电路38将误差发生通知给误差标志发生电路，并将有误差的数据及其地址经总线10保存到RAM12。误差标志发生电路37将误差标志通知给CPU11，并通知等待控制电路32要解除CPU11的等待。
用图3，图4，对快速存储器改写方法进行说明。
(a)首先，按照快速存储器的改写的数据的量，CPU11要判断页面单位的改写是否有效率，字节单位的改写是否有效率。这里所说的页面单位，指的是把一定数量的字节作为一块进行处理的块单位。例如，把64字节作为1页进行处理。在选择页面单位的改写的场合，以过去常用的方法，由CPU进行控制，进行快速存储器的改写。在选择字节单位的改写的场合，在位置S101，改写指令从CPU11传达到快速存储器改写电路1的改写数据控制电路31。
(b)下面，在位置S102，从CPU11接受改写指令的改写数据控制电路31，将进行改写的页面Pm的改写指定字节bk的数据经总线10保存到RAM12中。在图4中，以斜线表示的字节bk即是进行改写的指定字节，通过快速存储器改写电路1，经总线10被设置到RAM12中。
(c)接下来，改写数据控制电路31，向等待控制电路32发出CPU11的等待发生的通知。在位置S103，等待控制电路32，使CPU的等待发生。这样，CPU11在等待解除指令被送入前停止动作。在图4中，从快速存储器改写电路1使CPU11的等待发生的位置(S103)被表示出来。
(d)下面，在位置S104，页面数据控制电路33，将改写快速存储器14内的数据的有字节的页面Pm经总线10送入并保存到RAM12。这时保存的页面Pm的数据中不包含改写数据的指定字节bk的数据。即，在图4中，只把页面数据的点描部分的字节…，bk-2，bk-1，bk+1，bk+2，…的数据设置到RAM12中。这一结果，字节bk在位置S102被置换成保存数据的新的页面数据Pm被准备到RAM12中。
(e)下面，在位置S105，数据设置控制电路34，把RAM12中准备的新的页面数据Pm设置到快速存储器的页面地址上。又，在位置S106，快速存储器14在新的页面数据Pm进行数据改写。
(f)数据设置终了判别电路36，监视快速存储器14，在新的数据被设置时对检验电路35发通知。在位置S106，快速存储器14进行对送往新的页面数据Pm的数据的改写，所以，数据设置终了判别电路36向检验电路35发通知。在位置S107，检验电路35对快速存储器14与RAM12的数据进行比较。
(g)在位置S108，在快速存储器14与RAM12的值不同的场合，发生检验误差。此时，进入位置S110，检验电路35将通知送入数据保存控制电路38。在位置S110，数据保存控制电路38，将有误差的数据及其地址经总线10保存到RAM12中。再通知给误差标志发生电路37。在位置S111，误差标志发生电路37使送入CPU11的误差标志发生。又，把要解除等待通知给等待控制电路32。又，在位置S112，等待控制电路32解除CPU11的等待。
(h)又，在位置S108，在快速存储器14与RAM12的值相同的场合，检验误差不发生，检验电路35向等待控制电路32发通知。又，在位置S109，等待控制电路32解除CPU11的等待。
如使用与第1实施形态相关的快速存储器改写电路进行快速存储器的改写，CPU只要把改写指令送入快速存储器改写电路就可进行改写。这样，与以往的EEPROM的改写一样，CPU以送出改写指令的1个步就可实施快速存储器的改写，应用程序的开发者能以1个步进行快速存储器的字节单位的改写，进而缩短开发顺序。又，通过与第1实施形态相关的快速存储器改写电路，在检验误差发生时，能将有检验误差的数据及其地址保存到RAM，并把误差发生通知给CPU。
(第2实施形态)
与第2实施形态相关的IC卡片，是在与第1实施形态相关的IC卡片的快速存储器内内藏ECC电路而成的。
与第2实施形态相关的快速存储器改写电路的方框图表示于图5。图5的快速存储器改写电路1，由改写数据控制电路31，等待控制电路32，页面数据控制电路33，数据设置控制电路34，检验电路35，数据设置终了判别电路36，误差标志发生电路37，及数据保存控制电路38构成。它们与在第1实施形态中说明的一样，所以这里的说明省略。
与第2实施形态相关的IC卡片中的快速存储器14，内藏ECC电路50。ECC电路50进行存储器误差的检出。在1位误差的场合，可确定误差发生的场所，并将它纠正为正确值，在2位误差的场合不能纠正，所以发生显示2位误差的信号。在第2实施形态的快速存储器改写电路1，误差标志发生电路37接受这个2位误差信号。
对于与第2实施形态相关的快速存储器改写方法，以图6进行说明。
(a)在位置S201～S203，与第1实施形态的图3的位置S101～S103一样，说明从略。
(b)在位置S204，页面数据控制电路33在读入快速存储器14内的数据时，快速存储器14内的ECC电路50确认数据误差的有无。在1位误差的场合，ECC电路50自动纠正为正确的值。但是，在发生2位误差的场合，不能用ECC电路50进行纠正，进到位置S211。在位置S211，数据保存控制电路38从ECC电路50接受2位误差信号，并将有误差的数据及其地址保存到RAM12。又，将出现误差通知给误差标志发生电路37。在位置S212，误差标志发生电路37使送入CPU11的误差标志发生。又，将解除等待通知给等待控制电路32。又，在位置S213，等待控制电路32解除CPU11的等待。
(c)又，在位置S204，在不发生2位误差的场合，进到位置S205，页面数据控制电路33，将包含改写快速存储器14内的数据的字节的页面送入并保存到RAM12中。
(d)下面的位置S206～S210与第1实施形态的图3的位置S105～S109一样，所以说明从略。
对于与第2实施形态相关的IC卡片，使用内藏ECC电路的快速存储器时发生2位误差之际，保存它的误差数据及其地址并将误差通知给CPU。为此，在发生2位误差的场合，可中止写入。
(其他实施形态)
本发明是根据第1及第2实施形态进行记载的，针对发表的部分进行的叙述及附图不应理解为仅仅限于这个发明。业内人士根据这些内容不难理解各种各样的替代实施形态，实施例及运用技术。
例如，与第1及第2实施形态相关的快速存储器改写电路，包含复数的电路，但是，我们不要管它是使用将二个以上的电路的功能合并为一的电路，反之，也不要管它是使用将一个电路的功能分割到二个以上的电路上去的电路。
又，在与第1及第2实施形态相关的快速存储器改写方法中，以1页作为64字节进行说明，但根据快速存储器的性质包含在1页中的字节数不限于64字节，可取各种值。
又，与第1及第2实施形态相关的快速存储器改写方法，以图3或图6所示的顺序进行说明，但是，使CPU的等待发生的时标及误差发生时保存误差数据的时标等，在改写过程中不希望发生故障，即使不按这个顺序也行。
又，对于与第1及第2实施形态相关的快速存储器改写方法，针对改写字节为1字节时进行说明，一次改写的字节，如果是在同一页内，例如3字节也好10字节也好都不管它。此时，改写的字节数，是由改写数据控制电路识别的。
这样，本发明在这里自然含有未记载的各种实施形态。因此，本发明的技术范围通过上述说明，仅按照有关恰当的专利申请范围进行决定。
通过本发明，能提供使以1步进行快速存储器的字节单位的改写成为可能的快速存储器改写电路，具有这个快速存储器改写电路的IC卡片用LSI，IC卡片，快速存储器改写方法，以及快速存储器改写程序。

Claims (15)

1.一种快速存储器改写电路，是一种使CPU，快速存储器，RAM分别通过总线相互连接的电路，其特征在于，包括
从所述CPU接受所述快速存储器的改写指令，将改写页面的指定字节的数据保存到所述RAM的改写数据控制电路，
进行所述CPU的等待的发生，解除的等待控制电路，
将所述快速存储器内的所述指定字节以外的所述页面的数据从所述快速存储器送入所述RAM，在所述RAM准备新的页面数据的页面数据控制电路，以及
将所述RAM中准备的新的页面数据写入所述快速存储器的数据设置控制电路。
2.如权利要求1所述的快速存储器改写电路，其特征在于，还包括
对所述写入后的快速存储器与所述RAM的页面数据作比较的检验电路，
通过所述检验电路将有检验误差的数据及其地址保存到所述RAM的数据保存控制电路，以及
所述检验误差发生时将误差标志通知给所述CPU的误差标志发生电路。
3.如权利要求1或2所述的快速存储器改写电路，其特征在于，
所述数据保存控制电路，将快速存储器内ECC电路的2位误差数据及其地址保存到所述RAM，
所述误差标志发生电路，在2位误差发生时将误差标志通知给CPU。
4.一种IC卡片用LSI，其特征在于，至少包括
CPU，
快速存储器，
RAM，
从所述CPU接受所述快速存储器的改写指令，将改写页面的指定字节的数据保存到所述RAM的改写数据控制电路，
将所述快速存储器内的所述指定字节以外的所述页面数据送入所述RAM，给所述RAM准备新的页面数据的页面数据控制电路，
具有将所述RAM中准备的新的页面数据写入所述快速存储器的数据设置控制电路，以及
进行字节单位的快速存储器的改写的快速存储器改写电路。
5.如权利要求4所述的IC卡片用LSI，其特征在于，
所述快速存储器具有ECC电路，所述快速存储器改写电路接收来自该ECC电路的2位误差信号。
6.一种IC卡片，其特征在于，至少包括
卡片基板，
具有CPU，快速存储器，RAM，接收从所述CPU来的所述快速存储器的改写指令，并将改写页面的指定字节的数据保存到所述RAM的改写数据控制电路，将所述快速存储器内的所述指定字节以外的所述页面数据送入RAM并给所述RAM准备新的页面数据的页面数据控制电路，以及将准备于RAM中的新的页面数据写入所述快速存储器的数据设置控制电路的快速存储器改写电路，并装载在所述卡片基板上的LSI，
装载在该卡片基板上的外部端子，
在把该外部端子与所述LSI芯片上的基座连接起来的所述卡片基板上设置的基板配线，以及
将所述LSI芯片，所述卡片基板，所述基板配线及所述外部端子的一部分覆盖起来的屏蔽薄膜。
7.如权利要求6所述的IC卡片，其特征在于，
所述LSI芯片上的快速存储器具有ECC电路，所述LSI芯片具有接收来自该ECC电路的2位误差信号的装置。
8.一种快速存储器改写方法，其特征在于，
是在分别通过总线使CPU，快速存储器，RAM相互连接的快速存储器改写电路中，所述方法至少包括以下步骤
接收来自所述CPU的所述快速存储器的改写指令的步骤，
将进行所述改写的页面的指定字节的数据保存到所述RAM的步骤，
使所述CPU的等待发生的步骤，
将来自所述快速存储器的所述指定字节以外的所述页面数据送入所述RAM，在所述RAM准备新的页面数据的步骤，
将准备在所述RAM中的新的页面数据设置到所述快速存储器的页面地址的步骤，
进行改写所述快速存储器的数据的步骤，以及
解除所述CPU的等待的步骤。
9.如权利要求8所述的快速存储器改写方法，其特征在于，还包括
对所述改写后的快速存储器与所述RAM的页面数据作比较的步骤。
10.如权利要求9所述的快速存储器改写方法，其特征在于，
在所述改写后的快速存储器与所述RAM的页面数据不同的场合，还包括
将该不同的数据及其地址保存到所述RAM的步骤，
使送入CPU的误差标志发生的步骤，以及
解除所述CPU的等待的步骤。
11.如权利要求8至10任一项所述的快速存储器改写方法，其特征在于，
在读入快速存储器内的数据时通过快速存储器内的ECC电路发生2位误差的场合，还包括
将误差数据及其地址保存到所述RAM的步骤，使送入所述CPU的误差标志发生的步骤，以及
解除所述CPU的等待的步骤。
12.一种快速存储器改写程序，是一种对使CPU，快速存储器，RAM彼此通过总线相互连接的快速存储器改写电路进行控制的程序，其特征在于，所述程序至少包括
接受来自CPU的所述快速存储器改写指令的指令，
将进行所述改写的页面的指定字节的数据保存到所述RAM的指令，
使CPU的等待发生的指令，
将所述指定字节以外的所述页面的数据从所述快速存储器送入所述RAM，给所述RAM准备新的页面数据的指令，
将所述RAM中准备的页面数据设置到所述快速存储器的页面地址的指令，
进行所述快速存储器的数据改写的指令，以及
解除所述CPU的等待的指令。
13.如权利要求12所述的快速存储器改写程序，其特征在于，还包括
将所述改写后的快速存储器与所述RAM的数据作比较的指令。
14.如权利要求13所述的快速存储器改写程序，其特征在于，
在所述改写后的快速存储器与所述RAM的数据不同的场合，还包括
将该不同的数据及其地址保存到所述RAM的指令，
使送入所述CPU的误差标志发生的指令，及
解除所述CPU的等待的指令。
15.如权利要求12至14任一项所述的快速存储器改写程序，其特征在于，
在读入快速存储器内的数据时由快速存储器内的ECC电路发生2位误差的场合，还包括
将该有误差的数据及其地址保存到所述RAM中的指令，
使送入所述CPU的误差标志发生的指令，以及
解除所述CPU的等待的指令。
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