CN1300395A - 处理器 - Google Patents

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CN1300395A
CN1300395A CN00800582A CN00800582A CN1300395A CN 1300395 A CN1300395 A CN 1300395A CN 00800582 A CN00800582 A CN 00800582A CN 00800582 A CN00800582 A CN 00800582A CN 1300395 A CN1300395 A CN 1300395A
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惣门淳二
荒莳义孝
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Matsushita Electric Industrial Co Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum

Abstract

在指令存储部101中存储任意存储空间的数据的校验和运算程序301,初始加载控制电路103在起动时将来自外部装置的数据加载到指令存储部101中,校验和运算电路107按照校验和运算程序301对加载到指令存储部101中的存储数据进行校验和运算,运算部104根据其运算结果来检测存储数据的错误。

Description

处理器
技术领域
本发明涉及处理器，特别涉及能够在起动时加载指令代码或数据代码的处理器。
背景技术
以往，作为处理器，有日本特开平8-320834号公报、特公平6-1445号公报、及特公平7-85226号公报中记载的处理器。
近年来，由于处理器的处理速度惊人地提高，外接存储器的周期时间变得赶不上处理器的周期时间。因此，在起动时执行初始加载(从存储程序等的外部存储装置向内置存储器传送数据的处理)的处理器激增。
图1是现有进行初始加载的处理器的结构方框图。该图1所示的处理器10包括：作为初始加载对象的指令存储部11、指令译码器/指令地址控制电路12、初始加载控制电路13、运算部14、数据存储部15、以及其他电路16。
指令存储部11及指令译码器/指令地址控制电路12分别经连接路径17、18连接到指令数据总线19。指令数据总线19被连接到外部装置(未图示)上连接的外部总线20。
在初始加载控制电路13上连接有来自外部装置的初始加载控制信号路径21。从初始加载控制电路13向指令译码器/指令地址控制电路12输出指示信号22。从指令译码器/指令地址控制电路12向指令存储部11输出指示信号23。
运算部14、数据存储部15及其他电路16分别通过连接路径24、25、26连接到指令译码器/指令地址控制电路12上连接的运算数据总线27。
从指令译码器/指令地址控制电路12向运算数据总线27输出至各模块的控制信号28。此外，来自指令译码器/指令地址控制电路12的数据输出路径29被连接到运算数据总线27。其他电路16通过输入输出路径30连接到外部控制部。
下面说明具有上述结构的处理器10起动时的操作。经路径21输入初始加载操纵信号的处理器10通过处理器10自身或外来操纵(スレ一ブモ一ド，从属模式)而进入初始加载模式。然后，处理器10在初始加载控制电路13的控制下，将来自外部装置的数据经外部总线20、指令数据总线19、及连接路径17依次存储到指令存储部11。在该初始加载操作后，处理器10与通常的处理器同样按照指令代码进行操作。
作为其他处理器，有的包括用于在初始加载操作的最后确认是否能够正常加载的部件。它沿与数据存储相反的路径向外部装置依次输出数据，通过由外部装置进行对比来进行错误检测。
然而，在现有处理器中，采用只在起动时进行错误检测的结构，所以在处理器10工作中指令存储部11的存储内容被改写为未预料到的数据这样的事态发生的情况下，具有其检测非常困难这一问题。
发明概述
本发明的目的在于提供一种处理器，能够在工作时用软件处理在必要时随时容易进行在起动时从外部装置加载的数据的保持验证，容易进行错误地点的鉴别。
该目的是如下实现的：设有能够进行校验和(チエックサム)运算的指令代码、校验和运算电路、及数据路径，利用处理器运行中的空闲时间，用自我软件处理来进行在起动时加载的数据的保持验证。换言之，该目的是如下实现的：存储能够进行校验和运算的指令代码，对在起动时从外部装置加载的数据，按照存储的指令代码进行校验和运算。
附图的简单说明
图1是现有处理器的结构方框图；
图2是本发明实施例1的处理器的结构方框图；
图3是上述实施例1的处理器的校验和运算电路的结构方框图；
图4是上述实施例1的处理器所用的校验和运算程序的一例图；
图5是本发明实施例2的处理器的结构方框图；
图6是上述实施例2的处理器所用的校验和运算程序的一例图；
图7是本发明实施例3的处理器的结构方框图；
图8是本发明实施例4的处理器中指令译码器/指令地址控制电路的结构方框图；
图9是上述实施例4的处理器所用的校验和运算程序的一例图；
图10是上述实施例4的处理器中通过二维校验和运算来鉴别错误地点的例图；
图11是本发明实施例5的处理器中初始加载数据映射的一部分的结构图；
图12是上述实施例5的处理器所用的校验和运算程序的一例图；
图13是移动台装置的结构方框图；
图14是将上述实施例1～5的处理器应用于移动台装置或基站装置的情况下的电路结构方框图；
图15是基站装置的结构方框图。
实施发明的最好形式
以下，参照附图来详细说明用于实施本发明的最好形式。
(实施例1)
图2是本发明实施例1的处理器的结构方框图。
该图2所示的处理器100包括：作为初始加载对象的指令存储部101、指令译码器/指令地址控制电路102、初始加载控制电路103、运算部104、数据存储部105、其他电路106、以及校验和运算电路107。其中，对于指令译码器/指令地址控制电路102，以后有时也独立表示为“指令译码器102”或“指令地址控制电路102”。此外，处理器100例如被用作DSP(Digital SignalProcessor，数字信号处理器)。
指令存储部101及指令译码器/指令地址控制电路102分别经连接路径108、109连接到指令数据总线110。指令数据总线110被连接到外部装置(未图示)上连接的外部总线111。
在初始加载控制电路103上连接有来自外部装置的初始加载控制信号路径112。从初始加载控制电路103向指令译码器/指令地址控制电路102输出指示信号113。从指令译码器/指令地址控制电路102向指令存储部101输出指示信号114。
运算部104、数据存储部105及其他电路106分别通过连接路径115、116、117连接到指令译码器/指令地址控制电路102上连接的运算数据总线118。
从指令译码器/指令地址控制电路102向运算数据总线118输出至各模块的控制信号119。来自指令译码器102的数据输出路径120被连接到运算数据总线118。其他电路106通过输入输出路径121连接到外部控制部。
校验和运算电路107通过连接路径122连接到指令译码器/指令地址控制电路102，通过连接路径123连接到指令数据总线110，通过连接路径124连接到运算数据总线118。
如图3所示，校验和运算电路107包括：控制部201、运算部202、以及运算结果寄存器203。在该校验和运算电路107中，根据来自控制部201的控制信号204，进行运算部202及运算结果寄存器203的控制。
本实施例1的特征在于，对指令译码器/指令地址控制电路102在现有功能之上追加后述功能、和追加校验和运算电路107。
在这种结构中，在处理器100起动时，经路径112输入初始加载控制信号的处理器100通过处理器100自身或外来操纵(从属模式)而进入初始加载模式。然后，处理器100在初始加载控制电路103的控制下，将来自外部装置的数据经外部总线111、指令数据总线110及连接路径108依次存储到指令存储部101(进行下载)。
此外，在指令存储部101中预先存储有图4所示一例的校验和运算程序301。该校验和运算程序301用于进行校验和运算，即检测指令存储部101中存储的来自外部的数据的错误。该程序301的指令经连接路径108、指令数据总线110及连接路径123、或指令译码器/指令地址控制电路102通知给校验和运算电路107。由此，校验和运算电路107执行校验和运算处理。
其处理内容是：进行指令存储部101的地址0100h至地址01ffh的全部数据的校验和运算，与其期待值、即指令存储部101的地址8001h的数据进行比较运算。以下，按照程序301的例子来说明校验和运算处理中的操作。
根据第1行的repeat next指令，指令译码器102设定重复计数器，使得重复256次下一个指令，向指令地址控制电路102发出控制指示。
第2行的checksum指令是特殊指令，用于与repeat_next进行组合。在重复的第1次、最后一次、和第2次以后最后一次以前，分别为处理内容不同的指令。
在第1次操作中，在指令译码器/指令地址控制电路102内，进行当前指令指针的压栈，将0100h(h是表示16进制的hex的简写)设定到指令指针，将指令指针的更新增量值设定为1。此外，在校验和运算电路107中，进行运算结果寄存器(reg checksum)203的清零。然后，进行与第2次以后相同的操作。
在第2次以后最后一次以前，将指令指针所示的地址的指令存储部101的数据经由连接路径108、指令数据总线110及连接路径123提供给校验和运算电路107。指令指针按第1次设定的增量值来更新。
在校验和运算电路107中，对从连接路径123提供的数据和运算结果寄存器203的数据205进行任意的校验和运算，其结果206被输出、存储到运算结果寄存器203中。
在最后一次中，指令指针所示的地址的指令存储部101的数据经由连接路径108、指令数据总线110及连接路径123提供给校验和运算电路107。由此，指令指针将第1次压栈的指针值出栈，从重复处理返回。
在校验和运算电路107中，同样对从连接路径123提供的数据和运算结果寄存器203的数据205进行任意的校验和运算，其结果206被输出、存储到运算结果寄存器203中。
因此，该运算结果为指令存储部101的地址0100h至01ffh的全部数据的校验和运算。
在校验和运算程序301的第3行的move mi指令中，将指令存储部101的地址8001h的内容输入到运算部104内的通用寄存器reg0，并且经连接路径108、指令数据总线110及连接路径109输入到指令译码器/指令地址控制电路102后，经由数据输出路径120、运算数据总线118及连接路径115存储到运算部104内的通用寄存器中。
此时，在指令译码器/指令地址控制电路102中，与checksum指令同样，也进行当前指令指针的压栈/出栈操作，操纵指令指针，调用所需的地址8001h的数据。
在第4行中，将校验和运算电路107内的运算结果寄存器203的内容转移到运算部104内的通用寄存器reg1中。
最后，在第5行中，在运算部104中，通过对校验和运算结果期待值reg0和运算结果reg1进行比较运算，来进行在起动时加载的数据的保持验证。
这样，根据实施例1的处理器，包括：指令存储部101，存储任意存储空间的数据的校验和运算程序301；初始加载控制电路103，在起动时将来自外部装置的数据加载到指令存储部101中；校验和运算电路107，按照校验和运算程序301对加载到指令存储部101中的存储数据进行校验和运算；以及运算部104，根据该校验和运算的结果来检测存储数据的错误；所以通过执行能够进行校验和运算的指令代码，能够用软件处理在必要时随时进行在起动时加载的数据的保持验证。
(实施例2)
图5是本发明实施例2的处理器的结构方框图。对图5中与实施例1(图2)同样的结构附以与图2中相同的标号，并且省略其详细说明。
图5所示的实施例2的处理器400与实施例1的不同点在于包括下述功能：不是像实施例1那样使新设的校验和运算电路107执行校验和运算，而是使已有的运算部401执行校验和运算。
此外，在与实施例1进行比较的情况下，在指令数据位长度和运算数据位长度不同时，特另别是在指令数据位长度＞运算数据位长度时的处理成为课题。
因此，在实施例2中，假设指令数据位长度为32位，运算数据位长度为16位，假设运算数据总线长度为16位。假设运算部401具有双精度长度的通用寄存器，是能够进行双精度运算的电路。
图6是实施例2中进行校验和运算处理的情况下处理器400的校验和运算程序501的一例图。
处理内容与实施例1相同。即，进行指令存储部101的地址0100h至地址01ffh的全部数据的校验和运算，与其期待值、即指令存储部101的地址8001h的数据进行比较运算。以下，按照程序501来说明操作。
根据第1行的repeat next指令，指令译码器102设定重复计数器，使得重复256次下一个指令，向指令地址控制电路102发出控制指示。
第2行的checksum指令是特殊指令，用于与repeat_next进行组合。在重复的第1次、最后一次、和第2次以后最后一次以前，分别为处理内容不同的指令。
在第1次操作中，在指令译码器/指令地址控制电路102内，进行当前指令指针的压栈，将0100h设定到指令指针，将指令指针的更新增量值设定为1。此外，在运算部401内，进行通用寄存器reg1的清零。然后，进行与第2次以后相同的操作。
在第2次以后最后一次以前，将指令指针所示的地址的指令存储部101的数据经由连接路径108、指令数据总线110及连接路径109输入到指令译码器/指令地址控制电路102后，经由数据输出路径120、运算数据总线118及连接路径115提供给运算部401。
此时，指令数据位长度32位＞运算数据位长度16位，所以数据输出路径120、运算数据总线118及连接路径115通过分2次、每次16位进行传送，来提供32位数据。指令指针按第1次设定的增量值来更新。在运算部401中，对从连接路径115提供的数据和通用寄存器reg1的数据进行任意的校验和运算，其结果被输出、存储到通用寄存器reg0中。
在最后一次中，同样将指令指针所示的地址的指令存储部101的数据经由连接路径108、指令数据总线110及连接路径109输入到指令译码器/指令地址控制电路102后，经由数据输出路径120、运算数据总线118及连接路径115提供给运算部40l。指令指针将第1次压栈的指针值出栈，从重复处理返回。
在运算部401中，同样对从连接路径115提供的数据和通用寄存器reg1的数据进行任意的校验和运算，其结果被存储到通用寄存器reg1中。
在第3行的move mi指令中，将指令存储部101的地址8001h的内容输入到运算部401内的通用寄存器reg0，并且经连接路径108、指令数据总线110及连接路径109输入到指令译码器/指令地址控制电路102后，经由数据输出路径120、运算数据总线118及连接路径115存储到运算部104内的通用寄存器中。
此时，数据输出路径120、运算数据总线118及连接路径115也分2次、每次16位向运算部401提供32位数据。
指令译码器/指令地址控制电路102与checksum指令同样，进行当前指令指针的压栈/出栈操作，操纵指令指针，调用所需的地址8001h的数据。
最后，在第4行中，通过对校验和运算结果期待值reg0和运算结果reg1进行比较运算，进行在起动时加载的数据的保持验证。
这样，根据实施例2的处理器，设有数据路径，以便能够将已有的运算部104用作实现数据校验和运算处理的部件，所以能够以追加硬件少的结构来得到与实施例1同样的效果。
(实施例3)
图7是本发明实施例3的处理器的结构方框图。对图7中与实施例2(图5)同样的结构附以与图5中相同的标号，并且省略其详细说明。
图7所示的实施例3的处理器600与实施例2的不同点在于设有连接指令译码器/指令地址控制电路102、指令数据总线110、以及运算数据总线118的总线连接电路601。
即，总线连接电路601通过路径602连接到指令译码器/指令地址控制电路102，通过路径603连接到指令数据总线110，通过路径604连接到运算数据总线118。
此外，与实施例2的不同点在于，将指令存储部101的数据提供给运算部401的情况下的路径，从连接路径108、指令数据总线110及连接路径109、经指令译码器/指令地址控制电路102的数据输出路径120、运算数据总线118及连接路径115的路径，变更为连接路径108、指令数据总线110及路径603、经总线连接电路601的路径604、运算数据总线118及连接路径115的路径。
此外，总线连接电路601根据指令译码器102经路径602的指示，将路径603中的32位长度数据分割为2次，提供给16位长度数据的路径604。其他操作与实施例2相同。
这样，根据实施例3的处理器，在指令数据总线110和运算数据总线118的使用定时不同的情况下，不经由指令译码器102的锁存处理，指令数据总线110和运算数据总线118的连接定时以总线连接电路601独自的定时来进行。由此，能够提高定时设定的自由度，此外，由于无需增加指令译码器102的锁存部的延迟，所以能够减小数据传送的延迟。因此，根据实施例3的处理器，能够简化指令译码器/指令地址控制电路102的功能及定时控制。
(实施例4)
图8是本发明实施例4的处理器中指令译码器/指令地址控制电路的结构方框图。该图8所示的指令译码器/指令地址控制电路700是取代实施例1中说明的处理器100的指令译码器/指令地址控制电路102而设置的。
图8所示的指令译码器/指令地址控制电路700包括：锁存电路701、指令译码电路(在实施例1中表示为指令译码器)702、增量寄存器703、固定增量寄存器704、指令指针加法器705、指令指针706、以及指令指针栈707。
经连接路径109连接到指令数据总线110上的锁存电路701通过路径708连接到指令译码电路702。
指令译码电路702被连接到数据输出路径120，此外，通过路径709连接到增量寄存器703，进而通过路径710的连接总线711上连接的各路径712、713、714，分别连接到指令指针加法器705、指令指针706及指令指针栈707。此外，指令译码电路702向各外部模块输出控制信号119，并且向各内部模块输出控制信号715。
增量寄存器703通过路径716的连接总线717上连接的路径718连接到指令指针加法器705。固定增量寄存器704通过路径719的连接总线717上连接的路径718连接到指令指针加法器705。
指令指针706通过路径114连接到指令存储部101，并且通过路径720连接到指令指针加法器705，通过路径721连接到指令指针栈707。
这种结构的指令译码器/指令地址控制电路700与实施例1中的不同点在于，设有增量寄存器703及指令指针加法器705。
在通常的处理器中，除了可变长度指令的情况，增量寄存器的部分如固定增量寄存器704所示被固定为“1”，加法器能够进行+1运算即可。作为操作，通常，增量值是“1”，只有在校验和运算时的指令指针时才使用增量寄存器的值。
图9是实施例4进行校验和运算处理的情况下处理器的校验和运算程序801的一例图。在该程序801中，以16字为间隔，即进行低4位是b“0000”的地址0100h至地址01f0的16字的校验和运算。
整体操作与实施例1相同，所以只说明指令地址控制部。在第2行的checksum指令的第1次中，从指令译码电路702通过路径710、711、713向指令指针706设定0100h。此外，从指令译码电路702通过路径709向增量寄存器703设定16。增量值从通常时固定增量寄存器704的“1”设定为使用增量寄存器703的值。然后，0100h作为指令指针值经由连接路径114被输出到指令存储部101。
此外，经由路径720得到的值、和经由路径716、717、718得到的增量寄存器值在指令指针加法器705中被相加，通过路径712、711、713来更新指令指针706。
在第2次以后，同样进行指令指针706的更新，更新过的指令指针值被输出到指令存储部101。
在最后一次中，不进行上述更新，从指令指针栈707中通过714、711、713这一路径将当前指令指针值出栈。此外，增量值也返回到通常的设定“1”。
通过这种操作，能够将作为校验和运算对象的空间不仅作为连续的地址空间，而且作为每个指定间隔的地址空间。
由此，如图10所示，能够二维地沿行方向、列方向对地址空间进行校验和运算，所以能够容易地鉴别错误地点。
这样，根据实施例4的处理器的指令译码器/指令地址控制电路，能够使进行校验和运算的任意存储空间的指定方法多样化，能够二维地沿行方向、列方向对地址空间进行校验和运算，所以能够容易地鉴别错误地点。
(实施例5)
图11是本发明实施例5的处理器中初始加载数据映射的一部分的结构图。
本实施例5与实施例1的不同点在于，能容易地预先对初始加载数据的映射结构进行校验和运算。
在图11中，采用将256×16字分割为16份、对每16字进行校验和运算的结构，在地址0000h至地址0fefh上放置指令数据，在地址0ff0h至地址0fff上设定使得进行校验和的各个16字块的运算结果为唯一确定的值(在本例中为0)的值。
由此，如图12的校验和运算程序1101所示，通过多进行1次校验和运算指令，只需判定运算结果寄存器是否是0即可。
即，可以不准备实施例1中的move mi指令，就能有效地进行校验和运算处理。
这样，根据实施例5的处理器，在检测方法中，通过在加载的数据中预先嵌入校验和运算代码，多进行1次校验和运算就能够容易地检测，无需用于检测的附加指令等。
此外，作为实现数据校验和运算处理的部件，通过将校验和运算电路107直接连接到指令数据总线110，不经由指令译码器102或运算数据总线118，就能够以简单的定时设计来实现错误检测。
以上说明的实施例1～5的处理器能够如下所述应用于移动通信系统中的移动台装置(通信终端装置)或基站装置。如图13所示，移动台装置1300一般包括：RF部(无线部)1301、调制解调部1302、CODEC(编解码)部1303、I/F(接口)部1304、以及控制部1305。
作为该构成要素中能够应用上述处理器的，主要有其本身通常作为DSP(Digital Signal Processor，数字信号处理器)被构成的CODEC部1303、控制部(CPU)1305、调制解调部1302中使用的处理器(DSP、CPU)、I/F部1304中使用的处理器(DSP、CPU)。
在这样应用处理器的情况下，如图14所示，采用分别连接控制部1401、存储部1402、以及处理器1403的结构即可。其中，CODEC部1303如上所述一般其自身是DSP，所以采用图13的控制部1305相当于图14的控制部1401的结构即可。
此外，也可以采用将如上所述应用处理器的3个要素即CODEC部1303、控制部1305及调制解调部1302中2个至3个集成为1个芯片的处理器。
接着，如图15所示，基站装置1500一般包括BS(基站)1501和MCC(移动通信控制中心)1502，BS 1501包括RF部1503、调制解调部1504、以及同步部1505,MCC 1502包括同步部1506、话音处理部1507、交换机1508、以及基站控制装置。
该构成要素中能够应用上述处理器的主要有话音处理部1507中的话音CODEC部、和调制解调部1504的处理器(DSP、CPU)。
如上所述，根据本发明，能够在工作时用软件处理在必要时随时容易进行在起动时从外部装置加载的数据的保持验证，从而能够容易进行错误地点的鉴别。
1、本发明第1形态的处理器采用下述结构，包括：存储部件，存储任意存储空间的数据的校验和运算指令；控制部件，在起动时将来自外部装置的数据加载到上述存储部件中；校验和运算部件，按照上述校验和运算指令对上述加载的存储数据进行校验和运算；以及运算部件，根据上述校验和运算的结果来检测上述存储数据的错误。
根据该结构，通过执行能够进行校验和运算的指令代码，能够用软件处理在必要时随时进行在起动时加载到存储部件中的数据的保持验证。
2、本发明第2形态的处理器采用下述结构，其中，存储部件是存储指令代码的指令存储部件。
根据该结构，通过执行能够进行校验和运算的指令代码，能够用软件处理在必要时随时进行在起动时加载到存储部件中的数据的保持验证。
3、本发明第3形态的处理器采用下述结构，其中，进行校验和运算的任意存储空间的指定通过用指令代码直接指定上述校验和运算的对象字数来进行。
根据该结构，能够二维地沿行方向、列方向对地址空间进行校验和运算，所以能够容易地鉴别错误地点。
4、本发明第4形态的处理器采用下述结构，其中，进行校验和运算的任意存储空间的指定通过用任意寄存器间接指定上述校验和运算的对象字数来进行。
根据该结构，能够二维地沿行方向、列方向对地址空间进行校验和运算，所以能够容易地鉴别错误地点。
5、本发明第5形态的处理器采用下述结构，其中，进行校验和运算的任意存储空间的指定通过用指令代码直接指定上述校验和运算的对象空间的起始地址来进行。
根据该结构，能够二维地沿行方向、列方向对地址空间进行校验和运算，所以能够容易地鉴别错误地点。
6、本发明第6形态的处理器采用下述结构，其中，进行校验和运算的任意存储空间的指定通过用任意寄存器间接指定上述校验和运算的对象空间的起始地址来进行。
根据该结构，能够二维地沿行方向、列方向对地址空间进行校验和运算，所以能够容易地鉴别错误地点。
7、本发明第7形态的处理器采用下述结构，其中，进行校验和运算的任意存储空间的指定通过用指令代码直接指定上述校验和运算的对象空间的地址间隔来进行。
根据该结构，能够二维地沿行方向、列方向对地址空间进行校验和运算，所以能够容易地鉴别错误地点。
8、本发明第8形态的处理器采用下述结构，其中，进行校验和运算的任意存储空间的指定通过用任意寄存器间接指定上述校验和运算的对象空间的地址间隔来进行。
根据该结构，能够二维地沿行方向、列方向对地址空间进行校验和运算，所以能够容易地鉴别错误地点。
9、本发明第9形态的处理器采用下述结构，其中，校验和运算部件被连接到指令存储部件上连接的指令数据总线。
根据该结构，通过执行能够进行校验和运算的指令代码，能够用软件处理在必要时随时进行在起动时加载到存储部件中的数据的保持验证。
10、本发明第10形态的处理器采用下述结构，其中，校验和运算部件被连接到：指令存储部件；指令数据总线，连接有向该指令存储部件提供指示信号的指令译码部件；以及上述指令译码部件。
根据该结构，通过执行能够进行校验和运算的指令代码，能够用软件处理在必要时随时进行在起动时加载到存储部件中的数据的保持验证。
11、本发明第11形态的处理器采用下述结构，其中，取代校验和运算部件，运算部件通过经指令数据总线及指令译码部件从运算数据总线取入指令存储部件的指令代码及数据来执行校验和运算。
根据该结构，设有数据路径，以便能够利用已有的运算部件，所以能够以追加硬件少的结构进行错误检测。
12、本发明第12形态的处理器采用下述结构，其中，校验和运算部件被连接到：指令存储部件；指令数据总线及运算数据总线，连接有向该指令存储部件提供指示信号的指令译码部件；以及上述指令译码部件。
根据该结构，通过执行能够进行校验和运算的指令代码，能够用软件处理在必要时随时进行在起动时加载到存储部件中的数据的保持验证。
13、本发明第13形态的处理器采用下述结构，其中，在指令代码的长度大于运算数据总线的长度的情况下，任意分割上述指令代码，分多次经上述运算数据总线提供给运算部件。
根据该结构，设有数据路径，以便能够利用已有的运算部件，所以能够以追加硬件少的结构进行错误检测。
14、本发明第14形态的处理器采用下述结构，其中，运算部件具有在起动时的加载时将校验和运算结果作为期待值取入并存储的存储空间，通过工作时的校验和运算结果和上述期待值之间的比较，来检测存储部件或指令存储部件的存储数据的错误。
根据该结构，设有数据路径，以便能够利用已有的运算部件，所以能够以追加硬件少的结构进行错误检测。
15、本发明第15形态的处理器采用下述结构，其中，运算部件在校验和运算中，除了对象空间的运算之外还追加1次运算，通过对每个运算空间将校验和运算数据预先放入加载数据中，使校验和运算结果的期待值唯一确定，使得校验和运算结果为唯一确定的期待值，通过该唯一确定的期待值和校验和运算结果之间的比较，来检测存储部件或指令存储部件的存储数据的错误。
根据该结构，在检测功能中，通过在加载的数据中预先嵌入校验和运算代码，多进行1次校验和运算就能够容易地检测，无需用于检测的附加指令等。
16、本发明第16形态的数字信号处理装置采用下述结构，包括第1形态至第15形态中任一个所述的处理器。
根据该结构，在数字信号处理装置中，能够得到与第1形态至第15形态中任一个同样的作用效果。
17、本发明第17形态的运算装置采用下述结构，包括：第1形态至第15形态中任一个处理器；下载部件，在起动时向上述处理器下载必要的数据；利用运行中的空闲时间来检测上述处理器的存储数据的错误的部件；以及在上述错误检测时对发生该错误的处理器进行再下载的部件。
根据该结构，在运算装置中，能够实现与第1形态至第15形态中任一个同样的作用效果，并且对发生错误的处理器执行再加载。
18、本发明第18形态的运算装置采用下述结构，包括：第1形态至第15形态中任一个处理器；下载部件，在起动时向上述处理器下载必要的数据；利用运行中的空闲时间来检测上述处理器的存储数据的错误的部件；以及在上述错误检测时只对发生该错误的处理器的错误空间进行再下载的部件。
根据该结构，在运算装置中，能够实现与第1形态至第15形态中任一个同样的作用效果，并且只对发生错误的处理器的错误空间执行再加载。
19、本发明第19形态的运算装置采用下述结构，包括：第16形态的数字信号处理装置；下载部件，在起动时向上述数字信号处理装置下载必要的数据；利用运行中的空闲时间来检测上述数字信号处理装置的存储数据的错误的部件；以及在上述错误检测时对发生该错误的数字信号处理装置进行再下载的部件。
根据该结构，在运算装置中，能够实现与第16形态同样的作用效果，并且对发生错误的数字信号处理装置执行再加载。
20、本发明第20形态的运算装置采用下述结构，包括；第16形态的数字信号处理装置；下载部件，在起动时向上述数字信号处理装置下载必要的数据；利用运行中的空闲时间来检测上述数字信号处理装置的存储数据的错误的部件；以及在上述错误检测时只对发生该错误的数字信号处理装置的错误空间进行再下载的部件。
根据该结构，在运算装置中，能够实现与第16形态同样的作用效果，并且只对发生错误的数字信号处理装置的错误空间执行再加载。
21、本发明第21形态的通信终端装置采用下述结构，包括第1形态至第15形态中任一个处理器、第16形态的数字信号处理装置、及第17形态至第20形态中任一个运算装置中的任一个。
根据该结构，能够在通信终端装置中得到与第1形态至第20形态中任一个同样的作用效果。
22、本发明第22形态的基站装置采用下述结构，包括第1形态至第15形态中任一个处理器、第16形态的数字信号处理装置、及第17形态至第20形态中任一个运算装置中的任一个。
根据该结构，能够在基站装置中得到与第1形态至第20形态中任一个同样的作用效果。
本说明书基于平成11年4月22日申请的特愿平11-114689号。其内容包含于此。
产业上的可利用性
本发明特别适用于处理器、特别是能够在起动时加载指令代码或数据代码的处理器的领域。

Claims (22)

1、一种处理器，包括：存储部件，存储任意存储空间的数据的校验和运算指令；控制部件，在起动时将来自外部装置的数据加载到上述存储部件中；校验和运算部件，按照上述校验和运算指令对上述加载的存储数据进行校验和运算；以及运算部件，根据上述校验和运算的结果来检测上述存储数据的错误。
2、如权利要求1所述的处理器，其中，存储部件是存储指令代码的指令存储部件。
3、如权利要求1或2所述的处理器，其中，进行校验和运算的任意存储空间的指定通过用指令代码直接指定上述校验和运算的对象字数来进行。
4、如权利要求1或2所述的处理器，其中，进行校验和运算的任意存储空间的指定通过用任意寄存器间接指定上述校验和运算的对象字数来进行。
5、如权利要求1或2所述的处理器，其中，进行校验和运算的任意存储空间的指定通过用指令代码直接指定上述校验和运算的对象空间的起始地址来进行。
6、如权利要求1或2所述的处理器，其中，进行校验和运算的任意存储空间的指定通过用任意寄存器间接指定上述校验和运算的对象空间的起始地址来进行。
7、如权利要求1或2所述的处理器，其中，进行校验和运算的任意存储空间的指定通过用指令代码直接指定上述校验和运算的对象空间的地址间隔来进行。
8、如权利要求1或2所述的处理器，其中，进行校验和运算的任意存储空间的指定通过用任意寄存器间接指定上述校验和运算的对象空间的地址间隔来进行。
9、如权利要求2至8中任一个所述的处理器，其中，校验和运算部件被连接到指令存储部件上连接的指令数据总线。
10、如权利要求2至8中任一个所述的处理器，其中，校验和运算部件被连接到：指令存储部件；指令数据总线，连接有向该指令存储部件提供指示信号的指令译码部件；以及上述指令译码部件。
11、如权利要求2至8中任一个所述的处理器，其中，取代校验和运算部件，运算部件通过经指令数据总线及指令译码部件从运算数据总线取入指令存储部件的指令代码及数据来执行校验和运算。
12、如权利要求2至8中任一个所述的处理器，其中，校验和运算部件被连接到：指令存储部件；指令数据总线及运算数据总线，连接有向该指令存储部件提供指示信号的指令译码部件；以及上述指令译码部件。
13、如权利要求11或12所述的处理器，其中，在指令代码的长度(サイズ)大于运算数据总线的长度的情况下，任意分割上述指令代码，分多次经上述运算数据总线提供给运算部件。
14、如权利要求1至13中任一个所述的处理器，其中，运算部件具有在起动时的加载时将校验和运算结果作为期待值取入并存储的存储空间，通过工作时的校验和运算结果和上述期待值之间的比较，来检测存储部件或指令存储部件的存储数据的错误。
15、如权利要求1至13中任一个所述的处理器，其中，运算部件在校验和运算中，除了对象空间的运算之外还追加1次运算，通过对每个运算空间将校验和运算数据预先放入加载数据中，使校验和运算结果的期待值唯一确定，使得校验和运算结果为唯一确定的期待值，通过该唯一确定的期待值和校验和运算结果之间的比较，来检测存储部件或指令存储部件的存储数据的错误。
16、一种数字信号处理装置，包括权利要求1至15中任一个所述的处理器。
17、一种运算装置，包括：权利要求1至15中任一个所述的处理器；下载部件，在起动时向上述处理器下载必要的数据；利用运行中的空闲时间来检测上述处理器的存储数据的错误的部件；以及在上述错误检测时对发生该错误的处理器进行再下载的部件。
18、一种运算装置，包括：权利要求1至15中任一个所述的处理器；下载部件，在起动时向上述处理器下载必要的数据；利用运行中的空闲时间来检测上述处理器的存储数据的错误的部件；以及在上述错误检测时只对发生该错误的处理器的错误空间进行再下载的部件。
19、一种运算装置，包括：权利要求16所述的数字信号处理装置；下载部件，在起动时向上述数字信号处理装置下载必要的数据；利用运行中的空闲时间来检测上述数字信号处理装置的存储数据的错误的部件；以及在上述错误检测时对发生该错误的数字信号处理装置进行再下载的部件。
20、一种运算装置，包括：权利要求16所述的数字信号处理装置；下载部件，在起动时向上述数字信号处理装置下载必要的数据；利用运行中的空闲时间来检测上述数字信号处理装置的存储数据的错误的部件；以及在上述错误检测时只对发生该错误的数字信号处理装置的错误空间进行再下载的部件。
21、一种通信终端装置，包括权利要求1至15中任一个所述的处理器、权利要求16所述的数字信号处理装置、及权利要求17至20中任一个所述的运算装置中的任一个。
22、一种基站装置，包括权利要求1至15中任一个所述的处理器、权利要求16所述的数字信号处理装置、及权利要求17至20中任一个所述的运算装置中的任一个。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1316354C (zh) * 2002-06-14 2007-05-16 松下电器产业株式会社 处理器、程序变换装置和变换方法
CN1326345C (zh) * 2004-05-10 2007-07-11 开曼群岛威睿电通股份有限公司 丢弃错误的逻辑传输单元的方法与装置
CN100406903C (zh) * 2005-03-28 2008-07-30 大唐移动通信设备有限公司 一种可编程逻辑器件配置的检测方法
CN100440175C (zh) * 2004-11-18 2008-12-03 国际商业机器公司 用于提供有效多字加载原子性的设备和方法
CN100489797C (zh) * 2001-10-11 2009-05-20 阿尔特拉公司 可编程逻辑设备上的错误检测
CN109542697A (zh) * 2017-09-21 2019-03-29 株式会社东芝 运算处理装置以及运算处理方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100577793B1 (ko) * 2001-12-31 2006-05-11 비오이 하이디스 테크놀로지 주식회사 비휘발성 메모리 장치
US7328377B1 (en) 2004-01-27 2008-02-05 Altera Corporation Error correction for programmable logic integrated circuits
KR101038108B1 (ko) * 2009-05-22 2011-06-08 주식회사 파일태그 위변조 검증용 이미지파일 생성방법 및 이미지파일의 위변조 검증방법
DE102012020782A1 (de) * 2012-10-23 2014-04-24 Giesecke & Devrient Gmbh Verwaltung von Datenelementen in einem Stapelspeicher
JP2017004060A (ja) * 2015-06-04 2017-01-05 本田技研工業株式会社 信頼性の高いプログラムチェック機能を有する演算処理システム、マルチコアシステム、及びマルチプロセッサシステム
RU2719329C1 (ru) 2016-08-29 2020-04-17 3М Инновейтив Пропертиз Компани Электронное устройство для защиты органов слуха с переключаемыми электрическими контактами

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50122833A (zh) * 1974-03-14 1975-09-26
JPS5387629A (en) * 1977-01-12 1978-08-02 Hitachi Ltd Error detection system of control memory
DE3709524C2 (de) * 1987-03-23 1996-08-14 Bosch Gmbh Robert Verfahren zur Überprüfung der Speicherzelleninhalte eines Programmspeichers
JPH04181447A (ja) * 1990-11-16 1992-06-29 Hitachi Ltd 計算機システム
JPH0540613A (ja) * 1991-08-05 1993-02-19 Nec Corp サムチエツクデータ付きリンク方式
JPH07319775A (ja) * 1994-05-23 1995-12-08 Nec Corp メモリ照合方式

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100489797C (zh) * 2001-10-11 2009-05-20 阿尔特拉公司 可编程逻辑设备上的错误检测
CN1316354C (zh) * 2002-06-14 2007-05-16 松下电器产业株式会社 处理器、程序变换装置和变换方法
CN1326345C (zh) * 2004-05-10 2007-07-11 开曼群岛威睿电通股份有限公司 丢弃错误的逻辑传输单元的方法与装置
CN100440175C (zh) * 2004-11-18 2008-12-03 国际商业机器公司 用于提供有效多字加载原子性的设备和方法
CN100406903C (zh) * 2005-03-28 2008-07-30 大唐移动通信设备有限公司 一种可编程逻辑器件配置的检测方法
CN109542697A (zh) * 2017-09-21 2019-03-29 株式会社东芝 运算处理装置以及运算处理方法

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