KR0182872B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 장치(Flash Memory device)에 관한 것으로서, 낸드구조의 플래쉬 메모리셀의 프로그램 확인동작시 프로그램 동작시의 환경을 가능한 그대로 적용하여 프로그램 확인동작을 시행하도록 한 플래쉬 메모리 장치에 관한 것이다.

Description

플래쉬 메모리 장치
제1a도 내지 제1b도는 종래 및 본 발명에 따른 플래쉬 메모리 장치를 설명하기 위해 도시한 구성도 및 비교도.
제2a도 내지 제2c도는 본 발명에 따른 플래쉬 메모리 장치의 회로도.
제3도는 본 발명에 따른 플래쉬 메모리 장치를 설명하기 위해 도시한 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 로우-디코더 2 내지 4 : 제1 내지 제3 레벨 쉬프트 회로
5 : 데이타 래치회로 6 내지 9 : 제1 내지 제4 인버터 수단
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 낸드(NAND)구조의 플래쉬 메모리셀의 프로그램 확인동작시 프로그램 동작시의 환경을 가능한 그대로 적용하여 프로그램 확인 동작을 시행하도록 한 플래쉬 메모리 장치에 관한 것이다.
일반적으로 낸드구조의 플래쉬 메모리 장치의 구성은 제1a도에 도시된 바와 같이 비트라인(BL) 및 접지(Vss)간에 분할선택신호(S1 및 S2)를 각각 입력으로하는 패스트랜지스터(N1 및 N2) 및 워드라인(WL1 내지 WLn)을 각각 입력으로하는 다수의 메모리셀(MC1 내지 MCn)이 직렬로 접속된다.
이러한 낸드(NAND)구조의 플래쉬 메모리 장치에 있어서, 예를 들어 다수의 메모리셀(MC1 내지 MCn)중 어느 한 메모리셀(MC3)에 대해 프로그렘 모드에서 프로그램 확인모드로 전환할때, 종래에는 제1b도(종래의 프로그램 확인 모드)에 도시된 바와 같이 메모리셀의 모든 전극으로 인가되는 전압이 변환되게 된다. 즉, 비트라인(BL)으로 공급되는 전압은 프로그램시 드레인전압(VPD/VPDB)에서 독출시 드레인전압(VRD)으로 변환되게 된다. 또한, 분할 선택신호(S1 및 S2)를 각각 입력으로하는 패스트랜지스터(N1 및 N2)의 게이트전압 및 프로그램 되어지지 않는 메모리셀의 콘트롤게이트전압은 프로그램시 게이트전압(VPGB)에서 독출시 게이트전압의 한종류인 독출시 게이트전압(VPGB)으로 변환되게 된다. 그리고, 프로그램 되는 메모리셀(MC3)의 콘트롤게이트 전압은 프로그램시 게이트전압(VPG)에서 독출시 게이트전압(VPG)으로 변환되게 된다. 따라서, 메모리셀의 모든 전극으로 인가되는 전압이 변환되게 되므로 이에 따른 전력소비가 많으며, 다시 프로그램 확인모드에서 프로그램 모드로 전환할 때, 전환시간이 길어짐에 따라 생산성이 저하되는 단점이 있다.
따라서 본 발명은 낸드구조의 플래쉬 메모리셀의 프로그램 확인동작시 프로그램 동작시의 환경을 가능한 그대로 적용하여 프로그램 확인동작을 시행하도록 하므로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리 장치을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 선택되는 메모리셀의 워드 라인으로 프로그램시 콘트롤 게이트전압 및 프로그램 확인시 콘트롤 게이트전압을 각각 공급하기 위한 워드라인 전압 변환회로와, 선택되는 메모리셀의 비트라인으로 프로그램시 드레인전압 및 프로그램 확인시 드레인전압을 각각 공급하기 위한 비트라인 전압 변환회로와, 프로그램시 분할선택트랜지스터의 게이트전압 및 프로그램 확인시 분할선택 트랜지스터의 게이트전압을 각각 공급하기 위한 분할선택신호 검출회로로 구성 되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a 내지 제2c도는 본 발명에 따른 플래쉬 메모리 장치의 회로도로서, 제3도를 통해 동작을 설명하면 다음과 같다.
제2a도에는 선택되는 메모리셀의 콘트롤게이트로 전압을 공급하기 위한 워드라인의 전압 변환회로를 나타낸다. 상기 워드라인의 전압 변환회로는 제1a도에서 메모리셀(MC3)에 대해 프로그램모드에서 프로그램 확인모드로 전환할때, 먼저 프로그램 모드일때, 선택된 로우-디코더(1)의 출력신호가 프로그램시 선택되는 메모리셀의 콘트롤게이트로 공급되는 프로그램시 게이트전압(VPG) 및 프로그램시 선택되지않는 메모리셀의 콘트롤게이트로 공급되는 또다른 프로그램시 게이트전압(VPGB)을 각각 전원으로하는 제1 레벨 쉬프트회로(2)를 경유해 제1 인버터 수단(6)으로 입력되게 된다. 이때 프로그램시 하이 및 로우상태를 유지하는 프로그램시 인에이블 신호 및 프로그램시 인에이블바 신호(PEN 및 PENb)(제3도의 (a) 및 (b))를 입력으로 하는 패스트랜지스터(PP 및 NP)는 모두 턴온되게 된다. 그러므로 상기 제1 인버터 수단(6)으로 프로그램시 게이트전압(VPG및 VPGB)이 각각 인가되게 된다. 다라서 상기 선택된 로우-디코더(1)의 출력신호에 따라 프로그램시 선택되는 메모리셀의 콘트롤게이트로 공급되는 프로그램시 게이트전압(VPG)이 상기 제1 인버터 수단(6)을 통해 선택된 워드라인(WL3)으로 공급되게 된다. 한편, 선택되지 않은 로우-디코더의 출력신호에 의해 프로그램시 선택되지 않는 메모리셀의 콘트롤게이트로 공급되는 또다른 프로그램시 게이트전압(VPGB)이 상기 제1 인버터 수단(6)을 통해 선택되지 않은 워드라인(WL1,WL2,WL4 내지 WLn)으로 공급되게 된다(제1b도의 프로그램 모드).
그러나, 프로그램 확인모드일때, 프로그램 확인동작시 선택된 로우-디코더(1)의 출력신호는 인버터(I1), 프로그램시 게이트전압(VPGB) 및 독출시 게이트전압(VPG)를 입력으로하는 제2 레벨 쉬프트회로(3)를 경유해 제2 인버터 수단(7)으로 입력되게 된다. 이때 프로그램 확인동작시 하이 및 로우상태를 유지하는 프로그램 확인 인에이블신호 및 프로그램 확인 인에이블바 신호(PVEN 및 PVENb)(제3도의 (c) 및 (d))를 입력으로 하는 패스트랜지스터(PV 및 NV)는 모두 턴온되게 된다. 그러므로 상기 제2 인버터 수단(7)으로 프로그램시 게이트전압(VPGB) 및 독출시 게이트전압(VRG)이 각각 인가되게 된다. 상기에서 상술한 바와 같이 선택된 로우-디코더(1)의 출력신호에 따라 프로그램 확인 동작시 선택되는 메모리셀의 콘트롤게이트로 공급되는 독출시 게이트전압(VRG)이 상기 제2 인버터 수단(7)을 통해 선택된 워드라인(WL3)으로 공급되게 된다.
한편, 선택되지 않은 로우-디코더의 출력신호에 의해 프로그램시 선택되지 않는 메모리셀의 콘트롤게이트로 공급되는 또다른 프로그램시 게이트전압(VPGB)이 상기 제2 인버터 수단(7)을 통해 선택되지 않은 워드라인(WL1,WL2,WL4 내지 WLn)으로 그대로 공급되게 된다(제1b도의 본 발명에 따른 프로그램 확인모드).
제2b도에는 선택되는 메모리셀의 드레인전극인 비트라인으로 전압을 공급하기 위한 비트라인의 전압 변환회로를 나타낸다. 상기 비트라인의 전압 변환회로는 프로그램모드에서 프로그램 확인모드로 전환할때, 프로그램 모드에서는 선택된 데이타 래치회로(5)의 출력신호가 선택되는 메모리셀의 드레인전극으로 공급되는 프로그램시 드레인전압(VPD) 및 프로그램시 선택되지않는 메모리셀의 드레인전극으로 공급되는 또다른 프로그램시 드레인전압(VPDB)을 각각 전원으로하는 제3 레벨 쉬프트 회로(4)를 경유해 제3 인버터 수단(8)으로 입력되게 된다. 이때 프로그램시 하이 및 로우상태를 유지하는 프로그램시 인에이블신호 및 프로그램시 인에이블바 신호(PEN 및 PENb)(제3도의 (a) 및 (b))를 입력으로하는 패스트랜지스터(PPD 및 NPD)는 모두 턴온되게 된다. 그러므로 상기 제3 인버터 수단(8)으로 프로그램시 드레인전압(VPD및 VPDB)이 각각 인가되게 된다. 따라서 상기 선택된 로우-디코더(1)의 출력신호에 따라 프로그램시 선택되는 메모리셀의 드레인전극으로 공급되는 프로그램시 드레인전압(VPD)이 상기 제3 인버터 수단(8)을 통해 선택된 비트라인(BL)으로 공급되게 된다.
프로그램 확인모드일때는 프로그램 확인 인에이블바 신호(PVENb)(제3도의 (d))를 입력으로 하는 패스트랜지스터(PVD)를 통해 독출시 드레인전압(VRD)이 선택된 비트라인(BL)으로 공급되게 된다.
제2c도에는 분할선택신호(S1 및 S2) 검출회로도로서, 프로그램시의 분할선택 트랜지스터(N2)의 게이트전압(VPS2) 및 프로그램 확인동작시의 분할선택 트랜지스터(N2)의 게이트전압(VRS2)을 전원으로 하는 제4 인버터 수단(9)은 프로그램시에는 하이상태이고, 프로그램 확인동작시에는 로우상태가 되는 프로그램시 인에이블 신호(PEN)의 입력에 따라 생성되게 된다. 즉, 프로그램시에는 프로그램시의 분할선택 트랜지스터(N2)의 게이트전압(VPS2)이 공급되고, 프로그램 확인동작시에는 프로그램 확인동작시의 분할선택 트랜지스터(N2)의 게이트전압(VRS2)이 공급되게 된다.
상술한 바와 같이 본 발명에 의하면 낸드구조의 플래쉬 메모리셀의 프로그램 확인동작시 프로그램 동작시의 환경을 가능한 그대로 적용하여 프로그램 확인동작을 시행하도록 하므로써, 프로그램 테스트시 소비전력을 줄일 수 있고, 테스트시간이 단축되어 제품의 신뢰성 및 생산성 향상에 탁월한 효과가 있다.

Claims (4)

  1. 플래쉬 메모리 장치에 있어서, 선택되는 메모리셀의 워드라인으로 프로그램시 콘트롤 게이트전압 및 프로그램 확인시 콘트롤 게이트전압을 각각 공급하기 위한 워드라인 전압 변환회로와, 선택되는 메모리셀의 비트라인으로 프로그램시 드레인전압 및 프로그램 확인시 드레인전압을 각각 공급하기 위한 비트라인 전압 변환회로와, 프로그램시 분할선택 트랜지스터의 게이트전압 및 프로그램 확인시 분할선택 트랜지스터의 게이트전압을 각각 공급하기 위한 분할선택신호 검출신호로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제1항에 있어서, 상기 워드라인 전압 변환회로는 선택된 프로그램시 게이트전압 및 또다른 프로그램시 게이트전압을 각각 전원으로하는 제1 레벨 쉬프트회로를 경유해 로우-디코더의 출력신호가 제1 인버터 수단으로 입력되도록 하며, 프로그램시 인에이블신호 및 프로그램시 인에이블바 신호를 입력으로 하는 패스트랜지스터가 턴온될때 제1 인버터 수단으로 프로그램시 게이트전압이 인가되도록 하며, 프로그램시 선택되는 메모리셀의 콘트롤게이트로 공급되는 프로그램시 게이트전압이 선택된 로우-디코더의 출력신호에 따라 상기 제1 인버터 수단을 통해 선택된 워드라인으로 공급되도록 하며, 프로그램시 선택되지 않는 메모리셀의 콘트롤게이트로 공급되는 또다른 프로그램시 게이트 전압이 선택되지 않은 로우-디코더의 출력신호에 의해 상기 제1 인버터 수단을 통해 선택 되지 않은 다수의 워드라인으로 공급되도록 하며, 프로그램 확인동작시 선택된 로우-디코더의 출력신호는 인버터, 프로그램시 게이트전압 및 독출시 게이트전압을 입력으로하는 제2 레벨 쉬프트회로를 경유해 제2 인버터 수단으로 공급되도록 하며, 프로그램 확인동작시 하이 및 로우상태를 유지하는 프로그램 확인 인에이블신호 및 프로그램 확인 인에이블바 신호를 입력으로 하는 패스트랜지스터가 턴온될때 제2 인버터 수단으로 프로그램시 게이트전압 및 독출시 게이트전압이 각각 공급 되도록 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제1항에 있어서, 상기 비트라인 전압 변환회로는 프로그램 모드시 선택된 데이타 래치회로의 출력신호가 프로그램시 드레인전압 및 또다른 프로그램시 드레인전압을 각각 전원으로하는 제3 레벨 쉬프트회로를 통해 제3 인버터 수단으로 공급 되도록 하며, 프로그램시 하이 및 로우상태를 유지하는 프로그램시 인에이블신호 및 프로그램시 인에이블바 신호를 입력으로하는 패스트랜지스터가 턴온될때 상기 제3 인버터 수단으로 프로그램시 드레인전압이 공급되도록 하며, 상기 선택된 로우-디코더의 출력신호에 따라 프로그램시 선택되는 메모리셀의 드레인전극으로 공급되는 프로그램시 드레인전압이 상기 제3 인버터 수단을 통해 선택된 비트라인으로 공급 되도록 하며, 프로그램 확인모드시 프로그램 확인 인에이블바 신호를 입력으로 하는 패스트랜지스터를 통해 독출시 드레인전압이 선택된 비트라인으로 공급 되도록 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제1항에 있어서, 상기 분할 선택신호 검출회로는 프로그램시의 분할선택 트랜지스터의 게이트전압 및 프로그램 확인동작시의 분할선택 트랜지스터의 게이트전압을 전원으로 하는 제4 인버터 수단이 프로그램시에는 하이상태이고, 프로그램 확인동작시에는 로우상태가 되는 프로그램시 인에이블 신호의 입력에 따라 상시 분할선택신호가 검출 되도록 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
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