KR102290272B1

KR102290272B1 - 수직 sttm 스택의 향상된 안정성을 위한 비정질 시드 층

Info

Publication number: KR102290272B1
Application number: KR1020177005213A
Authority: KR
Inventors: 마크 엘. 독지; 칸 오구즈; 브라이언 에스. 도일; 찰스 씨. 쿠오; 로버트 에스. 차우; 사티아스 수리
Original assignee: 인텔 코포레이션
Priority date: 2014-09-26
Filing date: 2014-09-26
Publication date: 2021-08-20
Also published as: KR20170063542A; EP3198601A1; CN106575519A; EP3198601A4; TW201614648A; US20170345476A1; WO2016048376A1; CN106575519B; US10395707B2

Abstract

자기 터널 접합을 위한 재료 층 스택으로서, 재료 층 스택은 고정 자성 층, 유전체 층, 자유 자성 층, 및 비정질 전기적 도전성 시드 층을 포함하며, 고정 자성 층은 유전체 층과 시드 층 사이에 배치된다. 비-휘발성 메모리 디바이스는 비정질 전기적 도전성 시드 층을 포함하는 재료 스택; 및 상기 시드 층과 병치되고 접촉하는 고정 자성 층을 포함한다. 방법은, 비정질 시드 층을 메모리 디바이스의 제1 전극 상에 형성하는 단계; 재료 층 스택을 비정질 시드 층 상에 형성하는 단계를 포함하고, 재료 스택은 고정 자성 층과 자유 자성 층 사이에 배치된 유전체 층, 여기에서 고정 자성 층을 포함한다.

Description

수직 STTM 스택의 향상된 안정성을 위한 비정질 시드 층{AMORPHOUS SEED LAYER FOR IMPROVED STABILITY IN PERPENDICULAR STTM STACK}

메모리 디바이스, 특히 스핀 전달 토크 메모리(STTM) 디바이스.

집적 회로들에서의 피처들의 스케일링은 점점 성장하는 반도체 산업 배후의 원동력이었다. 점점 더 작은 피처들로의 스케일링은 일반적으로 반도체 칩들의 제한된 실제 면적 상에서의 기능 유닛들의 증가된 밀도를 가능케 한다. 예를 들어, 트랜지스터 사이즈를 줄이는 것은 칩 상의 증가된 개수의 메모리 디바이스들의 통합을 허용하여, 증가된 용량을 갖는 제품들의 제조로 이어진다. 그러나, 훨씬 더 큰 용량을 향한 추진이 문제가 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 중요해지고 있다.

스핀 토크 디바이스들의 동작은 스핀 전달 토크 현상을 기반으로 한다. 전류가 고정 자성 층으로 지칭되는 자화 층을 통과할 경우, 이는 스핀 분극(spin polarized)된다. 각각의 전자의 통과에 의해, 그의 스핀(각 모멘트)은 자유 자성 층으로 지칭되는 다음 자성 층의 자화에 전달되어, 그러한 다음 층의 자화에 작은 변화를 유발할 것이다. 이는, 사실상, 자화의 토크-유발 세차(torque-causing precession of magnetization)이다. 전자들의 반사로 인해, 토크가 또한 관련된 고정 자성 층의 자화에 가해진다. 결국, 전류가 특정 임계값(자기 재료 및 그것의 환경에 의해 야기되는 감쇠(damping)에 의해 주어짐)을 초과할 경우, 자유 자성 층의 자화는 전형적으로 약 1 내지 10 나노초인 전류의 펄스에 의해 스위칭될 것이다. 고정 자성 층의 자화는, 기하학적 구조로 인해 또는 인접한 반-강자성 층으로 인해 관련된 전류가 그의 임계값 미만이므로 변하지 않은 채로 유지될 수 있다.

스핀 전달 토크는 자기 랜덤 액세스 메모리에서 능동 소자들을 플립하는데 사용될 수 있다. 스핀 전달 토크 메모리, 또는 STTM은, 능동 소자들을 플립하기 위해 자기장을 사용하는 종래의 MRAM(magnetic random access memory)보다 전력 소비가 더 낮고 확장성이 더 우수한 장점을 갖는다. 그러나, STTM 디바이스 제조 및 사용 분야에서는 상당한 개선이 여전히 필요하다.

도 1은 스핀 전달 토크 메모리(STTM) 디바이스의 실시예에 대한 재료 층 스택의 단면도를 도시한다.
도 2는 하부 결정질 형태 및 주어진 두께의 비정질 형태를 갖는 부분 자기 터널 접합 스택에 대한 이방성 에너지 상수를 도시한다.
도 3은 일 실시예에 따른, 스핀 전달 토크 소자를 포함하는 스핀 전달 토크 메모리 비트 셀의 개략도를 도시한다.
도 4는 일 실시예에 따른, 전자 시스템의 블록도를 도시한다.
도 5는 하나 이상의 실시예를 구현하는 인터포저(interposer)이다.
도 6은 컴퓨팅 디바이스의 일 실시예를 도시한다.

향상된 안정성을 갖는 스핀 전달 토크 메모리(STTM) 디바이스들 및 메모리 어레이들, 및 향상된 안정성을 갖는 STTM 디바이스들 및 메모리 어레이들을 제조하는 방법들이 설명된다. 다음의 설명에서, 구체적인 자성 층 통합 및 재료 상태와 같은 다수의 특정 세부 사항들이, 실시예들의 완전한 이해를 제공하기 위해 설명된다. 본 기술분야의 통상의 기술자라면 실시예가 이러한 특정 세부 사항들 없이 실시될 수 있음을 알 것이다. 다른 예들에서, 집적 회로 설계 레이아웃과 같은 잘 알려진 피처들은 실시예들을 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현이며, 반드시 정확한 비율로 그려질 필요는 없다는 것을 이해해야 한다.

하나 이상의 실시예들은 수직 STTM 시스템들에서의 안정성을 증가시키기 위한 방법론에 관한 것이다. 출원인들은 임베디드 메모리, 임베디드 비-휘발성 메모리(NVM), MRAM(magnetic random access memory), MTJ(magnetic tunnel junction) 디바이스들, NVM, 수직 MTJ, STTM, 및 비-임베디드 또는 독립형(stand-alone) 메모리들에서의 용도를 포함할 수 있다. 일 실시예에서, 수직 STTM 디바이스에서의 안정성은 아래 더 상세하게 기술된 것처럼, 고정 자유 자성 층과 병치되고 접촉하는 비정질, 전기적 도전성 시드 층을 포함하여 달성된다.

안정성은 STTM 기반 디바이스들 및 그로부터 제조된 메모리 어레이들의 스케일링에 직면하는 문제이다. 스케일링이 계속됨에 따라, 스케일링된 셀 사이즈에 맞추기 위한 더 작은 메모리 소자들에 대한 요구는, 소형 메모리 소자 사이즈들에 대해 더 높은 안정성을 갖는 수직 STTM들의 방향으로 산업을 추진하게 하였다. 통상적인 수직 STTM들은 3가지 접근법에 의해 달성되며, 이 접근법들 모두는 최대량의 수직 강도, 및 따라서 자성 층들을 포함하는 재료 스택으로부터의 안정성을 유도하기 위한 계면 조율(interface tuning)에 의존한다.

도 1은 종래의 스핀 전달 토크 메모리(STTM) 디바이스를 위한 재료 층 스택의 실시예의 단면도를 설명한다. 메모리 스택의 다양한 층들은, 아래에서 위로(도시된 바와 같이) 각각의 후속하는 층이 이전에 기술된 층과 접촉하여 병치되는 것으로 기술된다. 메모리 스택은 직사각형 형상을 각각 갖는 다수의 층으로서 도시된다. 층의 단면 형상은 대표적으로는, 무엇보다도, 임의의 하부 층의 재료 특성, 도입 기술 및/또는 공구, 및 형상(예를 들어, 표면)에 따라 좌우될 수 있음을 알 수 있다. 따라서, 사각 형상의 예시는 사다리꼴, 평행 사변형, 또는 다른 다각형을 포함하지만, 이에 제한되지 않는 다른 가능한 단면 형상들을 포함하도록 폭넓게 해석되어야 한다.

도 1을 참조하면, 재료 층 스택(100)은 예를 들어, 탄탈의 비정질 도전 층(110)을 포함한다. 제1 전극(120)은 비정질 도전 층(110)과 병치되고 접촉하는다. 일 실시예에서, 제1 전극(120)은 결정질 형태를 가지고 있는 루테늄 재료이다. 제1 전극(120) 위에 또는 덮고 있는 것은 예를 들어, 결정질 형태를 갖는 탄탈과 같은 비-강자성 재료의 전기 도전 층(130)이다. 도전 층(130) 위에 있는 것은 합성 반강자성체(SAF)(135)이다. 대표적으로 SAF(135)는 루테늄 층에 의해 분리된 코발트-백금 헤테로 구조 층들로 이루어진다. 이론에 구애됨이 없이, 수직 메모리 스택에 대해서, RKKY 상호작용을 통해 루테늄 층에 의해 결합된 코발트-백금 헤테로구조체들을 기반으로 하는 SAF는, 루테늄 층의 대향 측의 코발트-백금 헤테로구조체들이 수직 자기 모멘트를 가지고 있지만 반대 방향들로 되는 경향이 있음을 의미한다.

SAF(135) 위에는 시드 층(140)이 있다. 시드 층(140)에 대한 세부 사항들은 아래에서 논의된다. 시드 층(140) 위에는, 고정 자성 층(150), 유전체 층 또는 스핀 필터(160), 및 자유 자성 층(170)이 있는데, 이 실시예에서, 이들은 집합적으로 재료 층 스택(100)의 자기 터널 접합(MTJ) 부분을 특징 지운다. 일 실시예에서, 고정 자성 층(150)의 재료 및 자유 자성 층(170)의 재료는 각각 코발트-철-붕소(CoFeB)이다. 일 실시예에서, 유전체 층(160)은 마그네슘 산화물(MgO)과 같은 산화물이다. MTJ 상에 또는 덮고 있는 것은(구체적으로 자유 자성 층(170) 상에는), 이 실시예에서, 예를 들어, 루테늄 재료의 제2 전극(190)이 이어진 탄탈과 같은 비-강자성 재료의 도전 층(180)이다.

일 실시예에서, 재료 스택(100)은 수직 자기 이방성을 제공하도록 제조된다. 일 실시예에서, 플랫폼으로서의 재료 스택(100)의 피처들을 다시 참조하면, CoFeB로 구성된 자유 자성 층(170)은, 유전체 층(160) 내의 산소와 상호작용하는(예를 들어, 층들 또는 막들의 계면에서 마그네슘 산화물(MgO) 층(160)과 작용하는) 자유 자성 층(170) 내의 철/코발트(Fe/Co)로부터 획득된 수직 컴포넌트가 자유 CoFeB 층(170)의 면내 컴포넌트보다 우위를 차지하도록 두께를 갖는다. 자유 자성 층(170)의 대표적인 두께는 2 나노미터 미만, 예를 들어, 1 나노미터이다. 수직 이방성을 제공하기에 적합한 재료 스택의 일 실시 예에서, 예를 들어 CoFeB의 고정 자성 층(150)은 2 나노 미터 미만, 예를 들어 1 나노미터의 두께를 갖는다.

위에서 기술된 실시예들에서, 고정 재료 층(150) 및/또는 자유 자성 층(170)의 두께는 비교적 얇다(2 나노미터 미만). 수직 STTM 디바이스의 안정성의 척도는, 높은 값이 상승된 안정성을 나타내는 이방성 에너지 상수의 값, Ki이다. 수직 스택의 안정성(Ki)은, 일 양태에서, 유전체 층(MgO 층)을 가진 자성 층(CoFeB 층)들 간의 계면에 좌우된다. 일 실시예에서, MTJ 부분의 고정 자성 층(150)과의 계면에서의 시드 층(140)은 비정질 형태를 갖는다.

비정질 배향을 갖는 시드 층(140)과 인접하고 접촉하는 고정 자성 층(150)을 병치하는 것은, 수직 메모리 스택의 안정성을 증가시키는 경향이 있는데, 그 이유는 그러한 시드 층이 결정질 배향을 갖는 층보다 매끄럽거나 평평한 경향이 있기 때문이다. 이론에 구애를 받지는 않지만, 매끄러운/평평한 비정질 시드 층(140)은 고정 자성 층(150)을 매끄럽고/평평하게 하여, 고정 자성 층(150)과 산화물 층(160) 간의 수직 배향 벡터를 촉진시킨다고 여겨진다.

상기 실시예에서, 스택(100) 내의 고정 자성 층(150)과 병치되고 접촉하는 시드 층(140)은 비정질 형태를 갖는다. 시드 층(140)에 적절한 재료는 비-강자성 금속 재료, 탄소 재료, 또는 금속 유리 재료를 포함한다. 일 실시예에서, 시드 층(140)의 대표적인 두께는 SAF(135)와 고정 자성 층(150) 간의 자기 결합을 허용하는 두께로 제한된다. 일 실시예에서, 시드 층(140)의 대표적인 두께는 2 나노미터 미만이다. 특별한 실시예에 있어서, 시드 층(140)은 대략 5 옹스트롬(Å) 내지 25Å이다. 시드 층(140)은 단일 재료일 수 있다. 대안적으로, 시드 층(140)은 다수의 재료(예를 들어, 다수의 층 또는 별개의 층들이 쉽게 식별될 수 없는 조합)로 구성될 수 있다. 대표적으로, 도전 층(130)이 결정질 형태를 갖는 경우, 도전 층(130) 상에(접촉하여) 퇴적된 재료는 결정질 형태를 채택하는 경향이 있다. 일 실시예에서, 집합적으로 제1 재료와 제2 재료가 시드 층(140)을 구성하는 경우에는 제1 재료가 도전 층(130) 상에 도입되고, 제1 재료의 결정질 형태보다 우위에 있는 비정질 형태를 갖는 제2 재료가 이어서 도입될 수 있다. 일 실시예에서, 예를 들어, CoFeB의 제1 재료는 도전 층(130)과의 그 접촉으로부터 결정질 형태를 채택할 수 있다. 시드 층(140)의 제2 재료는 비정질 형태를 가지며 고정 자성 층(150)에 병치된 시드 층(140)의 표면이 비정질 형태를 갖도록 결정질 형태를 비정질 형태로 전이시킨다. 대표적으로, 제2 재료는 탄탈이다.

STTM 디바이스를 위한 재료 층 스택의 상기 실시예에서는 시드 층에 인접한 고정 자성 층을 기술했다. 또 다른 실시예에서, 자유 및 고정 자성 층들은 반전될 수 있고 자유 자성 층은 시드 층에 인접해 있다(예를 들어, 자유 자성 층은 도 1의 시드 층(140)과 같은 시드 층과 병치되고 접촉한다). 그러한 실시예에 따라서, SAF는 고정 자성 층에 인접 배치되어, 스택 내에서 고정 자성 층은 유전체 층 또는 스핀 필터와 SAF 사이에 배치되게 된다.

특정한 양태들 및 적어도 일부 실시예들에서, 특정한 용어는 특정한 정의 가능한 의미를 갖는다. 예를 들어, "자유" 자성 층은 계산 변수(computational variable)를 저장하는 자성 층이다. "고정" 자성 층은 고정 자화(자유 자성 층보다 더 경자성임(magnetically harder))를 갖는 자성 층이다. 터널링 유전체 또는 터널링 산화물과 같은 터널링 장벽은, 자유 및 고정 자성 층들 사이에 배치된 것이다. 고정 자성 층은 관련 회로에 대한 입력들 및 출력들을 생성하도록 패터닝될 수 있다. 자화는 입력 전극들을 통해 전류를 통과시키는 동안 스핀 전달 토크 효과에 의해 기입될 수 있다. 자화는 출력 전극들에 전압을 인가하는 동안 터널링 자기-저항 효과를 통해 판독될 수 있다. 일 실시예에서, 유전체 층(208)의 역할은 큰 자기-저항 비를 유발하는 것이다. 자기-저항은, 2개의 강자성 층이 반-평행 자화(anti-parallel magnetization)들을 가질 경우의 저항들과 평행 자화들을 갖는 상태의 저항 간의 차이의 비이다.

예를 들어, 스핀 전달 토크 메모리 비트 셀을 위한 층들의 스택(100)을 제조하는 방법들은, 리소그래피, 에치, 박막 퇴적, 평탄화(화학 기계적 연마(CMP)와 같은), 확산, 메트롤로지(metrology), 희생 층들의 사용, 에칭 정지 층들의 사용, 평탄화 정지 층들의 사용, 및/또는 마이크로 전자 컴포넌트 제조와 연관된 임의의 다른 액션과 같은 표준 마이크로 전자 제조 프로세스들을 포함할 수 있다.

도 2는 주어진 두께의 하부 결정질을 갖는 부분적 MTJ 스택 및 하부 비정질 도전막을 갖는 부분적 MTJ 스택에 대한 이방성 에너지 상수, Ki를 도시한다. 도 2는 예를 들어, 탄탈(예를 들어, Ta(110))의 결정질 막인 시드 층(210)을 포함하는 구조체(205)를 도시한다. 시드 층(210)은 CoFeB의 고정 자성 층(210)과 MgO의 유전체 층(230)으로 구성되는 부분적 MTJ이다. 부분적 MTJ를 덮고 있는 것은 탄탈의 도전 층(240)이고 루테늄의 전극(245)이 이어진다. 설명된 바와 같이, 결정질 탄탈의 시드 층(210)은 층의 표면 거칠기(고정 자성 층(210)과의 계면에서의 거칠기)에 추가되는 경향이 있는 다수의 결정 입계를 갖는 결정립으로서 예시된 결정질 형태를 갖는다. 도 2는 또한 비정질 탄탈 막의 시드 층(260)을 포함하는 구조(215)를 도시한다. 시드 층(260)을 덮고 있는 것은 CoFeB의 고정 자성 층(270) 및 MgO의 유전체 층(280)을 포함하는 부분적 MTJ이다. 부분적 MTJ를 덮고 있는 것은 탄탈의 도전 층(290)이고 루테늄의 전극(295)이 이어진다. 시드 층(260)이 비정질이기 때문에, 고정 자성 층(270)과의 계면은 매끄러운 경향이 있다.

도 2의 각각의 구조에 인접한 것은 고정 자성 층 두께의 함수로서 각각의 스택에 대한 수직 자기 이방성을 나타내는 플롯이다. 설명된 바와 같이, 약 1.3 나노미터 정도의 고정 자성 층 두께의 경우, 고정 자성 층(270) 아래에 있는 비정질 시드 층을 포함하는 구조(250)는, 고정 자성 층(220) 아래에 있는 시드 층(210)이 결정질인 경우의 구조체(205)에 대한 그것의 효과적 수직 자기 이방성에 있어서 대략 2배 향상을 갖는다.

예를 들어, 도 1에 도시된 바와 같은 자기 터널 접합에서 사용되는, 자성 재료 층들 및 도전성 산화물 층을 포함하는 층들의 스택은, 메모리 비트 셀로서 제조하는데 사용될 수 있다. 도 3은 스핀 전달 토크 소자(305)를 포함하는 스핀 전달 토크 메모리 비트 셀(300)의 개략도를 설명한다.

도 3을 참고하면, 셀(305)은 예를 들어, 탄탈의 비정질 도전 층(310); 예를 들어, 루테늄의 제1 전극(320); 예를 들어, 탄탈의 도전 층(330); 예를 들어, 흑연 또는 금속 산화물의 시드 층(340); CoFeB의 고정 자성 층(350); MgO의 유전체 층(360); CoFeB의 자유 자성 층(370); 예를 들어, 탄탈의 도전 층(380); 및 예를 들어, 루테늄의 제2 전극(190)의 재료 스택을 포함한다.

일 실시예에서, 스핀 전달 토크 소자(305)는 수직 자기에 기초한다. 제1 전극(320)은 비트 라인(332)에 전기적으로 연결될 수 있다. 제2 전극(390)은 트랜지스터(334)와 결합될 수 있다. 트랜지스터(334)는 본 기술분야의 통상의 기술자에 이해되는 방식으로 워드 라인(336) 및 소스 라인(338)과 연결될 수 있다. 스핀 전달 토크 메모리 비트 셀(300)의 작동에 대해서, 본 기술분야의 통상의 기술자에 의해 이해된 것처럼, 스핀 전달 토크 메모리 비트 셀(300)은 추가적 판독 및 기입 회로(도시 생략), 센스 증폭기(도시 생략), 비트 라인 레퍼런스(도시 생략), 및 그와 유사한 것을 추가로 포함할 수 있다. 메모리 어레이(도시되지 않음)를 형성하기 위해 복수의 스핀 전달 토크 메모리 비트 셀(300)이 서로 동작 가능하게 연결될 수 있으며, 메모리 어레이는 비-휘발성 메모리 디바이스 내에 통합될 수 있다는 것을 이해해야 한다. 트랜지스터(334)는, 고정 자성 층 전극(316) 또는 자유 자성 층 전극(312)에 연결될 수 있지만 후자만 도시되었음이 이해될 것이다.

도 4는 일 실시예에 따른, 전자 시스템(400)의 블록도를 설명한다. 전자 시스템(400)은 예를 들어, 포터블 시스템, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서 및 연관된 메모리를 활용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(400)은 마이크로프로세서(402)(프로세서(404) 및 제어 유닛(406)을 가짐), 메모리 디바이스(408), 및 입력/출력 디바이스(410)를 포함할 수 있다(다양한 실시예들에서 전자 시스템(400)이 복수의 프로세서, 제어 유닛, 메모리 디바이스 유닛 및/또는 입력/출력 디바이스를 가질 수 있는 것으로 이해된다). 일 실시예에서, 전자 시스템(400)은 프로세서(404)에 의해 데이터에 대해 수행될 동작들뿐만 아니라, 프로세서(404), 메모리 디바이스(408), 및 입력/출력 디바이스(410) 사이의 다른 트랜잭션들을 정의하는 명령어들의 세트를 가진다. 제어 유닛(406)은 명령어들이 메모리 디바이스(408)로부터 검색되고(retrieved) 실행되게 하는 동작들의 세트를 순환함으로써 프로세서(404), 메모리 디바이스(408) 및 입력/출력 디바이스(410)의 동작들을 조정한다. 메모리 디바이스(408)는 상술한 바와 같은 메모리 비트 셀을 포함할 수 있다. 일 실시예에서, 메모리 디바이스(408)는 도 4에 도시된 바와 같이, 마이크로 프로세서(402)에 내장된다.

도 5는 하나 이상의 실시예들을 포함한 인터포저(500)를 설명한다. 인터포저(500)는 제2 기판(504)에 제1 기판(502)을 브리지하는데 사용되는 개재 기판이다. 제1 기판(502)은 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(504)은 예를 들어, 상술한 메모리 비트 셀들을 포함하는 메모리 모듈일 수 있다. 일반적으로, 인터포저(500)의 목적은, 더 넓은 피치로의 연결의 확장 또는 상이한 연결로의 연결의 재라우팅이다. 예를 들어, 인터포저(500)는 제2 기판(504)에 후속하여 결합될 수 있는 볼 그리드 어레이(BGA)(506)에 집적 회로 다이를 결합할 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(502/504)은 인터포저(500)의 대향 측에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(502/504)은 인터포저(500)의 동일 측에 부착된다. 그리고, 추가 실시예들에서, 3개 이상의 기판들은 인터포저(500)에 의해 상호 접속된다.

인터포저(500)는 에폭시 수지, 섬유유리 강화 에폭시 수지, 세라믹 재료, 또는 폴리머 재료, 예컨대 폴리이미드로 형성될 수 있다. 추가 구현예들에서, 인터포저는 실리콘, 게르마늄, 및 다른 III-V 족 및 IV 족 재료들과 같은, 반도체 기판에 사용하기 위해 상기 설명된 동일한 재료들을 포함할 수 있는 대안의 강성 또는 연성 재료들로 형성될 수 있다.

인터포저는 TSV(through-silicon vias)(512)를 포함하지만 이에 한정되지 않는 금속 인터커넥트(508) 및 비아(510)를 포함할 수 있다. 인터포저(500)는 수동 및 능동 디바이스 모두를 포함하는 임베디드 디바이스(514)를 추가로 포함할 수 있다. 그러한 디바이스들은 커패시터, 디커플링 커패시터, 저항기, 인덕터, 퓨즈, 다이오드, 변압기, 센서, 및 ESD(electrostatic discharge) 디바이스를 포함하지만, 이들에 한정되지 않는다. 라디오 주파수(RF) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서, 및 MEMS 디바이스와 같은 더 복잡한 디바이스들이 인터포저(500) 상에 또한 형성될 수 있다.

실시예들에 따르면, 본 명세서에 개시된 장치들과 프로세스들은 인터포저(500)의 제조에 사용될 수 있다.

도 6은 일 실시예에 따른 컴퓨팅 디바이스(600)를 설명한다. 컴퓨팅 디바이스(600)는 다수의 컴포넌트를 포함할 수 있다. 일 실시예에서, 이들 컴포넌트는 하나 이상의 마더보드에 부착된다. 대안의 실시예에서, 이들 컴포넌트는 마더보드보다는 단일의 SoC(system-on-a-chip) 다이 상에 제조된다. 컴퓨팅 디바이스(600) 내의 컴포넌트는 집적 회로 다이(602) 및 적어도 하나의 통신 칩(608)을 포함하지만, 이에 한정되지는 않는다. 일부 구현예에서, 통신 칩(608)은 집적 회로 다이(602)의 일부로서 제조된다. 집적 회로 다이(602)는, 고정 자성 층과 병치되고 접촉하는 비정질 도전성 시드 층의 재료 스택을 포함하는 전술한 바와 같은 셀을 포함하는 스핀 전달 토크 메모리에 의해 제공될 수 있는, 캐시 메모리로서 종종 사용되는 온-다이 메모리(606)뿐만 아니라 CPU(604)를 포함할 수 있다.

컴퓨팅 디바이스(600)는, 마더보드에 물리적으로 그리고 전기적으로 결합되거나 SoC 다이 내에 제조될 수도 있거나 그렇지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트는 휘발성 메모리(610)(예를 들어, 상술한 바와 같은 셀을 가진 STTM 또는 STTM-RAM), 비-휘발성 메모리(612)(예를 들어, ROM 또는 플래시 메모리), 그래픽 처리 유닛(614)(GPU), 디지털 신호 프로세서(616), 암호 프로세서(642)(하드웨어 내의 암호화 알고리즘을 실행하는 전문화된 프로세서), 칩셋(620), 안테나(622), 디스플레이 또는 터치스크린 디스플레이(624), 터치스크린 제어기(626), 배터리(628) 또는 다른 전력원, 전력 증폭기(도시 안됨), 글로벌 포지셔닝 시스템(GPS) 디바이스(644), 나침반(630), 모션 코프로세서 또는 센서(632)(가속도계, 자이로스코프, 및 나침반을 포함할 수 있음), 스피커(634), 카메라(636), 사용자 입력 디바이스(638)(키보드, 마우스, 스타일러스, 및 터치패드와 같은), 및 대용량 저장 디바이스(640)(하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다목적 디스크(DVD), 등과 같은)를 포함하지만 이에 한정되지는 않는다.

통신 칩(608)은 컴퓨팅 디바이스(600)로/로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사의 이용을 통하여 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널, 등을 설명하는데 이용될 수 있다. 이 용어는, 일부 실시예에서는 그렇지 않을 수도 있지만, 관련 디바이스가 어떠한 유선도 포함하지 않는다는 것을 함축하지는 않는다. 통신 칩(608)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만, 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(600)는 복수의 통신 칩(608)을 포함할 수 있다. 예를 들어, 제1 통신 칩(608)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(608)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신에 전용될 수 있다.

컴퓨팅 디바이스(600)의 프로세서(604)는 트랜지스터 또는 금속 인터커넥트와 같은, 하나 이상의 디바이스를 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.

통신 칩(608)은 또한 실시예들에 따라서 형성되는, 트랜지스터 또는 금속 인터커넥트와 같은, 하나 이상의 디바이스를 포함할 수 있다.

다양한 실시예들에서, 컴퓨팅 디바이스(600)는 랩톱 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플층, 또는 디지털 비디오 레코더일 수 있다. 추가 구현예에서, 컴퓨팅 디바이스(600)는 데이터를 처리하는 임의의 전자 디바이스일 수 있다.

예들

예 1은 자기 터널 접합을 위한 재료 층 스택인데, 이 재료 층 스택은 고정 자성 층; 유전체 층; 자유 자성 층; 및 비정질 전기적 도전성 시드 층을 포함하며, 유전체 층은 고정 자성 층과 자유 자성 층 사이에 배치되고 고정 자성 층은 유전체 층과 시드 층 사이에 배치된다.

예 2에서, 예 1의 재료 층 스택의 고정 자성 층은 코발트-철-붕소(CoFeB)를 포함한다.

예 3에서, 예 1의 재료 층 스택은 수직 자기 이방성을 갖는다.

예 4에서, 예 3의 고정 자성 층은 CoFeB 및 2 나노미터 미만의 두께를 포함한다.

예 5에서, 예 1의 재료 스택의 시드 층은 제1 재료 및 제2 재료를 포함한다.

예 6에서, 예 5의 제1 재료는 CoFeB를 포함하고 제2 재료는 제1 재료와 고정 자성 층 사이에 배치된 탄탈을 포함한다.

예 7에서, 예 1, 2, 3 또는 5 중 임의의 예의 재료 스택의 시드 층은 탄소를 포함한다.

예 8에서, 예 1, 2, 3 또는 5 중 임의의 예의 재료 스택의 시드 층은 금속 유리 재료를 포함한다.

예 9는 비정질 전기적 도전성 시드 층; 시드 층과 병치되고 접촉하는 고정 자성 층; 고정 자성 층과 자유 자성 층 사이에 배치된 유전체 층; 재료 스택의 제1 측에 배치된 제1 전극; 재료 스택의 제2 측에 배치된 제2 전극; 및 상부 전극과 하부 전극 중 하나에 결합된 트랜지스터 디바이스를 포함하는 재료 스택을 포함하는 비-휘발성 메모리 디바이스이다.

예 10에서, 예 9의 메모리 디바이스의 스택의 고정 자성 층은 코발트-철-붕소(CoFeB)를 포함한다.

예 11에서, 예 10의 메모리 디바이스의 스택은 수직 자기 이방성을 갖는다.

예 12에서, 예 11의 메모리 디바이스의 스택의 고정 자성 층은 2 나노미터 미만의 두께를 포함한다.

예 13에서, 예 9의 메모리 디바이스의 스택의 시드 층은 제1 재료 및 제2 재료를 포함한다.

예 14에서, 예 13의 메모리 디바이스의 제1 재료는 CoFeB를 포함하고 제2 재료는 제1 재료와 고정 자성 층 사이에 배치된 탄탈을 포함한다.

예 15에서, 예 9 또는 10 중 임의의 예의 메모리 디바이스의 스택의 시드 층은 탄소 또는 금속 유리 재료를 포함한다.

예 16에서, 예 9 또는 10 중 임의의 예의 메모리 디바이스의 재료 스택의 제2 측은 제1 측의 반대쪽에 있다.

예 17은 메모리 디바이스의 제1 전극 상에 비정질 시드 층을 형성하는 단계; 비정질 시드 층 상에 재료 층 스택을 형성하는 단계 - 재료 스택은 고정 자성 층과 자유 자성 층 사이에 배치된 유전체 층을 포함하고, 고정 자성 층은 시드 층과 접촉하여 병치됨 -; 및 재료 스택 상에 제2 전극을 형성하는 단계를 포함하는 방법이다.

예 18에서, 예 17의 본 방법에서의 스택은 수직 자기 이방성을 갖는다.

예 19에서, 예 18의 본 방법에서의 재료 스택을 형성하는 단계는 2 나노미터 미만의 두께로 고정 자성 층을 형성하는 단계를 포함한다.

예 20에서, 예 19의 본 방법에서의 고정 자성 층은 코발트-철-붕소(CoFeB)를 포함한다.

예 21에서, 비-휘발성 메모리 디바이스는 예 17-20의 방법들 중 임의의 방법에 의해 만들어진다.

예 22에서, 메모리 디바이스의 각각의 어레이는 예 17-20의 방법들 중 임의의 방법에 의해 만들어진다.

요약서에 기술되는 것을 포함하는, 예시된 구현예들의 상기 설명은, 본 발명을 개시된 정확한 형태들에 철저하게 되도록 하거나 이에 한정시키려는 의도는 아니다. 본 발명의 특정 구현예들 및 예들이 본 명세서에서 예시의 목적으로 설명되었지만, 관련 기술분야의 기술자들이라면 인식하는 바와 같이, 다양한 등가의 수정들이 본 발명의 범주 내에서 가능하다.

상기 상세한 설명을 고려하여 이러한 수정들이 본 발명에 이루어질 수 있다. 이하의 특허청구범위에서 사용된 용어들은, 본 발명을 명세서 및 특허청구범위에 개시된 특정 구현예들로 한정하는 것으로 해석되지 않아야 한다. 오히려, 본 발명의 범위는 전적으로, 확립된 청구항 해석의 원칙에 따라 해석되어야 하는, 이하의 청구항들에 의해 결정되어야 한다.

Claims

자기 터널 접합을 위한 재료 층 스택으로서,
고정 자성 층;
유전체 층;
자유 자성 층;
비정질 전기적 도전성 시드 층; 및
합성 반강자성체(SAF) 층
을 포함하고,
상기 유전체 층은 상기 고정 자성 층과 상기 자유 자성 층 사이에 배치되고 상기 고정 자성 층은 상기 유전체 층과 상기 시드 층 사이에 배치되고,
상기 비정질 전기적 도전성 시드 층은 상기 SAF 층 위에서 상기 SAF 층과 접촉하고, 상기 SAF 층은 상기 비정질 전기적 도전성 시드 층으로부터 분리되고 별개인, 재료 층 스택.
제1항에 있어서, 상기 고정 자성 층은 코발트-철-붕소(CoFeB)를 포함하는, 재료 층 스택.
제1항에 있어서, 상기 스택은 수직 자기 이방성을 갖는, 재료 층 스택.
제3항에 있어서, 상기 고정 자성 층은 CoFeB 및 2 나노미터 미만의 두께를 포함하는, 재료 층 스택.
제1항에 있어서, 상기 시드 층은 제1 재료 및 제2 재료를 포함하는, 재료 층 스택.
제5항에 있어서, 상기 제1 재료는 CoFeB를 포함하고 상기 제2 재료는 상기 제1 재료와 상기 고정 자성 층 사이에 배치된 탄탈을 포함하는, 재료 층 스택.
제1항에 있어서, 상기 시드 층은 탄소를 포함하는, 재료 층 스택.
제1항에 있어서, 상기 시드 층은 금속 유리 재료를 포함하는, 재료 층 스택.
비-휘발성 메모리 디바이스로서,
재료 스택
을 포함하고,
상기 재료 스택은,
비정질 전기적 도전성 시드 층;
상기 시드 층과 접촉하여 병치되는(juxtaposed) 고정 자성 층;
상기 고정 자성 층과 자유 자성 층 사이에 배치된 유전체 층;
합성 반강자성체(SAF) 층 - 상기 비정질 전기적 도전성 시드 층은 상기 SAF 층 위에서 상기 SAF 층과 접촉하고, 상기 SAF 층은 상기 비정질 전기적 도전성 시드 층으로부터 분리되고 별개임 -;
상기 재료 스택의 제1 측에 배치된 제1 전극;
상기 재료 스택의 제2 측에 배치된 제2 전극; 및
상기 제1 전극 또는 상기 제2 전극 중 하나에 결합된 트랜지스터 디바이스
를 포함하는, 비-휘발성 메모리 디바이스.
제9항에 있어서, 상기 고정 자성 층은 코발트-철-붕소(CoFeB)를 포함하는, 비-휘발성 메모리 디바이스.
제10항에 있어서, 상기 스택은 수직 자기 이방성을 갖는, 비-휘발성 메모리 디바이스.
제11항에 있어서, 상기 고정 자성 층은 2 나노미터 미만의 두께를 포함하는, 비-휘발성 메모리 디바이스.
제9항에 있어서, 상기 시드 층은 제1 재료 및 제2 재료를 포함하는, 비-휘발성 메모리 디바이스.
제13항에 있어서, 상기 제1 재료는 CoFeB를 포함하고 상기 제2 재료는 상기 제1 재료와 상기 고정 자성 층 사이에 배치된 탄탈을 포함하는, 비-휘발성 메모리 디바이스.
제9항에 있어서, 상기 시드 층은 탄소 또는 금속 유리 재료를 포함하는, 비-휘발성 메모리 디바이스.
제9항에 있어서, 상기 재료 스택의 상기 제2 측은 상기 제1 측의 반대쪽에 있는, 비-휘발성 메모리 디바이스.
방법으로서,
합성 반강자성체(SAF) 층 상에 상기 SAF 층과 직접 접촉하는 비정질 시드 층을 메모리 디바이스의 제1 전극 상에 형성하는 단계 - 상기 SAF 층은 상기 비정질 시드 층으로부터 분리되고 별개임 -;
상기 비정질 시드 층 상에 재료 층 스택을 형성하는 단계 - 상기 재료 층 스택은 고정 자성 층과 자유 자성 층 사이에 배치된 유전체 층을 포함하고, 상기 고정 자성 층은 상기 시드 층과 접촉하여 병치됨 -; 및
상기 재료 층 스택 상에 제2 전극을 형성하는 단계
를 포함하는, 방법.
제17항에 있어서, 상기 스택은 수직 자기 이방성을 갖는, 방법.
제18항에 있어서, 상기 재료 층 스택을 형성하는 단계는, 상기 고정 자성 층을 2 나노미터 미만의 두께로 형성하는 단계를 포함하는, 방법.
제19항에 있어서, 상기 고정 자성 층은 코발트-철-붕소(CoFeB)를 포함하는, 방법.
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