KR101497863B1 - 자기 메모리 장치용 자성층 제작 방법 - Google Patents

자기 메모리 장치용 자성층 제작 방법 Download PDF

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Abstract

스핀 분극되는 전류를 이용하여 메모리 셀에 대한 메모리 장치의 자기 영역의 헬리시티 및/또는 자화 방향을 제어 및 전환하기 위한 고속 저전력 방법이 개시된다. 본 발명의 자기 장치는, 고정 자기 헬리시티 및/또는 고정 자화 방향을 갖는 기준 자성층과, 변화가능한 자화 헬리시티 및/또는 자화 방향을 갖는 자유 자성층을 포함한다. 상기 자유 자성층 및 상기 기준 자성층은 비자성층에 의해 공간적으로 분리된다. 고정 자성층 및 자유 자성층은 층 법선에 대해 실질적으로 0이 아닌 각도의 자화 방향을 갖는다. 전류가 장치에 인가되어 잗치의 자기적 상태를 변경시키는 토크를 유도할 수 있고, 이는 정보 기입을 위한 자기 메모리로 작용할 수 있다. 장치의 자기적 상태에 의존하는 저항은, 장치에 저장된 정보를 판독하기 위해 측정된다.

Description

자기 메모리 장치용 자성층 제작 방법 {HIGH SPEED LOW POWER MAGNETIC DEVICES BASED ON CURRENT INDUCED SPIN-MOMENTUM TRANSFER}
본 발명은 일반적으로, 거대 자기저항(GMR) 장치와 같은 메모리 및 정보 처리 애플리케이션에 사용되는 자성 장치에 관한 것이다. 특히, 본 발명은 자화 방향 및 이러한 장치에서의 자성 영역의 헬리시티(helicity)를 제어 및 전환하는 데 스핀 분극 전류를 사용할 수 있는 고속 및 저전력 방법을 설명한다.
스핀-분극 전자의 흐름을 이용하는 자성 장치는 메모리 및 정보 처리 애플리케이션에 있어 흥미로운 요소다. 이러한 장치는 금속 또는 절연체와 같은 비자성 물질에 의해 분리되는 적어도 2개의 강자성 전극을 포함한다. 전극의 두께는 일반적으로 1nm 내지 50nm 범위 내에 있다. 비자성 물질이 금속일 경우, 이러한 타입의 장치는 거대 자기저항 또는 스핀-밸브 장치로 알려져 있다. 이러한 장치의 저항은 평행 배향 또는 반-평행 배향(즉, 자화가 평행선 상에서 나타나지만 반대 방향을 가리킴)인지와 같이, 자성 전극의 상대적 자화 배향에 따라 좌우된다. 일 전극은 일반적으로 피닝(pinning)되는 자화를 갖는다(즉, 타 전극에 비해 높은 보자력을 갖고, 자화 배향 변화를 위해 더 큰 자기장 또는 스핀-분극 전류를 필요로한다). 제 2 층은 자유 전극이라 알려져 있고, 그 자화 방향은 제 1 층에 비해 변경될 수 있다. 정보는 이러한 제 2 층의 배향에 저장될 수 있다. 예를 들어, "1" 또는 "0"은 층의 반-평행 정렬에 의해 표현될 수 있고, "0" 또는 "1"은 평행 정렬에 의해 표현될 수 있다. 장치 저항은 이 두 상태에 대해 다를 것이며, 따라서, 장치 저항은 "0"으로부터 "1"을 구분하는데 사용될 수 있다. 이러한 장치의 중요한 특징은, 파워가 오프일 때도 자기 하드 드라이브에서처럼 장치가 정보를 유지하기 때문에, 장치가 비휘발성 메모리라는 점이다. 자기 전극은 횡방향 크기가 서브-마이크로미터 수준일 수 있고, 자화 방향은 열 변동에 대해 여전히 안정할 수 있다.
종래의 자기 RAM(MRAM) 설계에서, 자기장은 자유 전극의 자화 방향을 전환하는데 사용된다. 이러한 자기장은 자극 근처의 전류 운반 와이어를 이용하여 생성된다. 와이어는 메모리 소자가 MRAM의 조밀 어레이로 구성되기 때문에 그 단면적이 작아야만 한다. 와이어로부터의 자기장이 긴 범위의 자기장을 발생시킴에 따라(자기장은 와이어의 중심으로부터의 거리의 역으로만 붕괴함), 어레이의 요소들 사이에 크로스토크(cross-talk)가 존재할 것이고, 일 장치는 타 장치로부터 자기장을 경험할 것이다. 이러한 크로스토크는 메모리의 밀도를 제한할 것이고, 메모리 작동시 에러를 야기할 것이다. 더욱이, 이러한 와이어에 의해 발생되는 자기장은 전극 위치에서 약 0.1 테슬라로 제한되며, 이는 장치 작동을 느리게 한다. 주요한 점은, 종래의 메모리 설계도 스토캐스틱 (무작위) 프로세스 또는 변동 필드를 이용하여 스위칭 이벤트를 개시한다는 것이며, 이는 내재적으로 느리고 신뢰도가 낮다(R.H. Koch et al, Phys. Rev Lett. 84, 5419 (2000) 참조).
미국특허공보 제5,695,864호 및 여러 다른 공보(가령, J. Slonckewski, Journal of Magnetism and Magnetic Materials 159, L1 (1996))에서, John Slonckewski는 자극의 자기 배향을 직접 변화시키는 데 스핀-분극 전류를 이용하는 메커니즘을 설명하였다. 제시되는 메커니즘에서, 유동 전자의 스핀 각운동량은 자기 영역의 배경 자화와 직접 상호작용한다. 이동하는 전자는 배경 자화에 대해 그 스핀-각운동량의 일부분을 전달하고, 이 영역에서의 자화에 대해 토크를 생성한다. 이러한 토크는 이 영역의 자화 방향을 변경시킬 수 있고, 자화 방향을 전환시킬 수 있다. 더욱이, 이러한 상호작용은 국부적인데, 이는 전류가 흐르는 영역에만 토크가 작용하기 때문이다. 그러나 제시되는 메커니즘은 순전히 이론적인 것이다.
Slonckewski의 특허는 자기 스위칭을 위한 스핀-운동량 전환을 이용하는 MRAM 장치를 설명한다. 그러나, 제시되는 장치는 느리고 변동하는 자기장 및 스토캐스틱 프로세스에 의존하여 자화 스위칭을 개시한다. 더욱이, 소자를 스위칭하는데 큰 전류 밀도가 요구된다. "래치 또는 로직 게이트"의 선호 실시예를 설명함에 있어서, Slonckewski는 상술한 바와 같이 "3개의 자석 F1, F2, F3의 선호 축이 모두 수직"(즉, 동일 방향 또는 배향)이라고 언급하고 있다. 동일 축에 대해 평행하다면 다른 배향도 가능하다. 아래 설명하는 바와 같이, 우리의 장치는 동일 축에 평행하지 않은 층 자화를 이용하며, 속도, 신뢰도, 및 전력 소모 측면에서 큰 장점을 갖는다.
Jonathan Sun의 미국특허공보 제6,256,223호는, 전류-유도 자기 스위칭을 이용하며 이러한 장치의 작동을 실험에서 보여주는, 장치를 또한 설명한다. 그러나, 제시되는 장치는 신뢰할 수 없었으며, 이는 장치 특성에 관해 일관성이 부족하였기 때문이었다. 더욱이, 자기 스위칭을 위한 추정된 시간 스케일이 높은 전류 밀도에서의 작동에 대해 50 nsec였다.
스핀-분극 전류의 작용 하에 고속의 신뢰가능한 작동을 나타내는 소자가 필요하다. 이는 자화 배향을 스위칭하기 위해 낮은 전력 및 낮은 임계 전류를 갖은 채로 작동하는 장치를 포함한다.
스핀-모멘텀 전달을 이용하는 종래 설계의 장치와 관련된 제한사항의 관점에서, 본 발명의 목적은 자기 메모리 또는 자기 정보 처리 장치에 대해 최적인 구조를 제공하는 것이다.
본 발명의 다른 목적은 동작 속도 측면에서 장점을 갖는 자기 장치를 제조하는 것이다.
본 발명의 추가적인 목적은 신뢰도 측면에서 장점을 갖는 자기 장치를 제조하는 것이다.
본 발명의 추가적인 목적은 낮은 동작 전력을 요구하는 자기 장치를 제조하는 것이다.
본 발명의 추가적인 목적은 저장된 정보의 안정성 측면에서 장점을 갖는 자기 장치를 제조하는 것이다.
본 발명의 추가적인 목적은 큰 판독 신호를 갖는 자기 장치를 제조하는 것이다.
본 발명의 이러한 목적 및 추가적인 목적들은 층 자화 방향이 동일 축을 따라 놓이지 않도록 자성층들을 이용하는 장치에 의해 달성된다. 예를 들어 일 실시예에서, 2개의 자기 영역은 서로 직교하는 자화를 갖는다.
본 발명은 전류가 흐를 수 있는 비자성층과 강자성층으로 구성되는 자기 장치다. 자기 장치는 고정 자화 방향을 갖는 제 1 강자성층과, 전류 인가에 따라 자유롭게 회전하는 자화를 갖는, 비자성 영역에 의해 제 1 강자성층으로부터 분리된, 제 2 강자성층으로 구성된다. 비자성층에 의해 타층과 분리되는 제 3 강자성층은 고정 자화 방향을 갖고, 자유 강자성층의 자화 방향을 판독하는데 사용될 수 있다. 강자성층의 자화 방향은 동일 축을 따르지 않는다. 선호되는 일 실시예에서, 제 1 고정 강자성층의 자화 방향은 이 층의 평면에 수직이고, 자유 강자성층의 자화 방향은 층의 평면 내에 있다. 상술한 바와 같이, 층간 전류 흐름은 고정 자화층으로부터 자유 자화층으로 스핀-각운동량을 전달하고, 자유층의 자화에 대한 토크를 생성한다. 토크는 고정층 및 자유층의 자화 방향의 트리플 벡터적에 비례하고, 전류의 스핀 분극과 전류에 의존하는 비례 요인을 갖는다. 고정 및 자유층의 자화 방향이 직교할 때 큰 토크가 생성된다.
자유 자성층의 자화 방향에 작용하는, 이와 같이 큰 토크는 자유 자성층의 자화를 층 평면 바깥으로 회전시킨다. 자유 자성층의 두께가 폭 및 길이 치수보다 작기 때문에, 층 평면 바깥으로의 자유 자성층의 자화 회전은 큰 자기장인 탈-자장(demagnetizing field)을 생성하고, 이는 층 평면에 수직이다.
이러한 탈자장에 의해 자유 자성층의 자화 벡터가 세차운동한다(즉, 자화 방향이 탈자장의 방향 주위로 회전한다). 탈자장은 세차운동 속도를 또한 결정한다. 큰 탈자장은 높은 세차운동 속도로 나타나고, 이는 고속 자기 스위칭을 위해 최적의 조건이다. 이러한 자기 장치의 장점은, 임의적으로 변동하는 힘이나 필드가 층의 자기적 응답을 개시하거나 제어하는데 필요하지 않다는 것이다.
본 발명의 추가적 형태는 고정 자기 헬리시티 및/또는 고정 자화 방향을 갖는 기준 자성층과, 변화가능한 자화 헬리시티를 갖는 적어도 하나의 자화 벡터를 구비한 자유 자성층과, 상기 자유 자성층 및 상기 기준 자성층을 공간적으로 분리시키는 비자성층을 포함하는 자기 장치를 제공한다. 자유 자성층의 자화 헬리시티는 전류 유도 스핀-모멘텀 전달을 이용하여 변경될 수 있다. 선호 실시예에서, 장치는 실질적으로 링 형상의 구조를 갖고, 기준 자성층은 기준층 평면에 수직인 고정 자화 및 기준층에 실질적으로 수직인 용이축을 포함한다. 대안으로서, 기준층은 기준층에 실질적으로 수직인 용이축과, 링-형상 구조 주위로 실질적으로 시계 방향 또는 반-시계 방향인 자기 헬리시티를 포함한다.
도 1은 본 발명에 따른 자기 장치의 도면이다.
도 2A-2E는 도 3A에 도시되는 바와 같이 펄스 전류 인가 중 도 1의 전자 장치의 자화 벡터 및 반자기장을 도시하는 자유 자성층의 도면이다.
도 3A는 자기 장치에 공급될 수 있는 전류 파형의 도면이다.
도 3B는 자기 장치에 인가될 수 있는 교번 전류 파형의 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀의 도면이다.
도 5A-5E는 도 4의 메모리 셀의 자화 벡터 및 반자기장을 도시하는 자유 자성층의 도면이다.
도 6A는 쓰기 작업 중 도 4의 메모리 셀에 인가될 수 있는 전류 파형의 도면이다.
도 6B는 도 6A에 도시되는 펄스 전류가 인가되기 전/후 읽기 작업 중 메모리 셀로부터 측정되는 저항의 도면이다.
도 7은 4-상태 메모리 셀의 자유 자성층의 도면이다.
도 8은 자기 장치에 인가되는 전류 파형의 일례의 도면이다.
도 9는 도 8에 도시되는 펄스 전류의 인가 중/후 자유 자성층의 자화 성분의 도면이다.
도 10은 쓰기 작업 중 자유 자성층에 어떤 전류도 흐르지 않는, 본 발명의 일 실시예에 따른 메모리 셀의 도면이다.
도 11은 본 발명에 따른 환형 자기 장치의 도면이다.
도 12는 본 발명의 일 실시예에 따른 환형 메모리 셀의 도면이다.
도 13은 분리된 읽기 및 쓰기 접촉부가 제공되는, 본 발명의 추가적 실시예에 따른 환형 메모리 셀의 도면이다.
도 14A-D는 본 발명의 실시예에 따른, 가변 길이의 펄스 전류에 대한 자기 장치의 저항의 응답을 나타내는 도면이다.
도 15A-D는 수직인 층에 대해 실질적으로 0이 아닌 각도로 배향되는, 고정층(pinned layer) 또는 자유층 자화를 갖는 자기 장치의 도면이다.
도 16은 수직 층에 대해 실질적으로 0이 아닌 각도로 배향되는 자화를 갖는 자성층을 제작하는 방법의 도면이다.
도 17A는 일정 새들 구조(constant saddle configuration)를 갖는 환형 자기 장치의 자화 방향의 도면이다.
도 17B-C는 인스탄톤 새들 구조(instanton saddle configuration)를 갖는 환형 자기 장치의 자화 방향의 도면이다.
도 18은 가변 링 두께에 대한 링 반경의 함수로 환형 자기 장치의 자화 역전에 대한 장벽 에너지를 나타내는 도면이다.
도 19는 일정 및 인스탄톤 새들 영역에서 링 크기의 함수로 환형 자기 장치의 성능지수를 나타내는 도면이다.
도 20은 본 발명의 실시예에 따른 환형 자기 장치로부터 구성되는 메모리 구조의 도면이다.
기본 자기 장치의 구조
기본 개념을 설명하기 위해, 도 1은 고정 자화 방향을 갖는 고정 자성층 FM1 및 자유 자화 방향을 갖는 자유 자성층 FM2를 포함하는 다층, 필라-형상 자기 장치를 도시한다.
Figure 112013081477858-pat00001
은 고정 자성층 FM1의 자화 벡터이고,
Figure 112013081477858-pat00002
는 자유 자성층 FM2의 자화 벡터다. 고정 자성층 FM1은 스핀 각운동량의 소스로 작용한다.
고정 자성층 FM1 및 자유 자성층 FM2는 2개의 층 FM1 및 FM2를 공간적으로 분리시키는 제 1 비자성층 N1에 의해 분리되어, 상호적인 자기 상호작용이 최소화된다. 필라-형상 자기 장치는 통상적으로 나노미터 수준의 크기를 갖는다(예를 들어, 횡방향으로 대략 200nm 미만일 수 있다).
자유 자성층 FM2는 본질적으로, 2개의 추가층(고정 자성층 FM1 및 비자성층 N1)을 갖는 필라-형상 자기 장치에 매립된 자성 박막 요소다. 층 두께는 일반적으로 대략 1 nm 내지 50nm다.
이러한 필라-형상 자기 장치는 서브-마이크로미터 스텐실 마스크를 통한 스퍼터링, 고온, 및 전자-빔 이배포레이션을 포함하는 여러가지 수단에 의해 적층된 층들의 시퀀스로 제조될 수 있다. 이러한 자기 장치는 스퍼터링, 고온, 및 전자-빔 이배포레이션을 이용하여 스택 시퀀스로 또한 제작될 수 있어서, 다층 필름 형성에 이어, 다른 반도성 또는 절연성 웨이퍼의 실리콘의 물질과 같이, 기판 표면 상에 필라-형상 자기 장치를 남기도록 물질을 제거하는 삭감형 나노제작 프로세스가 이루어진다.
강자성층 물질의 예로는 Fe, Co, Ni, 및 이 원소들의 합금(가령, Ni1 - xFex), 상온에서 강자성체 형태로 배열되는 조성을 갖는 비자성 금속(Cu, Pd, Pt, NiMnSb)과 이러한 강자성 물질 금속과의 합금, 전도성 물질, 및 전도성 자기 옥사이드(가령, CrO2, Fe3O4), 등이 있다. 비자성층의 경우에, 물질은 Cu, Cr, Au, Ag, Al을 포함하지만, 이에 제한되지 않는다. 비자성층의 주 요건은 층 두께보다 작은 짧은 길이 스케일의 전자 스핀 방향의 산란이 없는 것이다.
전류 소스가 고정 자성층 FM1 및 자유 자성층 FM2에 연결되어 전류 I가 필라 장치를 가로지를 수 있다.
자기 스위치 방법
전류 I가 고정 자성층 FM1으로부터 장치의 다양한 층을 통해 제 1 비자성층 N1에 이어 자유 자성층 FM2까지 흐르도록, 전류 I가 필라-형상 자기 장치에 인가된다. 인가된 전류 I는 고정 자성층 FM1으로부터 자유 자성층 FM2까지 각 운동량을 전달하게 된다. 상술한 바와 같이, 일 자기 영역으로부터 다른 자기 영역으로 각 운동량의 전달은 토크를 생성할 수 있다.
도 2A-2E는 도 1에 도시되는 자기 장치를 이용한 자기 스위칭 방법의 단계들을 도시한다. 도 2A-2E는 자유 자성층 FM2와, 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00003
만을 도시한다. 도 2A는 전류 I가 공급되기 전에 자유 자성층 FM2의 초기 상태를 도시한다.
도 2B-2D에 도시되는 바와 같이, 도 3A 및 3B에 도시되는 형태일 수 있는 전류 I를 인가하면, 고정 자성층 FM1으로부터 자유 자성층 FM2로 각운동량이 전달된다. 고정 자성층 FM1으로부터 자유 자성층 FM2로의 각운동량 전달은 자유 자성층 FM2의 자기 모멘트에 대해 토크
Figure 112013081477858-pat00004
를 생성한다.
자유층의 단위 자화당 토크
Figure 112013081477858-pat00005
는 트리플 벡터적
Figure 112013081477858-pat00006
에 비례하고,
Figure 112013081477858-pat00007
는 자유 자성층 FM2의 자기 모멘트 방향의 단위 벡터이고,
Figure 112013081477858-pat00008
은 고정 자성층 FM1의 자기 모멘트 방향의 단위 벡터다. 전인자(prefactor) a1은 전류 I, 전류 I의 스핀-분극 P, 그리고, 자유 및 고정 자성층 간의 각도의 코사인 cos(θ)에 좌우된다(
Figure 112013081477858-pat00009
).
Figure 112013081477858-pat00010
는 감소된 플랑크 상수이고, g는 스핀 분극 P와 cos(θ)의 함수이며, M은 자유층의 자화 밀도, e는 전자의 전하, 그리고, V는 자유층의 부피다(J. Slonczewski, Journal of Magnetism and Magnetic Materails 159, L1 (1996) 참조). 따라서, 고정 자성층 FM1 및 자유 자성층 FM2의 자기 모멘트가 수직일 때 큰 토크
Figure 112013081477858-pat00011
가 생성된다.
자유 자성층 FM2의 자기 모멘트 상에 작용하는 토크
Figure 112013081477858-pat00012
는 자유 자성층 FM2의 자화를 야기하여 층 평면으로부터 회전하게 된다. 자유 자성층 FM2의 두께가 자유 자성층 FM2의 폭 및 길이 치수보다 작기 때문에, 층 평면을 벗어나는 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00013
의 회전은 층 평면에 수직인 큰 자기장인 반자기장(demagnetizing field)을 생성한다.
이러한 반자기장은 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00014
를 세차운동시킨다(즉, 자화 방향이 자기장 축 주위로 회전하도록 자화 벡터
Figure 112013081477858-pat00015
를 이동시킨다). 반자기장은 세차 운동 속도를 또한 결정한다. 큰 반자기장은 매우 높은 세차 운동 속도로 나타나고, 이는 고속 자기 스위칭을 위한 최적 조건이다.
따라서, 고속 자기 스위칭을 위한 자기 메모리 장치의 최적 구성에서, 고정 자성층 FM1의 자기 모멘트는 자유 자성층 FM2의 평면에 수직이고, 자유 자성층 FM2의 자기 모멘트는 박층의 필라 축에 수직이며, 자유 자성층 FM2의 평면 내에 놓인다.
도 2E는 자기 스위칭 프로세스가 완료된 후 자유 자성층 FM2를 도시한다. 도 2A 및 2E에 도시되는 바와 같이, 자기 스위칭 프로세스는 180도 회전에 의해 방향을 역전시킴으로써 자유 자기장 FM2의 자화 벡터
Figure 112013081477858-pat00016
를 전환할 수 있다.
도 3A 및 3B는 자기 장치에 인가될 수 있는 두 가지 형태의 전류 입력을 도시한다. 도 3A에 도시되는 전류 입력은 짧은 지속시간의 2개의 전류 펄스(즉, 제 1 양전류 펄스에 이은 제 2 음전류 펄스)로 구성된다. 이러한 형태의 전류 입력으로, "1" 또는 "0"을 쓰게 된다. 대안으로서, 두 전류 펄스가 반대 극성을 갖기만 한다면, 제 1 전류 펄스가 음이고 제 2 전류 펄스가 양일 수 있다. 두 경우 모두에, 자기 비트의 상태는 "1"에서 "0"으로, 또는, "0"에서 "1"로 변경될 것이다(즉, 최종 상태는 비트의 초기 상태에 상보적일 것이다). 도 3A에 도시되는 전류 입력은 도 2A-2E에 도시되는 자기 스위칭 방법에 사용된다. 2개의 전류 펄스로 형성되는 전류 입력을 이용하면, 더 빠른 자기 스위칭 프로세스를 얻을 수 있다.
제 1 전류 펄스는 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00017
의 세차 운동을 개시한다. 제 1 전류 펄스 완료 이후, 제 2 전류 펄스가 인가되어 요망 상태에서 세차 운동을 정지시킨다.
제 2 전류 펄스는 장치의 작동에 본질적인 것이 아니지만, 더 높은 속도의 스위칭을 가능하게 한다. 예를 들어, 도 3B에 도시되는 전류 입력은 단일 양전류 펄스로 구성된다. 대안으로서, 단일 음전류 펄스가 자기 장치에 또한 인가될 수 있다.
여러 종류의 전류 펄스가 FM2를 전환함을 시뮬레이션이 보여준다. 따라서, 장치 작동은 도 3에 도시되는 전류 펄스만으로 제한되지 않는다.
메모리 셀 구조
상술한 자기 장치는 자기 메모리를 구성하는 메모리 셀의 어레이에 포함시키기 위해 메모리 셀 내로 통합될 수 있다. 도 4에 도시되는 일 실시예에 따르면, 본 발명의 자기 장치는, 메모리 셀로 구현될 때, 고정 자화 방향을 갖는 고정 자성층 FM1과, 자유 자화 방향을 갖는 자유 자성층 FM2와, 고정 자화 방향을 갖는 판독 자성층 FM3를 갖는 필라-형상 다층 장치다.
Figure 112013081477858-pat00018
은 고정 자성층 FM1의 자화 벡터이고,
Figure 112013081477858-pat00019
는 자유 자성층 FM2의 자화 벡터이며,
Figure 112013081477858-pat00020
는 판독 자성층 FM3의 자화 벡터다.
고정 자성층 FM1 및 자유 자성층 FM2는 2개의 층 FM1 및 FM2를 공간적으로 분리시키는 제 1 비자성층 N1에 의해 분리되어, 자기적 상호작용이 최소화된다. 자유 자성층 FM2 및 판독 자성층 FM3는 2개의 층 FM2 및 FM3를 공간적으로 분리시키는 제 2 비자성층 N2에 의해 분리되어, 자기적 상호작용이 최소화된다. 필라-형상 자기 장치는 일반적으로 나노미터 수준의 크기를 갖는다(가령, 대략 200nm 미만일 수 있다).
전류 소스는 고정 자성층 FM1 및 판독 자성층 FM3에 연결되어, 전류 I가 필라 장치를 가로지를 수 있다. 고정 자성층 FM1 및 판독 자성층 FM3에 전압계가 연결되어, 자기 장치의 저항을 측정하여 메모리 셀의 논리 콘텐트를 읽을 수 있다.
정보 쓰기 방법
자기 스위칭 프로세스는 메모리 셀에 정보가 기록될 때 사용된다. 메모리 셀에 정보의 논리 비트를 저장하기 위해, 메모리 셀 내부의 자화 벡터의 자화 방향은 "0" 및 "1"의 논리 값을 코딩하기 위해 두가지 가능한 배향 중 하나로 설정된다. 이러한 자기 장치는, 메모리 셀로 구현될 때, 정보 비트를 저장하기 위해 앞서 설명한 자기 스위칭 방법을 이용한다. 자기 장치의 논리 값을 변경하기 위해 전류 펄스가 인가된다. 도 4에 도시되는 자기 메모리 장치는 1 비트의 정보를 저장하는 데, 이는 자유 자성층 FM2가 2개의 안정한 자기 상태를 갖는 단일 자화 벡터
Figure 112013081477858-pat00021
를 갖기 때문이다.
전류 I가 필라-형상 자기 메모리 장치에 인가되어, 전류 I가 고정 자성층 FM1으로부터 자기 메모리 장치의 다양한 층들을 통해 판독 자성층 FM3로 흐른다. 인가된 전류 I는 고정 자성층 FM1으로부터 자유 자성층 FM2로 각 운동량을 전달하게 된다.
도 5A-5E는 도 4에 도시되는 자기 메모리 장치를 이용하여 정보를 기록하는 방법의 단계들을 도시하며, 도 5A-5E는 편의상, 자유 자성층 FM2 및 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00022
만을 도시한다. 도 5A는 전류 I가 인가되기 전 자유 자성층 FM2의 초기 상태를 도시한다.
도 5B-5D에 도시되는 바와 같이, 도 3A 및 3B에 도시되는 바와 같은 형태일 수 있는 전류 I를 인가하면, 고정 자성층 FM1으로부터 자유 자성층 FM2로 각 운동량이 전달된다. 도 2A-2E 및 5A-5E는 자기 장치에 전류를 인가한 결과로 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00023
의 배향이 변화함을 도시한다.
도 6A는 도 4에 도시되는 자기 메모리 장치에 인가되는 전류 입력의 형태를 도시한다. 도 6A의 전류 입력은 짧은 지속시간의 2개의 전류 펄스, 즉, 제 1 양전류 펄스에 이은 제 2 음전류 펄스를 포함하며, 그 결과 "1" 또는 "0"을 쓰게 된다. 대안으로서, 2개의 전류 펄스가 반대 극성을 갖기만 한다면 제 1 전류 펄스가 음전류, 제 2 전류 펄스가 양전류일 수 있다. 두 경우 모두에, 자기 비트의 상태는 "1"에서 "0"으로, 또는, "0"에서 "1"로 변화할 것이다(즉, 최종 상태는 비트의 초기 상태의 상보형일 것이다).
제 1 전류 펄스는 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00024
의 세차운동을 개시한다. 제 1 전류 펄스 완료 후, 제 2 전류 펄스가 인가되어 요망 상태에서 세차 운동을 정지시킨다. 본 발명의 자기 메모리 장치의 본 실시예의 경우에, 세차운동은 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00025
의 180도 회전이 달성될 때 중지된다.
도 6B는, 전류 펄스에 사용되는 것보다 훨씬 적은 전류 강도를 갖는 작은 전류를 인가할 때, 도 4에 도시되는 자기 메모리 장치에 연결된 전압계에 의해 측정되는, 장치의 대응 저항의 예를 도시한다. 저항은 도 6A의 전류 펄스가 장치에 인가된 후 증가한다. (제 1 양전류 펄스 이전의) 도 5A에 도시되는 초기 상태에서, 저항은 일정한 낮은 값을 갖는다. 도 5E에 도시되는 최종 상태에서, 저항은 일정한 높은 값을 갖는다.
따라서, 도 5A 및 5E에 도시되는 상태들은 초기 상태의 "0"의 논리 값과, 최종 상태의 "1"의 논리 값에 각각 대응한다. 도 5E에 도시되는 최종 상태에서 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00026
는 도 5A에 도시되는 초기 상태의 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00027
와는 반대 방향이다.
자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00028
를 전환하는데 사용되는 전류 펄스는 안정한 상태들 사이에서 자화 벡터
Figure 112013081477858-pat00029
를 전환하기 위해 요구되는 최소 펄스 지속시간을 가질 수 있다. 그러나, 일반적으로 최대 펄스 지속시간은 없다(즉, 인가된 펄스 지속시간이 최소값을 얼마나 넘는 지에 관계없이, 최소 펄스 지속시간동안 인가되기만 한다면 전류 펄스는 안정한 상태 사이에서 자화 벡터
Figure 112013081477858-pat00030
의 상태를 전환할 것이다. 도 14A 및 14B는 양의 극성의 펄스에 대해 이 현상을 보여준다. 도 14A는 스위칭을 위한 최소 펄스 지속시간 Δtmin이 보장되는 한 인가되는, 그리고, 점선으로 표시되는 가변적인 추가 시간 길이동안 인가되는 전류 펄스를 도시한다. 도 14B는 도 14A의 펄스에 따른, 시간에 대한 장치의 저항을 그래프화한다. 이 도면들은 펄스가 적어도 Δtmin동안 인가되는 한, 추가적인 가변 길이 펄스 주기의 길이에 관계없이, 장치가 최초의 저저항 안정 상태로부터 최종적인 고저항 안정 상태로 전환될 것임을 보여준다. 도 14C 및 14D는 고저항 상태로부터 저저항 상태로 장치 저항을 전환하는, 음극성 펄스에 대해 이러한 현상을 도시한다. 당 업자라면 고에서 저로, 그리고 저에서 고로, 장치 저항을 변경시키는데 사용되는 펄스가 서로 반대 극성을 갖는 한, 고에서 저로 또는 저에서 고로 장치 저항을 전환시키는데 사용되는 펄스의 절대 극성이 중요치 않음을 인지할 수 있을 것이다. 따라서, "양극성"의 펄스가 고에서 저로 저항을 전환하는데 사용될 수 있고, "음극성"의 펄스가 저에서 고로 저항을 전환하는데 사용될 수 있다.
전류 펄스의 필요한 진폭은 미소자기학의 방정식(앞서 설명한 스핀-전달 토크를 포함한 Landau-Lifzshitz Gilbert 방정식, 가령, B. Oezyilmaz et al, Phys. Rev. Lett. 91, 067203 (2003) 참조 )을 이용한 수치 모델링에 의해 추정될 수 있다. M=1400 emu/cm3의 자화 밀도, 0.01의 Gilbert 댐핑 파라미터 α, P=0.4의 전류 스핀-분극, 1000 kOe의 동평면 단축 이방성 필드를 갖는 Co로 자유층이 구성될 수 있다(이 경우에, 동평면 단축 이방성 상수 K는 K = 7 x 105 erg/cm3다). 이러한 추정을 위해, Co 자유층의 두께는 3nm이고, 횡방향 치수는 60nm x 60nm다. 5mA의 진폭의 전류 펄스는 층을 전환하는데 충분한 것 이상임을 확인하였다. 장치를 전환하는데 필요한 전류는 Co 자유층의 크기를 감소시킴으로써, 전류의 스핀-분극을 증가시킴으로써(가령, 높은 수준의 스핀-분극을 갖는 고정층을 이용함으로써), 그리고, 동평면 이방성을 감소시키거나 Gilbert 댐핑을 감소시킴으로써, 감소된다. 이러한 전류 진폭의 경우에, 장치 전환을 위해 35 psec 펄스면 충분하다.
5오옴의 장치 저항으로, 에너지 소산은 5 x 10-15J이다. 이러한 에너지 소산 값은 고정층 및 자유층 자화가 동일 축을 따라 초기에 정렬될 때 스핀-분극 전류로 자기 장치를 전환하는데 필요한 에너지에 비교될 수 있다. 최근의 실험에 따르면, 이는 5오옴의 저항을 갖는 장치에 대략 10nm 동안 대략 10mA의 전류가 인가되어야 한다(R. H. Koch et al. Phys. Rev. Lett. 92. 088302 (2004)). 소산되는 에너지는 따라서 5 x 10-12 J이다. 따라서, 우리의 장치에서의 전력 요건이 매우 작다. 더욱이, 펄스가 매우 짧게만 존재하기 때문에, 1A/cm2의 큰 전류 밀도에도 불구하고, 어떤 일렉트로마이그레이션(electromigration)도 예상되지 않는다. 더욱이, 우리는 장치 손상없이 예상되는 주기(대략 1분)동안 이 값보다 5배 큰 전류 밀도에서 이러한 장치를 작동하였다(B. Oezyilmaz et al, Phys. Rev. Lett. 91, 067203 (2003)).
정보 읽기 방법
판독 자성층 FM3는 자기 메모리 장치의 가장 간단한 구현예에서 요구된다. 판독 자성층 FM3는 고정 자화 방향을 갖는 자화 벡터
Figure 112013081477858-pat00031
를 갖는다. 판독 자성층 FM3의 자화 벡터
Figure 112013081477858-pat00032
는 다수의 방식으로 고정될 수 있다. 예를 들어, 판독 자성층 FM3는 교환 바이어스 현상을 이용하기 위해 반강자성층에 인접하여 배치되거나, 두껍거나 높은 이방성 자성 물질로 형성될 수 있다. 교환 바이어싱 현상에서, 반자성층과 강자성층 사이의 결합과 반강자성층의 큰 자기적 이방성으로 인해, 자화 방향 변경에 더 큰 자기장 및 전류가 요구되도록 강자성층을 경화시키게 된다.
자기 메모리 장치의 저항은 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00033
및 판독 자성층 FM3의 자화 벡터
Figure 112013081477858-pat00034
의 상대적 배향에 매우 민감하다. 자기 메모리 장치의 저항은, 자유 자성층 FM2 및 판독층 FM3의 자화 벡터
Figure 112013081477858-pat00035
및
Figure 112013081477858-pat00036
가 반-평행 정렬 상태일 때 가장 높다. 자기 장치의 저항은 층 FM2 및 FM3의 자화 벡터
Figure 112013081477858-pat00037
및
Figure 112013081477858-pat00038
가 평행 정렬 상태일 때 가장 낮다. 따라서, 간단한 저항 측정으로 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00039
의 배향을 결정할 수 있다.
판독 자성층 FM3의 자화 벡터
Figure 112013081477858-pat00040
의 고정 배향은, 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00041
의 배향에 따라, 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00042
와 평행 정렬 상태 또는 반-평행 정렬 상태로 놓이도록 설정된다. 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00043
의 배향이 180도 회전할 수 있도록 전환되기 때문에, 자유 자성층 FM2 및 판독층 FM3의 자화 벡터
Figure 112013081477858-pat00044
및
Figure 112013081477858-pat00045
는 반-평행 또는 평행 정렬 상태여야만 한다.
복수 비트의 정보 저장
도 4에 도시되는 자기 메모리 장치는 2개의 안정한 자기 상태를 갖고, 1 비트의 정보를 저장할 수 있다. 본 발명의 다른 실시예에 따르면, 복수 비트의 정보를 저장하도록 자기 메모리 장치가 구성될 수 있다. 도 7은 4개의 안정한 자기 상태를 갖는 자유 자성층 FM2의 일례를 도시한다. 4개의 안정한 자기 상태를 갖는 자유 자성층 FM2를 포함하는 자기 메모리 장치는 2비트의 정보를 저장할 수 있다. 본 실시예에서, 180도 대신 90도씩 다른 방향들 사이에서 자화를 전환하기 위해 전류 펄스가 인가된다. 이는 다른 형태의 전류 펄스에 의해 달성될 수 있다. 예를 들어, 전류 펄스의 진폭이 작거나 지속시간이 짧을 수 있다(둘 모두 포함 가능). 판독층(FM3)은 그 후 정렬되어 4개의 자화 상태 각각이 서로 다른 저항을 갖게 된다. 이는 판독층 자화가 4개의 상태 중 임의의 상태에 대해 평행하거나 45도 각도를 가리키는 동평면 성분을 갖지 않을 것을 요구한다.
예
자기 장치의 작동은 스핀-전달 토크를 포함하는 Landau-Lifzshitz Gilbert 방정식을 이용하여 시뮬레이션되었다.
도 8은 초기 시간 t=0에서 시작되고 t=30 피코초에서 종료되는, 자기 메모리 장치에 인가되는 전류 입력의 진폭을 도시한다. 이러한 전류 입력은 도 3A 및 6A에 도시되는 전류 입력과 유사한 2개의 전류 펄스를 포함한다.
16-피코초 양전류 펄스가 자기 메모리 장치에 인가되어 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00046
의 세차운동을 개시하게 한다. 이러한 16-피코초 전류 펄스 이후에, 14-피코초 음전류 펄스가 자기 메모리 장치에 인가되어 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00047
의 세차운동을 정지시켜서, 요망 상태의 자화 벡터
Figure 112013081477858-pat00048
를 얻는다. 자기 메모리 장치의 경우, 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00049
의 180도 회전 달성 후 세차운동이 정지된다.
도 9는 도 2B 및 5B에 도시되는 x 방향 및 y 방향으로 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00050
의 자화 성분 mx 및 my를 도시한다. 자화 성분 mx 및 my는 도 8에 도시되는 전류 입력의 인가 중 및 인가 후 측정된다. 도 9는 도 5A에 대응하는 초기 상태로부터 도 5E에 대응하는 최종 상태로 180도 역전된 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00051
를 도시한다. 자화 성분(mx, my)은 본 발명에 의해 도시되는 바와 같이, (-1,0) 내지 (1,0) 사이를 전환할 수 있다.
장점
본 발명의 고속 저전력 자기 장치는 읽기 및 쓰기 작업 또는 로직 연산에 대해서만 에너지를 이용한다. 여자되지 않을 때, 정보는 주목할만한 손실없이 저장된다. 따라서, 본 발명의 자기 장치는, 메모리 셀로 구현될 때, 비휘발성 메모리로 사용될 수 있다.
본 발명의 자기 장치에 의해 제공되는 비휘발성 메모리는 컴퓨터 및 휴대형 전자 장치에서와 같이 많은 애플리케이션에 적합하다. 특히, 본 발명의 고속 저전력 자기 장치는 여러가지 장점을 제공한다. 본 발명의 고속 저전력 자기 장치의 성능은 비휘발성 메모리와, 종래의 자기 RAM(MRAM) 및 강자성 RAM(FRAM)과 같은 다른 타입의 비휘발성 RAM과 긍정적으로 비교된다.
전류-유도 토크는 여자되는, 즉, 전류가 공급되는 자기 장치에만 작용한다. 따라서, 복수의 자기 장치가 자기 메모리에서와 같이 어레이로 배열될 때, 자기 요소 근처에서 작은 전류를 운반하는 와이어에 의해 생성되는 자기장을 이용함으로써 자기 스위칭이 달성되는 종래의 자기 메모리와는 달리, 전류-유도 스핀은 어레이 내 인접 요소들 간에 와류 상호작용("크로스토크")를 생성하지 않는다.
본 발명에 의해 제공되는 전류 유도 토크에 의한 자기 스위칭 방법은 층의 자화 방향을 전환하기 위해 자기장을 이용하는 종래의 방법보다 빠르다. 본 발명의 읽기 및 쓰기 작업은 서브-나노초 시간 스케일로 완성될 수 있다. 종래의 자기 하드 드라이브는, 종래의 하드 드라이브가 밀리초 수준의 데이터 액세스 시간을 갖기 때문에, 본 발명의 자기 메모리에 비해 매우 느리다.
본 발명에 의해 제공되는 전류 유도 토크에 의한 자기 스위칭 방법은 저전력을 요구한다. 이는 휴대형 전자 장치에 사용할 때 특히 장점이 된다.
본 발명에 의해 제공되는 전류 유도 토크에 의한 자기 스위칭 방법은 본 발명의 자기 장치의 횡방향 치수가 대략 200nm 미만이기 때문에 서브-마이크로미터 스케일 장치에 대해 이상적이다. 따라서, 본 발명은 다량의 정보가 본 발명에 의해 제고오디는 자기 메모리에 저장될 수 있도록, 초고밀도 메모리 셀의 제작을 가능하게 스케일링된다.
본 발명의 고속 저전력 자기 장치의 기본 구조는 직관적이며, 읽기 및 쓰기 작업은 신뢰가능하고 온도 변화에 덜 민감하다. 종래의 자기 메모리 장치와는 달리, 본 발명은 스위칭 이벤트를 개시하기 위해 스토캐스틱 (무작위) 프로세스 또는 변동 필드에 의존하지 않는다.
본 발명의 일 실시예에 따르면, 복수 비트의 정보가 각각의 장치에 저장되어, 더 많은 정보를 자기 메모리에 저장할 수 있다.
본 발명에 의해 제공되는 전류 유도 토크에 의한 자기 스위칭 방법은, 로직 연산을 위해, 그리고 자기 메모리 장치를 위해 사용될 수 있다. 전류 펄스가 자화 변화를 생성함에 있어 전류 펄스의 형상, 진폭, 및 주기에 좌우되는 임계치가 존재하기 때문에, 전류 입력을 조합하여 AND 게이트와 같은 로직 함수를 생성할 수 있다. 예를 들어, 2개의 전류 펄스를 조합하여, 2개의 전류 펄스의 합인 장치를 가로지르는 전류 펄스를 생성할 수 있다. 각각의 펄스가 개별적으로 장치를 전환하는 것이 아니라, 조합된 펄스가 장치를 스위칭하도록 펄스 특성(형상, 진폭, 및 주기)이 선택될 수 있다. 따라서, AND 연산이 존재한다. NOT 연산은 장치의 상태를 단순히 전환할 것을 요구한다. NOT 및 AND 연산은 조합되어 NAND 함수를 생성하며, 이는 범용 디지털 로직 게이트에 해당한다(즉, 모든 디지털 로직 함수는 NAND 게이트로부터 구성될 수 있다).
본 발명에 의해 제공되는 기하 구조 및 층 구조에는 여러가지가 있다. 예를 들어, 본 발명의 자기 장치의 일 실시예는 쓰기 작업 중 자유 자성층 FM2에 어떤 알짜 전류도 흐르지 않도록 구성될 수 있다. 이는 도 10에 도시되며, 도 10은 가령, Al2O3로 만들어진 박막 절연층인 층(I2), 전류 소스 A, 전류 소스 B를 포함하는 본 발명의 일 실시예를 도시한다. 이 장치에서, 층(I2)은 0.5nm 내지 3nm 두께로서, 양자역학적 터널링에 의해 전자가 층을 가로지를 수 있도록 충분히 얇다.
도 10에 도시되는 장치에서, 자유 자성층 FM2의 자화 방향을 변화시키기 위해 전류 소스 A를 이용하여 전류 펄스가 인가된다. 전류 소스 A를 이용하면, 전류는 FM1으로부터 비자성층 N1으로 흐르고, 전자 스핀 각운동량은 비자성층 N1과 자유 자성층 FM2 사이의 계면에서 전자의 반사에 의해 자유 자성층 FM2에 전달된다. 장치 판독은 전류 소스 B를 이용하여 수행된다. B로부터 작은 전류가 자유 자성층 FM2와 판독층 FM3 사이를 지나갈 때 전압이 측정된다. 전압은 층 FM2와 FM3의 상대적 자화 방향에 따라 좌우되어, 자유 자성층 FM2의 자화 방향이 장치를 판독하도록 결정될 수 있다. 터널 정션 저항이 클 수 있기 때문에(1 오옴 내지 100 킬로오옴)이 장치는 판독 신호가 크다는 장점을 갖는다. 판독 신호는 10mV 내지 1V 범위 내에 있을 수 있다.
박막 법선에 대해 실질적으로 0이 아닌 각도에서 자화된, 높은 자기 이방성 물질의 박막 제조 방법
박막 법선에 대해 실질적으로 0이 아닌 각도로 배향되는 자화를 갖는, 높은 자기 이방성 물질의 박막 제조 방법이 도 16에 도시된다. 도 16에서, 진공 챔버 내에 증착 소스와 기판이 제공된다. 증착 소스는 기판 평면의 법선에 대해 실질적으로 0이 아닌 각도로 기판에 이르는 높은 자기 이방성 물질을 방사한다. 증착 소스는 이배포레이션 소스, 스퍼터링 소스, 또는, 기판 상에 높은 자기 이방성 물질을 증착하기 적합한 임의의 다른 소스일 수 있다. 출원인의 실험 결과, 결과적인 박막의 자화 방향은 기판의 평면에 대한 법선과 증착 방향 사이의 각도 θ를 변화시킴으로써 제어될 수 있다는 것이 밝혀졌다.
기판 표면에는 시드층이 제공된다. 시드층은 Ta, Pt, Ti, Cu, 또는 Ru와 같은 전이 금속을 단독으로 또는 조합하여 포함할 수 있다. 시드층의 한가지 용도는 기판 상에 증착되는 박막에 대한 선호 결정 배향을 제시하는 것이다. 따라서, 결과적인 박막은 다결정일 수 있고, 선호 결정 배향을 가질 수 있다. 기판이 증착된 박막에 결정학적으로 일치될 필요는 없다. 따라서, 다양한 물질들이 기판용으로 사용될 수 있다(가령, Si, 글래스, GaAs, SiN, MgO, 사파이어, 다이아몬드, 등).
일부 실시예에서, 증착 소스는 기판의 시드층에 높은 자기 이방성 물질의 다층을 제공한다. 일 실시예에서, 다층을 구성하는 개별 물질층들 각각은 0.1 내지 1.5 nm 범위의 두께를 갖고, 총 다층 두께는 2 내지 15 nm 범위 내에 존재할 수 있다(그러나 다른 두께가 사용될 수도 있다). Ni/Co, Pt/Co/Ni, 또는 Pd/Co/Ni의 다층과 같은, 많은 종류의 높은 자기 이방성 물질이 사용될 수 있다. 사용될 수 있는 다른 물질은, FePt의 L10 상이며, 이는 현재 알려진 모든 물질 중에 가장 높은 자기 이방성을 갖는 물질 중 하나다. FePt의 자성층들은 상온에서 열적으로 안정한 상태를 유지하면서 3nm만큼 작은 직경을 갖도록 구성될 수 있고, 초고밀도 데이터 저장 애플리케이션에 사용하기 이상적인 층들을 만들 수 있다. 사용될 수 있는 다른 물질의 예로는 Fe 및 Pt의 다층, Co 및 Pt의 다층, 또는 Co 및 Pd의 다층이 있다.
하나의 예시적인 실시예에서, 박막의 구조는 기판/Ta(3nm)/Pt(3nm)/[Co(0.1nm)/Ni(0.6nm)]x5/Pt(3nm)이다. 본 실시예에서, 시드층은 3nm의 Ta층이다. 높은 자기 이방성의 자성층은 Co/Ni층이고, 5회 반복된다. Co/Ni층은 2개의 3nm Pt층으로 둘러싸인다. 상술한 바와 같이, 이러한 실시예의 자화 방향은 기판의 평면에 대한 법선과 증착 방향 사이의 각도를 변화시킴으로써 선택될 수 있다.
층 법선에 대해 실질적으로 0이 아닌 각도로 배향되는 자화를 갖는 층들을 포함하는 자기 장치
본 발명의 일부 실시예에서, 층 법선에 대해 실질적으로 0이 아닌 각도로 배향되는 자화를 갖는 자성층이 스핀 전달 스위칭을 위해 구성된 자기 장치 내로 통합된다. 층 법선에 대해 실질적으로 0이 아닌 각도로 배향되는 자화를 갖는 자성층은 상술한 바와 같이, 기판에 소정 각도로 높은 자기 이방성의 물질의 박막을 증착함으로써 구성될 수 있다. 그러나, 이러한 자성층이 다른 수단에 의해 구성될 수도 있다.
일부 실시예에서, 자기 장치는 자유 자성층과 고정 자성층(pinned magnetic layers)을 모두 포함하고, 그 중 하나는 층 법선에 대해 실질적으로 0이 아닌 각도로 배향되는 자화를 갖는다. 자유층은 2 내지 5nm 범위의 두께를 갖고, 고정층은 8 내지 15 nm 범위의 두께를 가질 수 있으나, 다른 두께가 사용될 수도 있다. 자유층 및 고정층은 비자성 전도체에 의해, 또는, 양자역학적 터널링에 의해 전자가 층을 가로지르게 하기에 충분히 얇은 절연층에 의해 분리될 수 있다. 양자역학적 터널링의 경우에, 장치는 자기 터널 정션(MTJ) 장치이고, 장치 저항은 터널 자기저항 효과(TMR)에 의해 결정된다. 비자성 전도체의 경우에, 장치는 거대 자기저항(GMR) 장치다. 충분한 진폭 및 지속시간의 전류 펄스를 인가하면, 안정한 상태들 사이에서 자유층의 자화가 전환되어, 자기 장치의 저항을 변경시키게 된다. 자유층의 자화가 평행 배열과 반평행 배열 사이에서 전환될 때 가장 큰 저항 변화가 나타난다. 그러나, 자유층의 자화가 평행 배열과 반평행 배열 사이에서 전환되지 않을 경우에도, 고정층의 자화에 대한 자유층의 자화의 투영에 큰 변화가 존재할 경우, 저항 변화가 여전히 매우 클 수 있다. 따라서, 평행 및 반평행하지 않은 상태들 사이에서 자유층의 자화가 전환되는 자기 장치는 여전히 큰 판독 신호를 가질 수 있다. 결과적으로, 이러한 장치는 자기 메모리 장치로 사용하기 매우 적합하다.
도 15A-15D는, 고정층 또는 자유층이 층 법선에 대해 실질적으로 0이 아닌 각도로 배향되는 자화를 갖는, 자기 장치의 실시예들을 도시한다. 도 15A-15D 모두에서, 고정층 FM1과 자유층 FM2 사이의 비자성층(11)은 절연체일 수도 있고 비자성 전도체일 수도 있다. 도 15A는 고정 자성층 FM1의 자화 벡터
Figure 112013081477858-pat00052
이 고정층 법선에 대해 실질적으로 0이 아닌 각도로 배향되고 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00053
가 안정한 상태에서, 자유층 법선에 평행하게 놓인, 자기 장치의 일 실시예를 제시한다. 도 15B는 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00054
가 안정한 상태에서, 자유층 법선에 대해 실질적으로 0이 아닌 각도로 배향되고, 고정층의 자화 벡터
Figure 112013081477858-pat00055
은 고정층 법선에 평행하게 놓이는 자기 장치의 일 실시예를 도시한다. 도 15C는 고정 자성층 FM1의 자화 벡터
Figure 112013081477858-pat00056
이 고정층 법선에 대해 실질적으로 0이 아닌 각도로 배향되고 자유 자성층의 자화 벡터
Figure 112013081477858-pat00057
가 안정한 상태에서 자유층의 평면 내에 있는, 자기 장치의 일 실시예를 도시한다. 도 15D는 자유 자성층 FM2의 자화 벡터
Figure 112013081477858-pat00058
가 안정한 상태에서, 자유층 법선에 대해 실질적으로 0이 아닌 각도로 배향되고 고정층의 자화 벡터
Figure 112013081477858-pat00059
이 고정층 평면 내에 있는, 자기 장치의 일 실시예를 도시한다.
환형 자기 장치 구조
닫힌 주기적 구조를 갖는 필라-형상 자기 장치(1100)가 도 11에 도시된다. 자기 장치(1100)는 자유 자성층(1110), 비자성층(1120), 및 기준 자성층(1130)을 포함한다. 기준층(1130)은 고정 자기 헬리시티(1135), 또는, 지정 각도로 고정 방향을 갖는 자기 벡터(가령, 층 평면에 수직), 또는, 고정 자기 헬리시티(1135) 및 지정 각도로 고정 방향을 갖는 자기 벡터를 포함하는 것이 선호된다. 자유 자성층(1110)은 자유 자기 헬리시티(1115)를 갖는 것이 바람직하다. 기준층(1130)은 스핀 각 운동량의 소스로 작용하는 것이 바람직하다. 자유층(1110) 및 기준층(1130)은 비자성층(1120)에 의해 분리되는 것이 바람직하다.
기준층(1130)은 자유층(1110)보다 경자성인 것이 바람직하고, 잘 구획된 자기 상태를 갖는 것이 바람직하다. 이 성질은, 예를 들어, 코발트, FePt 또는 FePd의 L10 상, 또는, 코발트 및 니켈의 층상 구조와 같은, 자유층(110)의 물질보다 큰 자기 이방성을 갖는 물질 또는 자유층보다 두꺼운 층을 이용함으로써 달성될 수 있다. 대안으로서, IrMn 또는 FeMn과 같은 얇은 반강자성층에 대한 교환 연결을 통해 요망 경도를 달성할 수 있다.
비자성층(1120)은 비자성층(1120) 사이에서 스핀 이송 중 기준 자성층(1130)의 스핀-모멘텀을 보존하는 것이 바람직하다. 따라서, 비자성층(1120)에 사용되는 물질의 스핀 확산 길이는 비자성층(1120)의 두께보다 긴 것이 바람직하다. 요망 성질을 충족시키는 물질의 예로는, 귀금속 중 임의의 것(가령, Cu, Ag, Au)이 있다. 비자성층이 Al2O3 또는 MgO와 같은 절연체일 수도 있다. 충분히 얇은 절연층의 경우에, 스핀 이송은 자기 터널 정션을 형성하도록 전자 터널링에 의해 발생할 것이다.
자유 자성층(1110)은 퍼멀로이, 코발트, 니켈, 철, 붕소, 및 이 물질들의 합금과 같은 큰 교환 길이를 갖는 연자성 물질을 포함하는 것이 바람직하다. 추가적으로, 구리와 같은 비자성 원소를 포함하는 합금은 층의 자기 모멘트를 바람직하게 감소시킬 수 있다. 대안으로서, 자유 자성층이 CrO2 또는 Fe3O4와 같은 자기 옥사이드를 포함할 수 있다.
도 11에 도시되는 바와 같이, 자기 장치(1100)의 각각의 층은 링-형상(즉, 환형)인 것이 바람직하다. 환형 형상은 자기 헬리시티의 역전 속도를 증가시킴으로써 안정성을 감소시키는 자기 핵생성 사이트로 작용할 수 있는 에지 또는 날카로운 모서리의 수를 최소화시킬 수 있다. 대칭 링 구조 역시 불필요한 헬리시티 역전을 방지하기 위해 사용할 수 있는 선호되는 형상 중 하나지만, 본 발명은 유사한 장점들을 제공할 수 있는 다양한 형태의 닫힌 주기 구조를 이용할 수 있다. 장치 형상의 회전 대칭성이 낮을수록, 자기 핵생성 및 자기 헬리시티 역전이 소정 영역에 대해 선호될 가능성이 높다. 날카로운 모서리를 포함하는 기하 구조는 헬리시티 역전을 돕는 강한 핵생성 사이트를 제공하고, 방지되는 것이 바람직하다.
일반적으로 당 업계에 알려져 있는 장치에서는, 정보 변경의 속도 및 전력 요건과 자유 자성층 헬리시티(1115)에 의해 표현되는 저장된 정보의 안정성 간에 절충이 나타난다. 일반적으로, 프로그래밍된 헬리시티의 안정성이 증가함에 따라, 헬리시티 변경에 요구되는 전력도 증가한다.
링 기하구조는 매우 안정한 자화 배향을 제공할 수 있고, 10년 이상의 주기동안 자화 안정성을 달성할 수 있다. 추가적으로, 링 기하구조의 자화 역전 메커니즘은 임계적으로 작은 크기(가령, 일반적으로 수십 나노미터)를 넘는 링 직경에 약하게 좌우될 수 있다. 따라서, 장치의 크기는 현재 사용되는 기하구조에 비교할 때 중요한 요인이 아닐 수 있다. 따라서, 링 구조는 넓은 이용 범위와 낮은 제작 단가를 실현할 수 있다.
링 자화의 안정성에 여러 인자가 역할을 한다. 한가지 인자는 링의 크기일 수 있다. 주어진 자기장에 대하여 임계 링 반경이 존재하고, 임계 크기보다 크거나 동일한 반경을 갖는 링의 경우에, 링의 자화 안정성은 링 크기에 비교적 독립적이다. 자화 안정성은 링 크기가 임계 크기 미만으로 감소함에 따라 급속하게 저하될 수 있다. 추가적으로, 자화는 열 변화에 취약하고 탈-안정 자기장의 인가에 취약할 수 있다.
로우 노이즈 한도에서, 환형 자기 장치의 두개의 안정한 나선 자기 상태 사이의 열-유도 전환율 Γ는 Arrhenius 공식에 의해 제시된다:
Figure 112013081477858-pat00060
(1)
이때, U는 전환에 대한 장벽 에너지가고, kB는 볼츠만 상수, T는 온도, Γ0는 역-강자성 공진 주파수(~10-9 초)의 수준의 비율 전인자이고, 이는 K. Martens, D.L. Stein, 및 A.D. Kent "Magnetic Reversal in Nanoscopic Ferromagnetic Rings", Physical Review B, Vol. 73, no. 5, p. 054413 (2006)(이하, "Martens")에서 연산되는 바와 같다. 불필요한 열-유도 역전을 최소화시키기 위해, 1/Γ >> 10년이도록, U>60kBT의 장벽 에너지가 요망된다.
Martens의 논문에서, 장벽 에너지 U는 물질 파라미터, 링 치수, 및 인가 원주 자기장의 함수로 연산되었다. 핵심 파라미터는 정규화된 자기장 h 및 링 크기 l이다.
Figure 112013081477858-pat00061
(2)
Figure 112013081477858-pat00062
(3)
여기서, M0는 포화 자화, t는 링 두께, ΔR은 링 폭, R은 평균 반경, λ는 교환 길이, He는 외부 자기장, Hc는 메타스테이블 상태가 불안정해질 때의 자기장이다. 교환 길이 λ는
Figure 112013081477858-pat00063
에 의해 주어지며, A는 교환 상수다. l은 Block 월의 폭에 대한 링 크기의 비를 나타낸다. 임계 반경 아래에서 자화 안정성이 급격하게 저하되는 경우에, 임계 반경은 l ~ 2π인 경우의 반경이다. 수식 3에서 l ~ 2π로 설정하면, 임계 반경은 위 수식에 의해 다음과 같이 주어진다.
Figure 112013081477858-pat00064
(4)
임계 반경은 스핀-토크 전달 작용에 대한 개략적인 최적 링 반경인데, 이는 작은 링 크기와 높은 자기 안정성 사이에 개략적인 최적 균형이 달성되기 때문이다.
Figure 112013081477858-pat00065
의 경우에, 이 정리는 도 17A에 도시되는 바와 같이 일정 새들을 예측하며, 도 17A는 h=0.2인 경우 일정 새들 구조를 도시한다. 이와 달리,
Figure 112013081477858-pat00066
의 경우에, 도 17B 및 도 17C에 도시되는 바와 같이, 이 정리는 인스탄톤 새들을 예측하며, 도 17B는 l=12에 대한 인스탄톤 새들 구조를 도시하고, 도 17C는 l=60에 대한 인스탄톤 새들 구조를 도시한다. 이러한 새들 구조 모두는 Martens의 논문에 상세하게 설명된 바와 같이 함수
Figure 112013081477858-pat00067
에 의해 설명된다.
장벽 에너지 U의 스케일은 다음과 같이 주어진다.
Figure 112013081477858-pat00068
(5)
일정 새들 배열의 경우에, 이 정리는 장벽 에너지 U가 다음과 같이 주어진다.
Figure 112013081477858-pat00069
(6)
이 수식은 전환 상태가 링 원주에 대해 일정 각도의 자화를 갖기 때문에 교환 길이 λ에 대해 독립적이다(도 17A 참조).
인스탄톤 새들 배열의 경우에, 결과는 일반적으로 좀 더 복잡하다(Martens의 수식 13 참조). 그러나, 한도 l >> 2π인 경우에, 인스탄톤 배열에 대한 장벽 에너지는 다음과 같다.
Figure 112013081477858-pat00070
(7)
이는 다른 물질 중에서도 퍼멀로이 또는 CoFeB로 만든 링에 대해 상온에서 60kBT보다 큰 값에 쉽게 도달할 수 있다. 예를 들어, R=50nm, ΔR=20nm, 및 t=2nm인 퍼멀로이 링(A = 1.3 x 10-11 J/m, M0 = 8 x 105 A/m)은 큰 l 인스탄톤 한도 내에 있고(l=12.6), h=0, 상온에서 U=80kBT의 장벽 에너지를 갖는다. 따라서, 이러한 링은 상술한 바와 같이, 적어도 10년동안 열변동에 대해 안정할 것이다. 더 큰 링 크기 l을 갖는 링은, 역전에 대해 더 큰 장벽 에너지를 작고, 따라서, 안정한, 장기 데이터 보유가 쉽게 가능하다.
도 18은 제로 인가 자기장(즉, h=0) 상황에서 다양한 링 두께에 대해 링 반경에 대한 장벽 에너지 U의 종속성을 보여준다. 그래프에서, 파선은 두께 t=2nm에서의 링을, 실선은 두께 t=3nm에서의 링을, 점선은 t=4nm에서의 링을 나타낸다. 이그래프는 링 폭 ΔR = 0.4R, 300K의 온도를 가정하였으며, 장벽 에너지 U는 kBT 단위로 작성되었다. 도 18은 역전에 대한 장벽 에너지, 따라서, 자화 안정성이 링 두께 및 링 반경 모두와 함께 증가함을 나타내고 있다.
이러한 성질을 이용하여, 장치의 자화가 정적 작동 조건 하에서 일반적으로 안정하도록, 그러나, 장치에 전류 펄스 인가시 장치의 자화가 쉽게 변경되거나 역전될 수 있도록, 링-형상 자기 장치가 설계될 수 있다. 구체적으로, 전류 인가가 없을 때 실질적으로 임계 크기 근처에 있는 링 장치의 경우, 자기 헬리시티는 전류 인가에 의해 쉽게 역전될 수 있다. 전류는 탈-안정 필드를 제공하고 링의 임계 반경의 값을 효과적으로 변경하는 효과를 갖는다. 따라서, 임계 크기 근처에 설계된 자기 링은 안정하며, 정상 작동 조건 하에서 불필요한 역전을 겪지 않게 되나, 비교적 작은 전류 인가에 의해 역전될 수 있다.
에르스텟 필드(Oersted field)를 무시하면(즉, h = 0으로 설정하면), 자화 방향을 전환하는데 요구되는 전류 IT는 다음과 같이 추정될 수 있다.
Figure 112013081477858-pat00071
(8)
이때, e는 기본 전하, α는 Filbert 댐핑 상수,
Figure 112013081477858-pat00072
는 감소된 플랑크 상수, P는 인가 전류의 스핀 분극이다. 더욱이, d는 다음과 같이 주어지는, 링의 동평면 이방성에 대한 평면-외 이방성의 비다.
Figure 112013081477858-pat00073
(9)
이는 일반적으로 1보다 훨씬 크다. 예를 들어, R=50nm, ΔR=20nm, t=2nm인 퍼멀로이 링은 d=10 이다.
예를 들어, 상기 특징(R=50nm, ΔR=20nm, t=2nm)을 갖는 것은 물론이고 α=0.01, P=0.4인 퍼멀로이 링의 경우, 스위칭 전류 임계치 IT = 440㎛, 전류 밀도 임계치 JT = 6x106A/cm2이다. 이러한 전류는 h=0.02에 대응하는 He = 1350 A/m의 원형 에르스텟 필드를 생성한다. 따라서, 에르스텟 필드는 실제로, 본 예에서 무시할만하고, 스핀-토크 상호작용은 자화 방향 전환시 에르스텟 필드보다 훨씬 효과적이다.
스핀-전달 장치의 성능은 자화 방향의 역전에 대한 장벽 에너지에 대한 임계 전류의 비로 정의되는 성능 지수를 고려함으로써 평가될 수 있다.
Figure 112013081477858-pat00074
(10)
작은 값의 성능 지수 ε은 우수한 장치 성능을 나타내는 데, 이는 작은 값의 ε이 상대적으로 높은 값의 U, 따라서, 상대적으로 높은 안정성, 및/또는 상대적으로 낮은 값의 IT, 따라서, 상대적으로 낮은 전력 소모를 제시하기 때문이다. 스핀 분극의 증가 및/또는 댐핑 감소는 전류 임계치를 낮추고 장치를 더욱 에너지 효율적으로 만든다.
도 19는 링 크기 l의 함수로 성능 지수 ε을 그래프화한다. 성능 지수 ε은
Figure 112013081477858-pat00075
에 의해(h=0으로 가정) 주어지는, l< 2π, 일정 새들 영역을 통해 일정 값 ε0를 갖는다. 링 크기 l이 증가함에 따라, 인스탄톤은 선호되는 새들 구조가 되고, 성능 지수 ε은 증가한다. 도 19의 점은 일정 새들 영역과 인스탄톤 새들 영역 간의 전이를 표시한다. 한도 l >> 2π인 경우에(즉, 링 크기가 임의적으로 클 경우), ε/ε0 -> l/8 에 가까워진다.
본 발명의 일부 실시예에서, 메모리 셀 구조를 구성하기 위해 환형 자기 장치가 사용될 수 있다. 도 20은 환형 자기 장치를 포함하는 비트 셀들을 포함하는 메모리 셀 구조를 도시한다. 도 20에서, 각각의 비트 셀은 전류 제어 및 판독을 위해 적어도 하나의 자기 링과 적어도 하나의 트랜지스터를 포함한다. 전압이 워드라인(WL)에 인가되어 메모리 어레이 내 특정 요소를 취급하고 활성화시킬 수 있다. 일부 실시예에서, 트랜지스터는 CMOS 트랜지스터일 수 있다. CMOS 트랜지스터의 경우 단위 게이트 폭 당 전류 밀도는 일반적으로 1 mA/㎛다. 따라서, 환형 자기장치의 스위칭 전류가 적으면 최소 특징부 크기 f가 작아지고, 트랜지스터가 작아지며, 따라서, 높은 소자 집적 밀도를 얻을 수 있다. 따라서, 환형 장치를 포함하는 메모리 구조의 메모리 밀도는 링 크기 및 스위칭 전류의 함수다. 예를 들어, R=50nm, ΔR=20nm, t=2nm, α=0.01, P=0.4인 퍼멀로이 환형 장치는 0.5 ㎛의 게이트 길이를 갖는 트랜지스터를 요구할 것이다. 최소 특징부 크기의 4배의 횡방향 비트 크기(4f)를 가정할 때, 이러한 예시적 장치는 107 장치/cm2보다 큰 비트 영역 밀도를 제시한다.
본 발명의 다른 형태에서, 임계 반경보다 크거나 동일한 반경을 갖는 자기 링 장치는 매우 안정한 자화를 제공할 수 있다. 따라서, 장치가 목적이 장치의 자화를 수정하거나 역전시키는 것이 아닐 경우, 임계 반경보다 큰 반경을 갖는 자기 링은 임계 크기보다 큰 넓은 범위의 크기를 갖는 ROM에 쉽게 이용될 수 있다.
도 12는 자기 메모리 요소로 이용되는 자기 링 장치(1200)를 도시한다. 자유 자성층(1210)은 적어도 2개의 안정한 배향 - 즉, 시계 방향 배향 및 반시계 방향 배향 -을 갖는 자기 헬리시티(1215)를 갖는 것이 바람직하다. 기준층(1230)은 지정 각도로 고정 방향을 갖는 자기 벡터, 또는, 고정 자기 헬리시티(1235)를 갖거나, 또는, 고정 자기 헬리시티(1235)와 지정 각도(1236)로 소정 방향을 갖는 고정 자기 벡터 모두를 갖는 것이 바람직하다. 고정 자기 벡터(1236)의 지정 각도는 기준층(1230)의 평면에 실질적으로 수직인 것이 바람직하다. 기준 자성층(1230) 및 자유 자성층(1210)은 비-자성층(1220)에 의해 분리되는 것이 바람직하다.
자유 자성층 헬리시티의 방향은 전류 소스(1270)로부터 자기 장치(1200)의 층들을 가로 질러 전기 펄스를 인가함으로써 변경되거나 역전될 수 있다. 제어 전류 소스(1270)로부터의 펄스는 자유 자성층 헬리시티(1215)의 역전을 개시할 수 있다. 기준 자성층(1230)의 스핀-모멘텀은 자유 자성층(1210)에 전달되어, 자유 자성층 헬리시티(1215)의 역전을 유도하고 자화를 변경시킬 수 있다. 장치(1200)에서의 일 방향의 전기 펄스는 시계 방향으로 자유 자성층 헬리시티(1215)을 설정할 수 있고, 대향 방향의 전기 펄스는 반시계 방향으로 자유 자성층 헬리시티(1215)를 설정할 수 있다.
제어 전류 소스(1270)로부터 전기 펄스는 자유 자성층 헬리시티(1215)의 역전을 개시할 수 있다. 자유 자성층 헬리시티(1215)의 역전은, 제 2 안정 상태에 도달할 때 정지될 수 있다. 그러나, 제어 전류 소스로(1270)부터의 제 2 전류 펄스는, 자유 자성층 헬리시티(1215)의 역전이 더 신속하게 중지시키는데 사용될 수 있다. 자유 자성층(1210)에 실질적으로 수직인 용이축(easy axis)(1236)(즉, 강자성 물질의 자발적 자화의 에너지학적으로 선호되는 방향)을 갖는 기준층(1230)은, 자유 자성층 헬리시티(1215)의 스핀-전달 유도 역전을 더 빠르게 할 수 있다.
고정 자성층 헬리시티(1268)를 갖는 제 2 기준층(1263)은 자유 자성층의 헬리시티 상태를 판독하는데 사용될 수 있다. 고정 자기 헬리시티는 예를 들어, 코발트 및 니켈의 층상 구조, 또는, FePt나 FePd의 L10 상, 또는, 코발트와 같은 자유층(1210)의 물질보다 큰 자기적 이방성을 갖는 물질이나 자유층보다 두꺼운 층을 이용함으로써 달성될 수 있다. 제 2 기준층(1263)은, 얇은 비자성 금속 또는 절연층일 수 있는, 비자성층(1266)에 의해 자유 자성층(1210)으로부터 이격되는 것이 바람직하다. 절연층의 경우에, 제 2 기준층(1263) 및 자유 자성층(1210)은 자기 터널 정션을 형성한다. 자유 자성층 헬리시티(1215) 및 제 2 기준 물질층 헬리시티(1268)는 동일 방향을 향할 경우(즉, 자기 헬리시티가 모두 시계 방향 또는 모두 반시계 방향일 경우), 장치(1200) 간 저항은 자유 자성층 헬리시티(1215) 및 기준 자성층 헬리시티(1235)가 서로 대향된 방향일 경우보다 훨씬 작을 수 있고, 따라서, 자유 자성층(1210)의 2개의 안정한 배향 사이에서 차동화될 수 있다.
도 13은 본 발명에 따른 자기 메모리 요소로 이용되는 자기 링 장치(1300)의 추가적 실시예를 도시한다. 자유 자성층(1310)은 시계방향 배향 및 반시계 방향 배향의, 자유 자성층 헬리시티(1315)의 적어도 2개의 배향을 갖는 것이 바람직하다. 기준층(1330)은 지정 각도의 방향을 갖는 고정 자기 벡터(1336), 또는, 고정 자기 헬리시티(1335)를 갖고, 또는, 지정 각도(1336)의 방향을 갖는 고정 자기 벡터(1336)와 고정 자기 헬리시티(1335) 모두를 갖는 것이 바람직하다. 고정 자기 벡터(1336)의 지정 각도는 기준층(1330)의 평면에 실질적으로 수직인 것이 바람직하다. 기준 자성층(1330) 및 자유 자성층(1310)은 비자성층(1320)에 의해 분리되는 것이 바람직하다.
자유 자성층 헬리시티의 방향은 제어 전류 소스(1370)로부터 와이어 접촉부(1350) 및 접촉부(1340)를 통해 자기 장치(1300)의 층들 간에 전기 펄스를 인가함으로써 변경되거나 역전될 수 있다. 제어 전류 소스(1370)로부터의 펄스는 자유 자성층 헬리시티(1315)의 역전을 개시할 수 있다. 기준 자성층(1330)의 스핀-모멘텀은 자유 자성층 헬리시티(1315)의 역전을 유도하고 자화를 변경시키도록 자유 자성층(1310)에 전달될 수 있다. 장치(1300) 간 일 방향의 전기 펄스는 시계 방향으로 자유 자성층 헬리시티(1315)를 설정할 수 있고, 대향 방향의 전기 펄스는 반시계 방향으로 자유 자성층 헬리시티(1315)를 설정할 수 있다.
제어 전류 소스(1370)로부터의 전기 펄스는 자유 자성층 헬리시티(1315)의 역전을 개시할 수 있다. 자유 자성층 헬리시티(1315)의 역전은 제 2 안정 상태에 도달할 때 정지될 수 있다. 그러나, 제어 전류 소스(1370)로부터의 제 2 전류 펄스는 자유 자성층 헬리시티(1315)의 역전을 좀 더 빠르게 중단시키는데 사용될 수 있다.
자유 자성층(1310)에 실질적으로 수직인 용이축(즉, 강자성 물질의 자발적 자화의 에너지학적으로 선호되는 방향)을 갖는 기준층(1330)은 자유 자성층 헬리시티(1315)의 스핀-전달 유도 역전을 더 빠르게 할 수 있다.
전류 공급이 대칭일 필요는 없다. 전류의 국부적 공급을 이용하여, 자유 자성층 헬리시티(1315)의 변화를 개시할 수 있다. 스핀 각운동량의 전달은, 기준층(1330)에 의해 스핀-분극되는 전류를 이용하여 자화 역전을 핵생성하는 기능을 할 수 있다. 층(1320)은 Al2O3 또는 MgO와 같은 얇은 절연층 또는 Cu, Ag, Au와 같은 스핀 보존 비자성층이다. 링의 작은 비대칭성은, 스핀-모멘텀 전달을 통한 핵생성 및 역전을 촉진시킬 수 있다. 생성되는 비대칭성은 자화 안정성을 저하시킬 수 있고, 이는 바람직하지 않다.
자유 자성층 헬리시티의 상태는, 장치(1300) 간 전압 또는 저항을 측정함으로써 결정될 수 있다. 자유 자성층 헬리시티(1315) 및 기준 자성층 헬리시티(1335)가 동일 방향에 있을 경우(즉, 자기 헬리시티가 모두 시계 방향이거나 모두 반시계 방향일 경우), 장치(1300)간 저항은 자유 자성층 헬리시티(1315) 및 기준 자성층 헬리시티(1335)가 반대 방향에 있는 경우보다 일반적으로 작을 수 있다.
현재 가용한 자기 메모리 장치는 일반적으로 정보 기입을 위해(즉, 장치의 자기 헬리시티 수정을 위해) 비교적 높은 전류와 낮은 임피던스를 요구하며, 반면에, 판독은 더 작은 전류로 이루어지지만 더 큰 판독 신호를 요구한다. 자기 장치(1300)의 링 기하구조는 장치 상의 서로 다른 위치에서 읽기 및 쓰기 작업을 가능하게 함으로써 이러한 상충 요건들을 처리한다. 쓰기 작업은, 큰 전류를 제공하는 제어 전류 소스(1370)와, 기준 자성층(1330) 또는 자유 자성층(1310)과 직접 접촉할 수 있는 (따라서 낮은 임피던스를 갖는) 쓰기 접촉부(1350)에 의해 수행될 수 있다. 쓰기 작업 회로는 장치(1300) 간에 회로를 완성하기 위해 기준 자성층(1330) 또는 자유 자성층(1310)과 직접 접촉하도록 배치될 수 있는 접촉부(1340)를 통해 완성된다.
읽기 작업은 별도의 판독 회로를 이용하여 수행될 수 있다. 읽기 접촉부(1360)는 장치(1300)와 자기 터널 정션을 형성하도록, 장치(1300)로부터 자기 접촉부(1363)를 분리시키는 절연체부(1366)와 고정 자화 방향 또는 헬리시티(1365)를 갖는 자기 접촉부(1363)를 포함할 수 있다. 별도의 판독 전류 소스(1380)는 전압 또는 저항 판독(1390)에 의해 측정되는 장치(1300) 간 작은 전류를 제공할 수 있다.
장치의 두께는 대략 1 내지 5 나노미터, 평균 외측 반경은 대략 20 내지 250nm, 링 폭은 대략 8 내지 100nm다.
전형적인 멀티-원소 자기 장치는 원소들 간에 강한 정자기 상호작용을 갖는다. 이러한 상호작용은 정량화나 제어에 어려움이 있고, 따라서, 장치의 성능 또는 밀도 향상에 어려움이 따른다. 본 발명은 이러한 상호작용을 최소화시킬 수 있다. 추가적으로, 장치는 자기장 확산의 문제점을 방지하여, 분산되거나 제어 자체가 불량한 자장으로 인한 에러의 감소와 함께 읽기 및 쓰기 속도를 상승시킬 수 있다.
본 발명의 실시예로 간주되는 것들을 설명하였으나, 다양한 변형예가 구현될 수 있으며, 본 발명의 진실한 사항 및 범위 내에서 있는 한 청구범위는 이러한 모든 변형예들을 포괄한다.
자기 터널 정션은 자기 메모리 셀의 상태를 읽는데 사용될 수 있는 매우 큰 자기저항의 가능성을 제공한다. 자기 터널 정션은 얇은 절연층에 의해 분리되는 2개의 자성층으로 구성된다. 절연체는 양자역학적 터널링에 의해 전자가 이 층을 가로지르기에 충분히 얇다. 절연체의 두께는 0.3 내지 3 nm 사이인 것이 일반적이다.
큰 자기저항은 큰 판독 신호를 제공할 것이다. 마그네슘 옥사이드(MgO) 절연 장벽을 이용하여 매우 큰 자기저항을 얻을 수 있다는 것이 실험적으로 입증되었다. 자기저항은 층들이 반평행 및 평행 방향으로 자화되는 상태들 간의 저항 변화 분율을 의미한다. 400%보다 큰 자기저항이 MgO 절연층을 이용하여 최근에 실현되었다. 알루미늄 옥사이드 절연층을 이용할 경우, 약 30%의 자기저항을 실현하였다. 이 물질들이나 다른 절연체들이 비자성층 N1 또는 N2로 유용함을 증명할 수 있다.
전류는 스위칭 프로세스 중 절연층을 통과하여야 한다. 이에 대한 예외가 도 10에 도시되는 장치이며, 이 경우 N1에 대해 별도의 전기 접촉부가 존재한다. 이는 이러한 전류의 존재 시에, 또는, 이와 대등하게, 전류 존재 하에 정션 간에 나타나는 전압의 존재 시에, 절연체가 반드시 손상될 필요가 없음을 의미한다. 얇은 절연 장벽은 전압 항복으로 알려진 손상 이전에 1V/nm 전기장을 지원한다. 정션 전환에 요구되는 전류는 절연체 항복 전기장을 넘는 정션의 전기장을 생성하면 안된다.
장치의 고정 자성층은 수직 자기 이방성을 갖는 물질을 포함할 수 있다. 수직 자기 이방성은 층 평면에 수직으로 배향되도록 자화에 대한 선호도를 제시한다. 얇은 자성층은 필름 평면에서 자화되는 것이 일반적이다. 이러한 배향은 저에너지 구조에서 일반적이고, 이는 층의 정자기 에너지를 감소시킨다. 평면에 수직으로 자화를 배향시키기 위해, 수직 자기 이방성은 층의 정자기 에너지에 비해 충분히 커야만 한다.
이는 여러가지 물질을 이용하여 구현될 수 있다. 예를 들어, Fe 및 Pt, Fe 및 Pd, Co 및 Pt, Co 및 Pd, Co 및 Au, Co 및 Ni를 이용할 수 있다. 이는 이성의 자기 물질 간에, 또는 자성 물질과 비자성 물질 간에 계면을 형성함으로써 달성될 수도 있다. 전자의 예로는, Co 및 Ni의 층상 구조이고, 후자의 예는 Co 및 Au, 또는 Co 및 Pt의 층상 구조다. 이러한 층상 물질의 장점은 결정질일 필요가 없다는 것이며, 다결정층이면 충분하다.
이러한 층은 전류를 스핀 분극시키는 기능을 한다. 물질은 우수한 스핀 분극 효율을 가져야만 한다. Pd 또는 Pt 이용시의 단점은, 이러한 원소들이 일반적으로 강한 스핀-산란을 유도하여 층 스핀 분극을 감소시킨다는 점이다. 효율적인 장치 작동을 위해 층 스핀 분극이 커야 한다.
자유층의 자화 방향은 전류 펄스에 따라 전환된다. 장치 작동에 요구되는 전력을 낮추기 위해 이러한 전류 펄스의 진폭을 감소시키는 것이 바람직하다. 전류 요건은 자화 밀도, 댐핑, 및 층의 자기 이방성에 연계된다. 자화 밀도 및 자기 이방성을 낮추면, 전환에 요구되는 전류 진폭이 낮아진다. 자성체의 자화 밀도는 자성 물질이 비자성 물질과 합금을 이룰 경우 낮아진다(물론, 이는 소정의 합금 농도 범위에만 적용된다. 결국에는 물질이 비자성이 된다).
스위칭 전류 진폭 및 스위칭 시간은 독립적이다. 예를 들어, 자화 밀도가 낮으면 자화를 역전시키는데 걸리는 시간이 증가한다.
장치 신뢰도를 높이기 위해 자유 자성층의 자화 댐핑을 증가시키는 것이 바람직할 수 있다. 댐핑 증가는 스위칭을 위한 파리미터 범위를 증가시킬 것으로 예상된다. 즉, 장치는 더 넓은 범위의 전류 필스 진폭, 시간, 및 전류 펄스 형태에 대한 상태들 간에 재현가능하게 전환된다.
다음의 참고 문헌이 본 발명에 포함된다.
[1] S. Yuasa et al, Appled Physics Letters 89, 042505 (2006);
[2] J-M. L. Beaujour , W. Chen, K. Krycka, C-C. Kao, J. Z. Sun and A. D. Kent. "Ferromagnetic resonance study of sputtered Co|Ni multilayers," The European Physical Journal B, 59, 475 (2007);
[3] J-M. L. Beaujour, A. D. Kent and J. Z. Sun, "Ferromagnetic resonance study of polycrystalline Fe_{ l -x}V_x alloy thin films," Journal of Applied Physics 103, 07B519 (2008) ;
[4] K. Martens, D L. Stein and A D Kent, "Magnetic reversal in nanoscopic ferromagnetic rings," Physical Review B, vol. 73, no. 5, p. 054413 (2006);
[5] G. D. Chaves-O'Flynn, A. D. Kent, and D. L. Stein, Physical Review B 79, 184421 (2009).

Claims (7)

  1. 자기 메모리 장치에 사용하기 위한 자성층 제작 방법에 있어서,
    기판 표면을 갖는 기판을 제공하는 단계와,
    증착 소스를 제공하는 단계와,
    기판 표면 상에 Ta, Pt, Ti, Cu, Ru 중 하나를 포함하는 시드층을 제공하는 단계와,
    기판 표면의 법선에 대해 0보다 큰 예각으로 증착 소스로부터 시드층 상에 자기 이방성 물질의 적어도 하나의 층을 증착하는 단계 - 상기 자기 이방성 물질은 FePt의 Ll0 상, Ni 및 Co층, Pt, Co, Ni층, Pd, Co, Ni층, Fe 및 Pd층, Co 및 Pt층, 또는 Co 및 Pd층을 포함함 - 와,
    적어도 하나의 강자성층의 종방향 축에 대해 0보다 큰 예각으로 자화 벡터를 적어도 하나의 강자성층 내에 생성하도록, 증착 단계로부터 적어도 하나의 강자성층을 형성하는 단계
    를 포함하는 자성층 제작 방법.
  2. 제 1 항에 있어서, 상기 자기 이방성 물질의 층 두께가 0.1 내지 1.5 nm인
    자성층 제작 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 증착 소스는 이배포레이션 소스 또는 스퍼터링 소스를 포함하는
    자성층 제작 방법.
  7. 제 1 항에 있어서, 0보다 큰 예각은, 기판에 대한 법선과, 증착 방향 사이의 증착 각도를 변화시킴으로써 도출되는
    자성층 제작 방법.
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Cited By (1)

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Publication number Priority date Publication date Assignee Title
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Families Citing this family (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8755222B2 (en) 2003-08-19 2014-06-17 New York University Bipolar spin-transfer switching
US7911832B2 (en) 2003-08-19 2011-03-22 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
US9812184B2 (en) 2007-10-31 2017-11-07 New York University Current induced spin-momentum transfer stack with dual insulating layers
KR101178767B1 (ko) * 2008-10-30 2012-09-07 한국과학기술연구원 이중 자기 이방성 자유층을 갖는 자기 터널 접합 구조
US8563147B2 (en) * 2009-06-24 2013-10-22 Headway Technologies, Inc. Thin seeded Co/Ni multilayer film with perpendicular anisotropy for read head sensor stabilization
EP2309514B1 (en) * 2009-10-05 2016-01-06 Crocus Technology Circuit for generating adjustable timing signals for sensing a self-referenced MRAM cell
US8469832B2 (en) * 2009-11-03 2013-06-25 Wonderland Nurserygoods Company Limited Swing apparatus with detachable infant holding device
US8331135B2 (en) * 2009-12-22 2012-12-11 Globalfoundries Inc. Signal control elements in ferromagnetic logic
JP5664556B2 (ja) * 2009-12-24 2015-02-04 日本電気株式会社 磁気抵抗効果素子及びそれを用いた磁気ランダムアクセスメモリ
US8705213B2 (en) * 2010-02-26 2014-04-22 Seagate Technology Llc Magnetic field detecting device with shielding layer at least partially surrounding magnetoresistive stack
US8374020B2 (en) 2010-10-29 2013-02-12 Honeywell International Inc. Reduced switching-energy magnetic elements
US8427199B2 (en) 2010-10-29 2013-04-23 Honeywell International Inc. Magnetic logic gate
US8358154B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
US8358149B2 (en) 2010-10-29 2013-01-22 Honeywell International Inc. Magnetic logic gate
JP5847190B2 (ja) * 2010-11-17 2016-01-20 ニュー・ヨーク・ユニヴァーシティ 双極性スピン転移反転
US8472240B2 (en) * 2011-05-16 2013-06-25 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US8427197B2 (en) 2011-06-15 2013-04-23 Honeywell International Inc. Configurable reference circuit for logic gates
JP5982794B2 (ja) * 2011-11-30 2016-08-31 ソニー株式会社 記憶素子、記憶装置
JP5982795B2 (ja) * 2011-11-30 2016-08-31 ソニー株式会社 記憶素子、記憶装置
JP5987302B2 (ja) * 2011-11-30 2016-09-07 ソニー株式会社 記憶素子、記憶装置
JP5862242B2 (ja) 2011-11-30 2016-02-16 ソニー株式会社 記憶素子、記憶装置
KR101311128B1 (ko) * 2012-01-25 2013-09-25 인하대학교 산학협력단 스핀 전달 토크 자기 랜덤 억세스 메모리
US8493776B1 (en) * 2012-02-02 2013-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM with current-based self-referenced read operations
US8941196B2 (en) 2012-07-10 2015-01-27 New York University Precessional reversal in orthogonal spin transfer magnetic RAM devices
US9082888B2 (en) * 2012-10-17 2015-07-14 New York University Inverted orthogonal spin transfer layer stack
US9082950B2 (en) 2012-10-17 2015-07-14 New York University Increased magnetoresistance in an inverted orthogonal spin transfer layer stack
US8982613B2 (en) 2013-06-17 2015-03-17 New York University Scalable orthogonal spin transfer magnetic random access memory devices with reduced write error rates
EP3050132A4 (en) * 2013-09-27 2017-05-24 Intel Corporation Voltage controlled nano-magnetic random number generator
JP6106118B2 (ja) * 2014-03-13 2017-03-29 株式会社東芝 磁気記憶素子及び不揮発性記憶装置
US9344345B2 (en) * 2014-03-19 2016-05-17 Micron Technology, Inc. Memory cells having a self-aligning polarizer
US9263667B1 (en) 2014-07-25 2016-02-16 Spin Transfer Technologies, Inc. Method for manufacturing MTJ memory device
US9337412B2 (en) 2014-09-22 2016-05-10 Spin Transfer Technologies, Inc. Magnetic tunnel junction structure for MRAM device
US9929339B2 (en) 2015-01-01 2018-03-27 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions including self-initializing reference layers
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US10388347B2 (en) 2015-05-21 2019-08-20 National Institute Of Advanced Industrial Science And Technology Non-collinear magnetoresistive device
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US9741926B1 (en) 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US9734880B1 (en) * 2016-04-01 2017-08-15 Intel Corporation Apparatuses, methods, and systems for stochastic memory circuits using magnetic tunnel junctions
KR102182095B1 (ko) * 2016-07-12 2020-11-24 한양대학교 산학협력단 3축 자기 센서
US11151042B2 (en) 2016-09-27 2021-10-19 Integrated Silicon Solution, (Cayman) Inc. Error cache segmentation for power reduction
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10991410B2 (en) 2016-09-27 2021-04-27 Spin Memory, Inc. Bi-polar write scheme
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US11119910B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Heuristics for selecting subsegments for entry in and entry out operations in an error cache system with coarse and fine grain segments
US11119936B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Error cache system with coarse and fine segments for power optimization
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
CN109923686A (zh) 2016-12-05 2019-06-21 英特尔公司 四元自旋霍尔存储器
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
US10665777B2 (en) * 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
US10032978B1 (en) 2017-06-27 2018-07-24 Spin Transfer Technologies, Inc. MRAM with reduced stray magnetic fields
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10679685B2 (en) 2017-12-27 2020-06-09 Spin Memory, Inc. Shared bit line array architecture for magnetoresistive memory
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10516094B2 (en) 2017-12-28 2019-12-24 Spin Memory, Inc. Process for creating dense pillars using multiple exposures for MRAM fabrication
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10199083B1 (en) 2017-12-29 2019-02-05 Spin Transfer Technologies, Inc. Three-terminal MRAM with ac write-assist for low read disturb
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10229724B1 (en) 2017-12-30 2019-03-12 Spin Memory, Inc. Microwave write-assist in series-interconnected orthogonal STT-MRAM devices
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10141499B1 (en) 2017-12-30 2018-11-27 Spin Transfer Technologies, Inc. Perpendicular magnetic tunnel junction device with offset precessional spin current layer
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10388861B1 (en) 2018-03-08 2019-08-20 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US20190296228A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Three-Dimensional Arrays with Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
CN108762722A (zh) * 2018-04-16 2018-11-06 湖北大学 一种基于正交磁性隧道结的真随机数发生器
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
CN110858496A (zh) * 2018-08-22 2020-03-03 中电海康集团有限公司 存储单元读取电路
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
KR102046974B1 (ko) * 2019-02-14 2019-11-20 이숙재 달팽이와 한약재를 주원료로 한 비누의 제조방법
WO2021048852A1 (en) 2019-09-11 2021-03-18 Yeda Research And Development Co. Ltd. Methods of treating breast cancer
CN110880349B (zh) * 2019-11-20 2021-11-02 中国科学院物理研究所 逻辑器件及其逻辑控制方法
CN112820820B (zh) 2019-12-24 2023-05-19 长江存储科技有限责任公司 磁阻随机存取存储器
CN112201430B (zh) * 2020-09-30 2022-09-27 赣州新瑞迪奥磁性材料有限公司 径向取向的柱状或环状烧结四极磁体及其充磁方法
CN115630519B (zh) * 2022-10-31 2023-05-26 哈尔滨工业大学 基于永磁一致性的极化磁系统式继电器性能退化建模方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11353867A (ja) * 1998-06-05 1999-12-24 Canon Inc 磁性薄膜メモリ素子及びそれを用いた情報記録方法、情報再生方法
US20070019337A1 (en) * 2005-07-19 2007-01-25 Dmytro Apalkov Magnetic elements having improved switching characteristics and magnetic memory devices using the magnetic elements
JP2008524830A (ja) * 2003-08-19 2008-07-10 ニューヨーク・ユニバーシティ 電流によって誘起されたスピンモーメント移行をベースとした高速かつ低電力の磁気デバイス
KR100856185B1 (ko) * 2004-02-26 2008-09-03 그랜디스, 인코포레이티드 큰 수직 이방성과 평면내의 평형 자화를 갖는 프리층을구비한 스핀 전달 자기 소자

Family Cites Families (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS644012A (en) 1987-06-26 1989-01-09 Hitachi Ltd Through-type capacitor
US5379266A (en) 1991-12-30 1995-01-03 Information Optics Corporation Optical random access memory
JPH0855313A (ja) * 1994-08-12 1996-02-27 Matsushita Electric Ind Co Ltd 磁気抵抗効果素子及び磁気抵抗効果型ヘッド
US5597437A (en) 1995-01-12 1997-01-28 Procter & Gamble Zero scrap absorbent core formation process
US5541868A (en) 1995-02-21 1996-07-30 The United States Of America As Represented By The Secretary Of The Navy Annular GMR-based memory element
US5629549A (en) 1995-04-21 1997-05-13 Johnson; Mark B. Magnetic spin transistor device, logic gate & method of operation
US5654566A (en) 1995-04-21 1997-08-05 Johnson; Mark B. Magnetic spin injected field effect transistor and method of operation
US6140838A (en) 1995-04-21 2000-10-31 Johnson; Mark B. High density and high speed magneto-electronic logic family
US5896252A (en) 1995-08-11 1999-04-20 Fujitsu Limited Multilayer spin valve magneto-resistive effect magnetic head with free magnetic layer including two sublayers and magnetic disk drive including same
JP3207094B2 (ja) 1995-08-21 2001-09-10 松下電器産業株式会社 磁気抵抗効果素子及びメモリー素子
US5695864A (en) 1995-09-28 1997-12-09 International Business Machines Corporation Electronic device using magnetic components
FR2743930B1 (fr) 1996-01-19 2000-04-07 Fujitsu Ltd Capteur magnetique pour lecture de supports d'enregistrement
US5640343A (en) 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
JP3327375B2 (ja) 1996-04-26 2002-09-24 富士通株式会社 磁気抵抗効果型トランスデューサ、その製造方法及び磁気記録装置
US5768069A (en) 1996-11-27 1998-06-16 International Business Machines Corporation Self-biased dual spin valve sensor
JP4066477B2 (ja) * 1997-10-09 2008-03-26 ソニー株式会社 不揮発性ランダムアクセスメモリー装置
US5966323A (en) 1997-12-18 1999-10-12 Motorola, Inc. Low switching field magnetoresistive tunneling junction for high density arrays
US6055179A (en) 1998-05-19 2000-04-25 Canon Kk Memory device utilizing giant magnetoresistance effect
US6130814A (en) 1998-07-28 2000-10-10 International Business Machines Corporation Current-induced magnetic switching device and memory including the same
US6172902B1 (en) 1998-08-12 2001-01-09 Ecole Polytechnique Federale De Lausanne (Epfl) Non-volatile magnetic random access memory
US6252796B1 (en) 1998-08-14 2001-06-26 U.S. Philips Corporation Device comprising a first and a second ferromagnetic layer separated by a non-magnetic spacer layer
US6016269A (en) 1998-09-30 2000-01-18 Motorola, Inc. Quantum random address memory with magnetic readout and/or nano-memory elements
JP3766565B2 (ja) 1999-05-31 2006-04-12 Ｔｄｋ株式会社 磁気抵抗効果膜および磁気抵抗効果型ヘッド
JP3589346B2 (ja) 1999-06-17 2004-11-17 松下電器産業株式会社 磁気抵抗効果素子および磁気抵抗効果記憶素子
WO2001001396A1 (fr) 1999-06-29 2001-01-04 Fujitsu Limited Tete magnetoresistive et dispositif de reproduction d'informations
US6292389B1 (en) 1999-07-19 2001-09-18 Motorola, Inc. Magnetic element with improved field response and fabricating method thereof
US6134138A (en) 1999-07-30 2000-10-17 Honeywell Inc. Method and apparatus for reading a magnetoresistive memory
JP3793669B2 (ja) * 1999-08-26 2006-07-05 株式会社日立グローバルストレージテクノロジーズ 巨大磁気抵抗効果ヘッド、薄膜磁気ヘッドならびに磁気記録再生装置
US6611405B1 (en) * 1999-09-16 2003-08-26 Kabushiki Kaisha Toshiba Magnetoresistive element and magnetic memory device
KR100373473B1 (ko) 1999-09-24 2003-02-25 가부시끼가이샤 도시바 자기 저항 효과 소자, 자기 저항 효과 헤드, 자기 재생장치 및 자성 적층체
JP3891540B2 (ja) 1999-10-25 2007-03-14 キヤノン株式会社 磁気抵抗効果メモリ、磁気抵抗効果メモリに記録される情報の記録再生方法、およびｍｒａｍ
US6447935B1 (en) 1999-11-23 2002-09-10 Read-Rite Corporation Method and system for reducing assymetry in a spin valve having a synthetic pinned layer
US6233172B1 (en) 1999-12-17 2001-05-15 Motorola, Inc. Magnetic element with dual magnetic states and fabrication method thereof
US6272036B1 (en) 1999-12-20 2001-08-07 The University Of Chicago Control of magnetic direction in multi-layer ferromagnetic devices by bias voltage
TW504713B (en) 2000-04-28 2002-10-01 Motorola Inc Magnetic element with insulating veils and fabricating method thereof
US6522137B1 (en) 2000-06-28 2003-02-18 Schlumberger Technology Corporation Two-dimensional magnetic resonance imaging in a borehole
US6493259B1 (en) 2000-08-14 2002-12-10 Micron Technology, Inc. Pulse write techniques for magneto-resistive memories
US6385082B1 (en) 2000-11-08 2002-05-07 International Business Machines Corp. Thermally-assisted magnetic random access memory (MRAM)
FR2817999B1 (fr) 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif
FR2817998B1 (fr) * 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a rotation d'aimantation, memoire et procede d'ecriture utilisant ce dispositif
EP1345277A4 (en) 2000-12-21 2005-02-16 Fujitsu Ltd MAGNETORESISTIVE COMPONENT, MAGNETIC HEAD AND MAGNET PLATE PLAYER
US6713195B2 (en) 2001-01-05 2004-03-30 Nve Corporation Magnetic devices using nanocomposite materials
JP3576111B2 (ja) 2001-03-12 2004-10-13 株式会社東芝 磁気抵抗効果素子
US6653154B2 (en) 2001-03-15 2003-11-25 Micron Technology, Inc. Method of forming self-aligned, trenchless mangetoresistive random-access memory (MRAM) structure with sidewall containment of MRAM structure
JP2002334971A (ja) * 2001-05-09 2002-11-22 Nec Corp 磁性メモリ及びその動作方法
US6744086B2 (en) 2001-05-15 2004-06-01 Nve Corporation Current switched magnetoresistive memory cell
JP2002357489A (ja) 2001-05-31 2002-12-13 Matsushita Electric Ind Co Ltd 応力センサー
US6347049B1 (en) 2001-07-25 2002-02-12 International Business Machines Corporation Low resistance magnetic tunnel junction device with bilayer or multilayer tunnel barrier
US6902807B1 (en) * 2002-09-13 2005-06-07 Flex Products, Inc. Alignable diffractive pigment flakes
US6777730B2 (en) 2001-08-31 2004-08-17 Nve Corporation Antiparallel magnetoresistive memory cells
US6545906B1 (en) 2001-10-16 2003-04-08 Motorola, Inc. Method of writing to scalable magnetoresistance random access memory element
FR2832542B1 (fr) 2001-11-16 2005-05-06 Commissariat Energie Atomique Dispositif magnetique a jonction tunnel magnetique, memoire et procedes d'ecriture et de lecture utilisant ce dispositif
US6750491B2 (en) * 2001-12-20 2004-06-15 Hewlett-Packard Development Company, L.P. Magnetic memory device having soft reference layer
JP3583102B2 (ja) * 2001-12-27 2004-10-27 株式会社東芝 磁気スイッチング素子及び磁気メモリ
US6773515B2 (en) 2002-01-16 2004-08-10 Headway Technologies, Inc. FeTa nano-oxide layer as a capping layer for enhancement of giant magnetoresistance in bottom spin valve structures
JP3769241B2 (ja) * 2002-03-29 2006-04-19 株式会社東芝 磁気抵抗効果素子及び磁気メモリ
JP3954573B2 (ja) 2002-04-22 2007-08-08 松下電器産業株式会社 磁気抵抗効果素子とこれを用いた磁気ヘッドおよび磁気メモリならびに磁気記録装置
JP2003318461A (ja) * 2002-04-22 2003-11-07 Matsushita Electric Ind Co Ltd 磁気抵抗効果素子とこれを用いた磁気ヘッドおよび磁気メモリならびに磁気記録装置
US6879512B2 (en) 2002-05-24 2005-04-12 International Business Machines Corporation Nonvolatile memory device utilizing spin-valve-type designs and current pulses
US7005958B2 (en) 2002-06-14 2006-02-28 Honeywell International Inc. Dual axis magnetic sensor
US7095646B2 (en) * 2002-07-17 2006-08-22 Freescale Semiconductor, Inc. Multi-state magnetoresistance random access cell with improved memory storage density
US6654278B1 (en) 2002-07-31 2003-11-25 Motorola, Inc. Magnetoresistance random access memory
US6714444B2 (en) 2002-08-06 2004-03-30 Grandis, Inc. Magnetic element utilizing spin transfer and an MRAM device using the magnetic element
US6888742B1 (en) 2002-08-28 2005-05-03 Grandis, Inc. Off-axis pinned layer magnetic element utilizing spin transfer and an MRAM device using the magnetic element
US6838740B2 (en) 2002-09-27 2005-01-04 Grandis, Inc. Thermally stable magnetic elements utilizing spin transfer and an MRAM device using the magnetic element
US6958927B1 (en) 2002-10-09 2005-10-25 Grandis Inc. Magnetic element utilizing spin-transfer and half-metals and an MRAM device using the magnetic element
US6956257B2 (en) 2002-11-18 2005-10-18 Carnegie Mellon University Magnetic memory element and memory device including same
US7190611B2 (en) 2003-01-07 2007-03-13 Grandis, Inc. Spin-transfer multilayer stack containing magnetic layers with resettable magnetization
US6829161B2 (en) 2003-01-10 2004-12-07 Grandis, Inc. Magnetostatically coupled magnetic elements utilizing spin transfer and an MRAM device using the magnetic element
US6906369B2 (en) 2003-02-10 2005-06-14 Massachusetts Institute Of Technology Magnetic memory elements using 360° walls
JP2004259913A (ja) * 2003-02-26 2004-09-16 Sony Corp 環状体の製造方法および磁気記憶装置およびその製造方法
US6847547B2 (en) 2003-02-28 2005-01-25 Grandis, Inc. Magnetostatically coupled magnetic elements utilizing spin transfer and an MRAM device using the magnetic element
JP3546238B1 (ja) 2003-04-23 2004-07-21 学校法人慶應義塾 磁気リングユニット及び磁気メモリ装置
US6933155B2 (en) 2003-05-21 2005-08-23 Grandis, Inc. Methods for providing a sub .15 micron magnetic memory structure
US6818961B1 (en) * 2003-06-30 2004-11-16 Freescale Semiconductor, Inc. Oblique deposition to induce magnetic anisotropy for MRAM cells
US7911832B2 (en) 2003-08-19 2011-03-22 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
US7573737B2 (en) * 2003-08-19 2009-08-11 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
US7245462B2 (en) 2003-08-21 2007-07-17 Grandis, Inc. Magnetoresistive element having reduced spin transfer induced noise
US6985385B2 (en) 2003-08-26 2006-01-10 Grandis, Inc. Magnetic memory element utilizing spin transfer switching and storing multiple bits
US7161829B2 (en) 2003-09-19 2007-01-09 Grandis, Inc. Current confined pass layer for magnetic elements utilizing spin-transfer and an MRAM device using such magnetic elements
US20050128842A1 (en) 2003-11-07 2005-06-16 Alexander Wei Annular magnetic nanostructures
US7009877B1 (en) 2003-11-14 2006-03-07 Grandis, Inc. Three-terminal magnetostatically coupled spin transfer-based MRAM cell
JP2005150482A (ja) * 2003-11-18 2005-06-09 Sony Corp 磁気抵抗効果素子及び磁気メモリ装置
US7602000B2 (en) 2003-11-19 2009-10-13 International Business Machines Corporation Spin-current switched magnetic memory element suitable for circuit integration and method of fabricating the memory element
US20050136600A1 (en) 2003-12-22 2005-06-23 Yiming Huai Magnetic elements with ballistic magnetoresistance utilizing spin-transfer and an MRAM device using such magnetic elements
US6936479B2 (en) 2004-01-15 2005-08-30 Hewlett-Packard Development Company, L.P. Method of making toroidal MRAM cells
US7110287B2 (en) 2004-02-13 2006-09-19 Grandis, Inc. Method and system for providing heat assisted switching of a magnetic element utilizing spin transfer
US7203129B2 (en) 2004-02-16 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Segmented MRAM memory array
US7242045B2 (en) 2004-02-19 2007-07-10 Grandis, Inc. Spin transfer magnetic element having low saturation magnetization free layers
US6967863B2 (en) 2004-02-25 2005-11-22 Grandis, Inc. Perpendicular magnetization magnetic element utilizing spin transfer
US7233039B2 (en) 2004-04-21 2007-06-19 Grandis, Inc. Spin transfer magnetic elements with spin depolarization layers
US7098494B2 (en) 2004-06-16 2006-08-29 Grandis, Inc. Re-configurable logic elements using heat assisted magnetic tunneling elements
US7576956B2 (en) 2004-07-26 2009-08-18 Grandis Inc. Magnetic tunnel junction having diffusion stop layer
JP5160724B2 (ja) * 2004-09-06 2013-03-13 ソニー株式会社 メモリ
JP4292128B2 (ja) * 2004-09-07 2009-07-08 キヤノンアネルバ株式会社 磁気抵抗効果素子の製造方法
US7369427B2 (en) 2004-09-09 2008-05-06 Grandis, Inc. Magnetic elements with spin engineered insertion layers and MRAM devices using the magnetic elements
JP4682585B2 (ja) 2004-11-01 2011-05-11 ソニー株式会社 記憶素子及びメモリ
JP4575136B2 (ja) * 2004-12-20 2010-11-04 株式会社東芝 磁気記録素子、磁気記録装置、および情報の記録方法
JP4693450B2 (ja) * 2005-03-22 2011-06-01 株式会社東芝 磁気抵抗効果素子および磁気メモリ
FR2888994B1 (fr) * 2005-07-21 2007-10-12 Commissariat Energie Atomique Dispositif radiofrequence avec element magnetique et procede de fabrication d'un tel element magnetique
US8084835B2 (en) * 2006-10-20 2011-12-27 Avalanche Technology, Inc. Non-uniform switching based non-volatile magnetic based memory
TWI320929B (en) * 2006-04-18 2010-02-21 Ind Tech Res Inst Structure and access method for magnetic memory cell structure and circuit of magnetic memory
JP2008028362A (ja) * 2006-06-22 2008-02-07 Toshiba Corp 磁気抵抗素子及び磁気メモリ
JP2008084950A (ja) * 2006-09-26 2008-04-10 Sony Corp 記憶素子、メモリ
JP2008098515A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP2008098523A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
FR2910716B1 (fr) 2006-12-26 2010-03-26 Commissariat Energie Atomique Dispositif magnetique multicouches, procede pour sa realisation, capteur de champ magnetique, memoire magnetique et porte logique mettant en oeuvre un tel dispositif
JP4380707B2 (ja) * 2007-01-19 2009-12-09 ソニー株式会社 記憶素子
JP4874884B2 (ja) * 2007-07-11 2012-02-15 株式会社東芝 磁気記録素子及び磁気記録装置
US7750421B2 (en) * 2007-07-23 2010-07-06 Magic Technologies, Inc. High performance MTJ element for STT-RAM and method for making the same
AU2008219354B2 (en) * 2007-09-19 2014-02-13 Viavi Solutions Inc. Anisotropic magnetic flakes
WO2009044474A1 (ja) * 2007-10-04 2009-04-09 Canon Anelva Corporation 真空薄膜形成加工装置
JP5236244B2 (ja) * 2007-10-16 2013-07-17 株式会社日立製作所 磁気記録媒体の製造方法
FR2925725B1 (fr) 2007-12-21 2011-03-25 Commissariat Energie Atomique Procede de modelisation d'une jonction tunnel magnetique a ecriture par courant polarise en spin
KR101178767B1 (ko) * 2008-10-30 2012-09-07 한국과학기술연구원 이중 자기 이방성 자유층을 갖는 자기 터널 접합 구조
GB2465369B (en) * 2008-11-13 2011-01-12 Ingenia Holdings Magnetic data storage device and method
US7936598B2 (en) * 2009-04-28 2011-05-03 Seagate Technology Magnetic stack having assist layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11353867A (ja) * 1998-06-05 1999-12-24 Canon Inc 磁性薄膜メモリ素子及びそれを用いた情報記録方法、情報再生方法
JP2008524830A (ja) * 2003-08-19 2008-07-10 ニューヨーク・ユニバーシティ 電流によって誘起されたスピンモーメント移行をベースとした高速かつ低電力の磁気デバイス
KR100856185B1 (ko) * 2004-02-26 2008-09-03 그랜디스, 인코포레이티드 큰 수직 이방성과 평면내의 평형 자화를 갖는 프리층을구비한 스핀 전달 자기 소자
US20070019337A1 (en) * 2005-07-19 2007-01-25 Dmytro Apalkov Magnetic elements having improved switching characteristics and magnetic memory devices using the magnetic elements

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180104819A (ko) 2017-03-14 2018-09-27 에스케이하이닉스 주식회사 쓰기 성능이 향상된 자기 메모리 장치 및 그 동작 방법
US10650874B2 (en) 2017-03-14 2020-05-12 SK Hynix Inc. Magnetic memory device with enhanced write performance and operation method thereof

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