JP2011527094A - 分離cppアシスト書込を行うスピン注入mramデバイス - Google Patents
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Abstract
【解決手段】スピン注入MRAM50は、上部CPPセル80と下部MTJセル60との間に導電性スペーサ70をそれぞれ有する2つのサブセル50を備える。各ビットセルの2つの導電性スペーサ70は、トランジスタにより結合される。トランジスタは、書込ワード線により制御される。各ビットセルの2つのCPPセル80は異なる抵抗状態を有し、各サブセル80のMTJセル60とCPPセル80とは異なる抵抗状態を有する。MTJフリー層67は、CPPフリー層が発揮する大きな反磁場に起因して、CPPフリー層の反転に応じて回転する。同一のビットセルの内部の第2のMTJをリファレンスとすることにより、高速で信頼性の高い再生動作を可能とする改善された回路構造が開示される。
【選択図】図5
Description
Γ=s nm×(ns×nm)
ここでsはスピン角運動量の堆積速度(spin-angular momentum deposition rate)、nsは電流の初期のスピン方向と同じ方向の単位ベクトル、nmはフリー層の磁化方向と同じ方向の単位ベクトルである。上記の式によれば、nsがnmに対して直交する場合、トルクは最大値となることが示されている。
Claims (21)
- 2つのサブセルをそれぞれ含む複数のビットセルからなるビットセルアレイを備えたスピン注入MRAM構造であって、
前記サブセルは、
(a)下部電極上に形成され、トンネルバリア層によって分離された第1のフリー層と第1のシンセティックピンド層とを有し、ほぼ零の異方性を有するMTJセルと、
(b)前記MTJセルの上に形成された導電性スペーサ層と、
(c)上部電極と共に前記導電性スペーサの上に形成され、非磁性スペーサによって分離された第2のフリー層と第2のシンセティックピンド層とを有し、相当の大きな異方性を有するCPPセルと
を含み、
前記第2のフリー層は、前記上部電極に接続されたビット線を流れる書込電流によって反転され、
前記MTJセルにおける第1のフリー層の磁化が前記CPPセルにおける第2のフリー層の磁化と反平行をなすことにより、前記第2のフリー層が前記書込電流によって反転されたときに、前記第2のフリー層との磁気結合相互作用によって前記第1のフリー層も反転されるように構成され、
前記書込電流は前記CPPセルから前記導電性スペーサへ流れ、もしくは、前記導電性スペーサから前記CPPセルを経由して前記ビット線へ流れるものであり、
各々の前記サブセルにおける前記MTJセルおよびCPPセルは、互いに異なる抵抗状態を有し、
各々の前記ビットセルにおける前記2つのMTJセルは、互いに異なる抵抗状態を有し、
各々の前記ビットセルにおける前記2つのCPPセルは、互いに異なる抵抗状態を有する
スピン注入MRAM構造。 - 前記サブセルの各々における前記MTJセルは、シード層と、第1のAFM層と、AP1/結合層/AP2からなる第1のピンド層と、トンネルバリア層と、第1のフリー層と、キャップ層とが前記下部電極の上に順に形成されたものであり、
前記第1のフリー層は、単層構造もしくは各層が軟磁性材料からなる多層構造を有する
請求項1記載のスピン注入MRAM構造。 - 前記MTJセルは、その平面形状が実質的に円形であり、前記第1のフリー層が約5Oe未満の磁気異方性を有し、
複数の前記CPPセルの各々は、その平面形状が楕円、眼形(eye shape)またはその他の円形(round shape)であり、前記第2のフリー層の磁気異方性が約50Oeよりも大きい
請求項1記載のスピン注入MRAM構造。 - 前記MTJセルは、第1の面積を占めており、
前記CPPセルは、前記第1の面積よりも大きな第2の面積を占めている
請求項1記載のスピン注入MRAM構造。 - 前記導電性スペーサ層は、Cu,Au,AgおよびAlなどの高導電性材料によって構成されている
請求項1記載のスピン注入MRAM構造。 - 前記CPPセルは、シード層と、第2のフリー層と、非磁性スペーサと、第1のAFM層と、AP3/結合層/AP4からなる第2のシンセティックピンド層と、第2のAFM層と、第2のキャップ層とが前記導電スペーサ層の上に順に形成されたものであり、
前記第2のフリー層は、単層構造もしくは各層が低減衰比を有する軟磁性材料からなる多層構造を有し、
前記第2のシード層は、減衰比が劣化しないようにCu,Au,AgまたはAlからなる
請求項1記載のスピン注入MRAM構造。 - 前記第2のフリー層は、熱因子KUMSV/kBT>40を満たす十分な大きさの磁気異方性を有している
請求項1記載のスピン注入MRAM構造。
但し、KUは磁気異方性定数であり、MSは飽和磁化であり、Vは第2のフリー層の体積であり、kBはボルツマン定数であり、Tは温度である。 - さらに、前記ビットサブセルへの書込および前記ビットサブセルからの読出を可能とする回路を備え、
前記回路は、
(a)第1のビットサブセルにおけるCPPセルの上部電極と接する第1のビット線、および第2のビットサブセルにおけるCPPセルの上部電極と接する第2のビット線と、
(b)第1のビットサブセルにおける導電スペーサ層と第2のビットサブセルにおける導電スペーサ層との間に設けられたトランジスタを制御し、前記第1のビット線および第2のビット線と直交するように配列された書込ワード線と、
(c)第1および第2の読出トランジスタを制御する読出ワード線と、
(d)前記第1のビットサブセルにおけるMTJセルの抵抗値を、前記第2のビットサブセルにおけるMTJセルの抵抗値と比較するセンスアンプと
を含み、
第1のビットサブセルにおける前記MTJセルと接続された第1の下部電極が前記第1の読出トランジスタを介して接地電圧と接続され、
第2のビットサブセルにおける前記MTJセルと接続された第2の下部電極が前記第2の読出トランジスタを介して接地電圧と接続されている
請求項1記載のスピン注入MRAM構造。 - 前記第1のビットサブセルのMTJセルにおける抵抗値が前記第2のビットサブセルのMTJセルにおける抵抗値よりも高いときに前記ビットセルは抵抗状態0を示し、
前記第1のビットサブセルのMTJセルにおける抵抗値が前記第2のビットサブセルのMTJセルにおける抵抗値よりも低いときに前記ビットセルは抵抗状態1を示す
請求項7記載のスピン注入MRAM構造。 - スピン注入MRAM構造における2つのサブセルを含むビットセルの形成方法であって、
(a)サブセルごとに、読出トランジスタを介して接地電位と接続された下部電極を形成することと、
(b)前記下部電極の上に、ほぼ零の磁気異方性を示す第1のフリー層とその上面に設けられたキャップ層とによって構成されるMTJセルを形成することと、
(c)前記キャップ層の上に導電スペーサ層を形成することと、
(d)前記導電スペーサ層の上に、実質的に磁気異方性を示す第2のフリー層とその上面に設けられたキャップ層とによって構成されるCPPセルを形成することと
を含むビットセルの形成方法。 - 前記MTJセルは、第1のシード層と、第1のAFM層と、AP1/結合層/AP2からなる第1のシンセティックピンド層と、トンネルバリア層と、第1のフリー層と、第1のキャップ層とが前記下部電極の上に順に積層されることで形成され、
前記CPPセルは、シード層と、第2のフリー層と、非磁性スペーサと、AP3/結合層/AP4からなる第2のシンセティックピンド層と、第2のAFM層と、キャップ層とが前記導電スペーサ層の上に順に積層されることで形成される
請求項10記載のビットセルの形成方法。 - 前記第1および第2のAFM層の交換ピンニング方向に設定された大きな外部磁場を印加しつつ高温下でアニール処理を行い、前記第1および第2のシンセティックピンド層の磁化方向を、それぞれ、AP1の磁化方向およびAP4の磁化方向と同方向に揃える
請求項11記載のビットセルの形成方法。 - 前記第1のサブセルにおけるCPPセルの上部電極と接するように第1のビット線を形成することと、前記第2のサブセルにおけるCPPセルの上部電極と接するように第2のビット線を形成することと
を含む請求項11記載のビットセルの形成方法。 - 前記CPPセルの形成面積を、前記MTJセルの形成面積よりも大きくする請求項11記載のビットセルの形成方法。
- 前記第2のフリー層の磁気異方性は、前記第1のフリー層の磁気異方性の約3〜1000倍の大きさである
請求項11記載のビットセルの形成方法。 - 書込ワード線によって制御されると共に、第1のサブセルにおける第1の導電スペーサ層および第2のサブセルにおける第2の導電スペーサ層と接続されて同一のビットセルにおいて書込電流が一方の導電スペーサ層から他方の導電スペーサ層へ流れるように構成されたトランジスタを形成することを含む
請求項11記載のビットセルの形成方法。 - スピン注入MRAM構造におけるビットセルへ抵抗状態0を書き込む書込方法であって、
前記ビットセルは、導電スペーサ層を介して互いに接続されたMTJセルおよびCPPセルをそれぞれ有する2つのサブセルを備え、
前記MTJセルは磁気異方性がほぼ零である第1のフリー層を含み、
前記CPPセルは実質的に磁気異方性を示す第2のフリー層と、ビット線と接続された上部電極と、第1のサブセルにおける第1の導電スペーサ層と、トランジスタを介して前記第1の導電スペーサ層と接続された第2のサブセルにおける第2の導電スペーサ層とを含み、
(a)書込電流を、前記第1のCPPセルの上部電極と接続された第1のビット線へ注入し、前記第1のCPPセルを通過させて前記第1の導電スペーサ層へ進入させたのち前記第2の導電スペーサ層へ流入させ、さらに第2のCPPセルからその上部電極と接する第2のビット線へ流入させることで、前記第1のCPPセルにおける抵抗状態0,前記第1のMTJセルにおける抵抗状態1,前記第2のCPPセルにおける抵抗状態1,前記第2のMTJセルにおける抵抗状態0を形成することと、
(b)同時に、書込ワード線へ電流を供給することで前記トランジスタへの電圧を制御し、前記第1の導電スペーサ層から前記第2の導電スペーサ層へ流れる電流を生じさせることと
を含む書込方法。 - スピン注入MRAM構造におけるビットセルへ抵抗状態1を書き込む書込方法であって、
前記ビットセルは、導電スペーサ層を介して互いに接続されたMTJセルおよびCPPセルをそれぞれ有する2つのサブセルを備え、
前記MTJセルは磁気異方性がほぼ零である第1のフリー層を含み、
前記CPPセルは実質的に磁気異方性を示す第2のフリー層と、ビット線と接続された上部電極と、第1のサブセルにおける第1の導電スペーサ層と、トランジスタを介して前記第1の導電スペーサ層と接続された第2のサブセルにおける第2の導電スペーサ層とを含み、
(a)書込電流を、前記第2のサブセルにおけるCPPセルの上部電極と接続された第2のビット線へ注入し、前記第2のCPPセルを通過させて前記第2の導電スペーサ層へ進入させたのち前記第1の導電スペーサ層へ流入させ、さらに第1のCPPセルからその上部電極と接する第1のビット線へ流入させることで、前記第1のCPPセルにおける抵抗状態1,前記第1のMTJセルにおける抵抗状態0,前記第2のCPPセルにおける抵抗状態0,前記第2のMTJセルにおける抵抗状態1を形成することと、
(b)同時に、書込ワード線へ電流を供給することで前記トランジスタへの電圧を制御し、前記第2の導電スペーサ層から前記第1の導電スペーサ層へ流れる電流を生じさせることと
を含む書込方法。 - スピン注入MRAM構造におけるビットセルの抵抗状態を読み出す読出方法であって、
前記ビットセルは、導電スペーサ層を介して互いに接続されたMTJセルおよびCPPセルをそれぞれ有する2つのサブセルを備え、
前記MTJセルは、磁気異方性がほぼ零である第1のフリー層を含み、読出ワード線によって制御される読出トランジスタを介して接地された下部電極の上に形成され、
前記CPPセルは実質的に磁気異方性を示す第2のフリー層と、ビット線と接続された上部電極と、第1のサブセルにおける第1の導電スペーサ層と、トランジスタを介して前記第1の導電スペーサ層と接続された第2のサブセルにおける第2の導電スペーサ層とを含み、
(a)第1のCPPセルと接続された第1のビット線および第2のCPPセルと接続された第2のビット線に対し、一定の電圧でバイアスを印加することと、
(b)前記読出ワード線に対して電流を供給することで、前記読出トランジスタへ電圧を供給し、センスアンプによって前記サブセルの各々におけるMTJセルの抵抗状態を検出可能とすることと
を含む読出方法。 - 前記一定の電圧は、約0.05V以上0.5V以下である請求項19記載の読出方法。
- 前記第1のサブセルにおけるMTJセルの抵抗値が前記第2のサブセルにおけるMTJセルの抵抗値よりも大きいときに前記ビットセルが抵抗状態0であるとして検出され、
前記第2のサブセルにおけるMTJセルの抵抗値が前記第1のサブセルにおけるMTJセルの抵抗値よりも大きいときに前記ビットセルが抵抗状態1であるとして検出される
請求項19記載の読出方法。
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