JP2006080164A - 磁気メモリ及びその製造方法 - Google Patents

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Abstract

【課題】 半導体素子領域への強磁性材料の拡散を低減できる磁気メモリを提供する。
【解決手段】 磁気メモリ１は、ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる２次元状に配列された複数の記憶領域３を備える。また、磁気メモリ１は、書き込みトランジスタ３２のドレイン領域３２ａ及びソース領域３２ｃを含む半導体層６と、ＴＭＲ素子４及び書き込み配線３１を含む磁性材料層８と、半導体層６及び磁性材料層８に挟まれており、ビット配線１３ａ及び１３ｂ、並びにワード配線１４を含む配線層７とを備える。このように、磁性材料層８と半導体層６との間に配線層７を挟むことにより、ＴＭＲ素子４から拡散（マイグレーション）した強磁性材料が半導体層６へ達しにくくなるので、ドレイン領域３２ａ及びソース領域３２ｃへの強磁性材料の拡散を低減できる。
【選択図】 図２

Description

本発明は、磁気抵抗効果素子にデータを記憶する磁気メモリ及びその製造方法に関するものである。
近年、コンピュータや通信機器等の情報処理装置に用いられる記憶デバイスとして、ＭＲＡＭ（Magnetic Random Access Memory）が注目されている。ＭＲＡＭは、磁気によってデータを記憶するので、揮発性メモリであるＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static ＲＡＭ）のように電源断によって情報が失われるといった不都合がない。また、従来のフラッシュＥＥＰＲＯＭやハードディスク装置のような不揮発性記憶手段と比較して、アクセス速度、信頼性、消費電力等において非常に優れている。従って、ＭＲＡＭは、ＤＲＡＭやＳＲＡＭなどの揮発性メモリの機能、及びフラッシュＥＥＰＲＯＭやハードディスク装置などの不揮発性記憶手段の機能をすべて代替できる可能性を有している。現在、いつ、どこにいても情報処理を行うことができる、いわゆるユビキタスコンピューティングを目指した情報機器の開発が急速に進められているが、ＭＲＡＭは、このような情報機器におけるキーデバイスとしての役割が期待されている。
図３９（ａ）は、従来のＭＲＡＭにおける一つの記憶領域１００の構造例を示す側面断面図である。従来のＭＲＡＭは、一方向に延びる配線１０２と、配線１０２と交差する方向に延びる配線１０４とをそれぞれ複数備える。そして、記憶領域１００は、配線１０２及び１０４が交差する領域毎に構成される。記憶領域１００は、それぞれトンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto-Resistive）を利用したトンネル磁気抵抗効果素子（以下、ＴＭＲ素子という）１０１を有する。ＴＭＲ素子１０１は、図３９（ｂ）に示すように、外部磁界によって磁化方向Ａが変化する第１磁性層（感磁層）１０１ａと、反強磁性層１０１ｄによって磁化方向Ｂが固定された第２磁性層１０１ｃと、第１磁性層１０１ａと第２磁性層１０１ｃとの間に挟まれた非磁性絶縁層１０１ｂとを備える。そして、第１磁性層１０１ａの磁化方向Ａが、配線１０２及び１０４からの合成磁界によって磁化方向Ｂに対し平行または反平行に制御されることにより、０または１といった二値データがＴＭＲ素子１０１に書き込まれる。また、ＴＭＲ素子１０１の厚さ方向の抵抗値は、第１磁性層１０１ａの磁化方向Ａと第２磁性層１０１ｃの磁化方向Ｂとが平行か反平行かによって異なる。従って、ＴＭＲ素子１０１から二値データを読み出す際には、トランジスタ１０５を導通状態とし、第１磁性層１０１ａに接続された配線１０２から第２磁性層１０１ｃに接続された配線１０３へ電流を流す。そして、このときの電流値、または第１磁性層１０１ａと第２磁性層１０１ｃとの間の電位差に基づいて、二値データのうちいずれの値が記録されているかを判断する。
なお、上記ＭＲＡＭと同様の構成は、例えば特許文献１及び２に開示されている。
しかし、図３９に示したＭＲＡＭ構成には次の問題点がある。すなわち、このＭＲＡＭにおいては、配線１０２及び１０４の双方から磁界を与えられたＴＭＲ素子１０１においてのみ、第１磁性層１０１ａの磁化方向Ａが反転することが望ましい。しかしながら、配線１０２及び１０４は、それぞれの延伸方向に沿って配置されている全てのＴＭＲ素子１０１に対して磁界を提供する。従って、二値データを書き込もうとするＴＭＲ素子１０１以外のＴＭＲ素子１０１においても、配線１０２または１０４からの磁界によって、誤って第１磁性層１０１ａの磁化方向Ａが反転してしまうおそれがある。
このような誤書き込みを防止するための技術として、例えば特許文献３に開示された磁気メモリがある。この磁気メモリは、各記憶領域（メモリセル）毎に、ＴＭＲ素子と、ＴＭＲ素子に書き込み電流を流す配線（セルビット線）と、セルビット線に接続されたトランジスタとを備える。そして、ＴＭＲ素子に二値データを書き込むための書き込み電流をトランジスタによって制御することにより、二値データを書き込もうとするＴＭＲ素子に対してのみ磁界を与えることとしている。
特開２００１−３５８３１５号公報 特開２００２−１１０９３８号公報 特開２００４−１５３１８２号公報
しかしながら、特許文献１〜３に開示された構成には、次の共通した課題がある。すなわち、これらのＭＲＡＭ構成においては、ＴＭＲ素子が、複数の記憶領域にわたって延びる配線（例えば、図３９（ａ）の配線１０２、或いは特許文献３のビット線ＢＬなど）と基板との間に配置される。換言すれば、複数の記憶領域にわたる配線系統が形成される層（配線層）の内部にＴＭＲ素子が配置される。他方、配線層が積層される基板の表面には、ＴＭＲ素子から二値データを読み出すための電流を制御するトランジスタ（例えば、図３９（ａ）のトランジスタ１０５など）や、ＴＭＲ素子へ二値データを書き込むための書き込み電流を制御するためのトランジスタ（例えば、特許文献３の書き込み選択トランジスタ１９）などの半導体素子領域が形成される。このようなＭＲＡＭ構成では、ＴＭＲ素子から配線層内部へ拡散（マイグレーション）したＭｎ、Ｆｅ、Ｎｉ、Ｃｏなどの強磁性材料が、時を経るにつれて次第に基板表面のトランジスタまで達して他のドーパントと混ざり（コンタミネーション）、トランジスタの電気的特性を劣化させる。従って、ＭＲＡＭの寿命が大幅に縮まってしまう。また、ＭＲＡＭの製造工程においても、基板表面に形成された半導体素子領域へ強磁性材料が混入するおそれがある。
本発明は、上記した問題点を鑑みてなされたものであり、半導体素子領域への強磁性材料の拡散を低減できる磁気メモリ、及び、製造工程における半導体素子領域への強磁性材料の混入を防止できる磁気メモリの製造方法を提供することを目的とする。
上記課題を解決するために、本発明による磁気メモリは、ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる２次元状に配列された複数の記憶領域を備える磁気メモリであって、磁性材料層、半導体層、及び磁性材料層と半導体層との間に設けられた配線層を備え、磁性材料層は、外部磁界によって磁化方向が変化する感磁層を含み複数の記憶領域それぞれに設けられた磁気抵抗効果素子と、複数の記憶領域それぞれに設けられ、書き込み電流によって感磁層に外部磁界を提供する書き込み配線とを含み、半導体層は、複数の記憶領域それぞれにおいて、書き込み配線における書き込み電流の導通を制御する半導体書き込みスイッチ手段を構成する半導体領域を含み、配線層は、複数の記憶領域の各列に対応して設けられ、対応する列の記憶領域それぞれが有する書き込み配線に電気的に接続された第１の配線と、複数の記憶領域の各行に対応して設けられ、対応する行の記憶領域それぞれが有する半導体書き込みスイッチ手段の制御端子に電気的に接続された第２の配線とを含むことを特徴とする。
上記した磁気メモリでは、ＴＭＲ素子を含む磁性材料層と、半導体素子領域の一種である半導体書き込みスイッチ手段を含む半導体層との間に、記憶領域の各列に対応した第１の配線、及び各行に対応した第２の配線を含む配線層が設けられている。このように、ＴＭＲ素子を含む層（磁性材料層）と半導体素子領域を含む層（半導体層）との間に別の層（配線層）を挟むことにより、ＴＭＲ素子から拡散した強磁性材料が半導体層へ達しにくくなるので、半導体書き込みスイッチ手段を構成する半導体領域への強磁性材料の拡散を低減できる。また、上記した磁気メモリでは、磁性材料層を製造する工程と配線層及び半導体層を形成する工程とを分離できるので、半導体書き込みスイッチ手段が配線層によって保護された状態でＴＭＲ素子を形成することができる。従って、製造工程において、半導体書き込みスイッチ手段を構成する半導体領域への強磁性材料の混入を防止できる。
なお、上記した磁気メモリにおいて、半導体書き込みスイッチ手段の制御端子に電気的に接続された第２の配線とは、該第２の配線の一部が半導体書き込み手段の制御端子（電極）を兼ねているような形態をも含むものとする。
また、磁気メモリは、磁性材料層と半導体層との間に設けられ、磁気抵抗効果素子に含まれる元素の半導体層への拡散を防ぐための拡散防止層を更に備えることを特徴としてもよい。これにより、半導体書き込みスイッチ手段を構成する半導体領域への強磁性材料の拡散を更に効果的に低減できるとともに、製造工程において、半導体書き込みスイッチ手段を構成する半導体領域への強磁性材料の混入を更に効果的に防止できる。
また、磁気メモリは、拡散防止層が、Ｔｉ及びＲｕのうち少なくとも一方の元素を含むことを特徴としてもよい。これにより、拡散防止層における、磁気抵抗効果素子に含まれる元素の半導体層への拡散防止機能を好適に実現できる。
また、磁気メモリは、磁性材料層が、複数の記憶領域それぞれに設けられて磁気抵抗効果素子に電気的に接続され、磁気抵抗効果素子に読み出し電流を流す読み出し配線を更に含み、半導体層が、複数の記憶領域それぞれにおいて、読み出し配線における読み出し電流の導通を制御する半導体読み出しスイッチ手段を構成する半導体領域を更に含むことを特徴としてもよい。これにより、ＴＭＲ素子に記憶された二値データを好適に読み出すことができる。また、上述したように、この磁気メモリは半導体層と磁性材料層との間に配線層を挟んでいるので、半導体素子領域の一種である半導体読み出しスイッチ手段を構成する半導体領域への強磁性材料の拡散を低減できるとともに、製造工程において、半導体読み出しスイッチ手段を構成する半導体領域への強磁性材料の混入を防止できる。
本発明による磁気メモリの製造方法は、ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる２次元状に配列された複数の記憶領域を備える磁気メモリを製造する方法であって、半導体層を形成する半導体層形成工程と、半導体層上に配線層を形成する配線層形成工程と、配線層上に磁性材料層を形成する磁性材料層形成工程とを備え、半導体層形成工程は、複数の記憶領域それぞれにおいて半導体書き込みスイッチ手段を構成する半導体領域を半導体層に形成する工程を含み、配線層形成工程は、複数の記憶領域の各列に対応する第１の配線と、複数の記憶領域の各行に対応して設けられ、対応する行の記憶領域それぞれが有する半導体書き込みスイッチ手段の制御端子に電気的に接続された第２の配線とを配線層に形成する工程を含み、磁性材料層形成工程は、複数の記憶領域それぞれに設けられ、外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子と、複数の記憶領域それぞれに設けられるとともに第１の配線に電気的に接続され、書き込み電流によって感磁層に外部磁界を提供する書き込み配線とを磁性材料層に形成する工程を含むことを特徴とする。
上記した磁気メモリの製造方法は、半導体素子領域の一種である半導体書き込みスイッチ手段を構成する半導体領域を形成する工程を含む半導体層形成工程と、第１及び第２の配線を形成する工程を含む配線層形成工程と、ＴＭＲ素子を形成する工程を含む磁性材料層形成工程とを備えている。このように、半導体書き込みスイッチ手段を構成する半導体領域を形成する工程、並びに第１及び第２の配線を形成する工程と、ＴＭＲ素子を形成する工程とを完全に分離することによって、磁性材料層内にＴＭＲ素子を作り込む際に強磁性材料が配線層によって遮断され、半導体書き込みスイッチ手段を構成する半導体領域への強磁性材料の混入を防止できる。
本発明による磁気メモリによれば、半導体素子領域への強磁性材料の拡散を低減できる。また、本発明による磁気メモリの製造方法によれば、製造工程における半導体素子領域への強磁性材料の混入を防止できる。
以下、添付図面を参照しながら本発明による磁気メモリ及びその製造方法の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
まず、本発明による磁気メモリの一実施形態の構成について説明する。図１は、本実施形態による磁気メモリ１の全体構成を示す概念図である。磁気メモリ１は、記憶部２、ビット選択回路１１、ワード選択回路１２、ビット配線１３ａ及び１３ｂ、ワード配線１４、並びに接地配線１５を備える。記憶部２は、複数の記憶領域３からなる。複数の記憶領域３は、ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる二次元状に配列されている。複数の記憶領域３のそれぞれは、ＴＭＲ素子４、書き込み配線３１、及び読み出し配線３３を含む磁性素子部９と、書き込みトランジスタ３２と、読み出しトランジスタ３４とを有する。
ＴＭＲ素子４は、外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子である。具体的には、ＴＭＲ素子４は、感磁層である第１磁性層と、磁化方向が固定された第２磁性層と、第１磁性層及び第２磁性層に挟まれた非磁性絶縁層とを含んで構成される。ＴＭＲ素子４は、書き込み配線３１を流れる書き込み電流により発生する外部磁界を受けて第１磁性層の磁化方向が変化するように、書き込み配線３１の一部分に沿って配置される。そして、書き込み電流によって第１磁性層の磁化方向が変化すると、第１磁性層の磁化方向と第２磁性層の磁化方向との関係に応じて第１磁性層と第２磁性層との間の抵抗値が変化する。
書き込み配線３１は、書き込み電流によってＴＭＲ素子４の第１磁性層に外部磁界を提供するための配線である。書き込み配線３１の一端は、ビット配線１３ａに電気的に接続されている。書き込み配線３１の他端は、書き込みトランジスタ３２のソースまたはドレインに電気的に接続されている。書き込みトランジスタ３２は、書き込み配線３１における書き込み電流の導通を制御するための半導体書き込みスイッチ手段である。書き込みトランジスタ３２は、ドレイン及びソースの一方が書き込み配線３１に電気的に接続されており、他方がビット配線１３ｂに電気的に接続されている。書き込みトランジスタ３２のゲートは、ワード配線１４に電気的に接続されている。
読み出し配線３３は、ＴＭＲ素子４に読み出し電流を流すための配線である。具体的には、読み出し配線３３の一端はビット配線１３ａに電気的に接続されており、読み出し配線３３の他端は、ＴＭＲ素子４の第１磁性層側に電気的に接続されている。また、読み出しトランジスタ３４は、読み出し配線３３における読み出し電流の導通を制御するための半導体読み出しスイッチ手段である。読み出しトランジスタ３４のソース及びドレインの一方はＴＭＲ素子４の第２磁性層側に電気的に接続されており、ソース及びドレインの他方は接地配線１５に電気的に接続されている。また、読み出しトランジスタ３４のゲートは、ワード配線１４に電気的に接続されている。なお、ＴＭＲ素子４の第１磁性層側（第２磁性層側）とは、非磁性絶縁層に対して第１磁性層の側か或いは第２磁性層の側かを意味し、第１磁性層（第２磁性層）上に別の層が介在する場合を含むものとする。
ビット配線１３ａ及び１３ｂは、記憶領域３の各列に対応して配設されている。ビット配線１３ａ及び１３ｂは、本実施形態における第１の配線である。すなわち、ビット配線１３ａは、対応する列の記憶領域３それぞれが有する書き込み配線３１の一端に電気的に接続されている。さらに、本実施形態のビット配線１３ａは、対応する列の記憶領域３それぞれが有する読み出し配線３３の一端にも電気的に接続されている。ビット配線１３ｂは、対応する列の記憶領域３それぞれが有する書き込みトランジスタ３２のドレインまたはソースに電気的に接続されている。また、ワード配線１４は、本実施形態における第２の配線である。すなわち、ワード配線１４は、記憶領域３の各行に対応して配設されており、対応する行の記憶領域３それぞれが有する書き込みトランジスタ３２の制御端子であるゲートに電気的に接続されている。
ビット選択回路１１は、本実施形態における書き込み電流生成手段である。すなわち、ビット選択回路１１は、各記憶領域３の書き込み配線３１に正または負の書き込み電流を提供する機能を備える。具体的には、ビット選択回路１１は、磁気メモリ１の内部または外部からデータ書き込み時に指示されたアドレスに応じて、該アドレスに該当する列を選択するアドレスデコーダ回路と、選択した列に対応するビット配線１３ａとビット配線１３ｂとの間に、正または負の書き込み電流を供給するカレントドライブ回路とを含んで構成されている。また、ワード選択回路１２は、磁気メモリ１の内部または外部からデータ書き込み時に指示されたアドレスに応じて、該アドレスに該当する行を選択し、選択した行に対応するワード配線１４に制御電圧を提供する機能を備える。
以上の構成を備える磁気メモリ１は、次のように動作する。すなわち、磁気メモリ１の内部または外部からデータ書込みを行うアドレス（ｉ行ｊ列／１≦ｉ≦ｍ、１≦ｊ≦ｎ）が指定されると、ビット選択回路１１及びワード選択回路１２がそれぞれ該当するｊ列及びｉ行を選択する。ワード選択回路１２に選択されたｉ行に含まれる記憶領域３の書き込みトランジスタ３２においては、制御電圧がゲートに印加され、書き込み電流が導通可能な状態となる。また、ビット選択回路１１に選択されたｊ列に含まれる記憶領域３においては、ビット配線１３ａとビット配線１３ｂとの間に、データに応じた正または負の電圧が印加される。そして、ビット選択回路１１に選択されたｊ列及びワード選択回路１２に選択されたｉ行の双方に含まれる記憶領域３においては、書き込みトランジスタ３２を介して書き込み配線３１に書き込み電流が生じ、この書き込み電流による磁界によってＴＭＲ素子４の第１磁性層の磁化方向が反転する。こうして、指示されたアドレス（ｉ行ｊ列）の記憶領域３に二値データが書き込まれる。
また、磁気メモリ１の内部または外部からデータ読み出しを行うアドレス（ｋ行ｌ列／１≦ｋ≦ｍ、１≦ｌ≦ｎ）が指定されると、ビット選択回路１１及びワード選択回路１２がそれぞれ該当するｌ列及びｋ行を選択する。ワード選択回路１２に選択されたｋ行に含まれる記憶領域３の読み出しトランジスタ３４においては、制御電圧がゲートに印加され、読み出し電流が導通可能な状態となる。また、ビット選択回路１１に選択されたｌ列に対応するビット配線１３ａには、読み出し電流を流すための電圧がビット選択回路１１から印加される。そして、ビット選択回路１１に選択されたｌ列及びワード選択回路１２に選択されたｋ行の双方に含まれる記憶領域３においては、読み出し配線３３からの読み出し電流がＴＭＲ素子４及び読み出しトランジスタ３４を介して接地配線１５へ流れる。そして、例えばＴＭＲ素子４における電圧降下量が判別されることにより、指示されたアドレス（ｋ行ｌ列）の記憶領域３に記憶された二値データが読み出される。
ここで、本実施形態における記憶部２の具体的な構成について詳細に説明する。図２は、記憶部２を行方向に沿って切断したときの断面構成を示す拡大断面図である。図３は、記憶部２を図２におけるＩ−Ｉ線で切断したときの拡大断面図である。図４は、記憶部２を図２におけるII−II線で切断したときの拡大断面図である。
図２〜図４を参照すると、記憶部２は、半導体層６、配線層７、磁性材料層８、及び拡散防止層３６を備える。半導体層６は、半導体基板２１を含み記憶部２全体の機械的強度を維持するとともに、トランジスタ等の半導体素子領域が形成される層である。磁性材料層８は、ＴＭＲ素子４や、ＴＭＲ素子４に磁界を効率的に与えるための磁気ヨーク５といった磁性材料を含む構成物（磁性素子部９）が形成される層である。配線層７は、半導体層６と磁性材料層８との間に設けられる。配線層７は、ビット配線１３ａ、１３ｂ、及びワード配線１４といった各記憶領域３を貫く配線が形成される層である。また、配線層７には、磁性材料層８に形成された磁性素子部９と、半導体層６に形成されたトランジスタなどの半導体素子領域とを互いに電気的に接続するための配線が形成される。拡散防止層３６は、磁性素子部９に含まれる強磁性材料（強磁性元素）の半導体層６への拡散を防ぐための層である。
まず、半導体層６について説明する。半導体層６は、半導体基板２１と、絶縁領域２２と、書き込みトランジスタ３２のドレイン領域３２ａ及びソース領域３２ｃと、読み出しトランジスタ３４のドレイン領域３４ａ及びソース領域３４ｃとを有する。半導体基板２１は、例えばＳｉ基板からなり、ｐ型またはｎ型の不純物がドープされている。絶縁領域２２は、半導体基板２１上において書き込みトランジスタ３２及び読み出しトランジスタ３４以外の領域に形成されており、書き込みトランジスタ３２と読み出しトランジスタ３４とを電気的に分離している。絶縁領域２２は、例えばＳｉＯ２といった絶縁性材料からなる。
図３を参照すると、読み出しトランジスタ３４は、半導体基板２１とは反対導電型の半導体領域であるドレイン領域３４ａ及びソース領域３４ｃ、ゲート電極３４ｂ、並びに半導体基板２１の一部によって構成されている。ドレイン領域３４ａ及びソース領域３４ｃは、例えばＳｉ基板の表面近傍に、半導体基板２１とは反対導電型の不純物がドープされて形成されている。ドレイン領域３４ａとソース領域３４ｃとの間には半導体基板２１が介在しており、その半導体基板２１上に間隔をあけてゲート電極３４ｂが配置されている。このような構成により、読み出しトランジスタ３４では、ゲート電極３４ｂに電圧（制御電圧）が印加されると、ドレイン領域３４ａ及びソース領域３４ｃが互いに導通する。なお、本実施形態では、ゲート電極３４ｂは、半導体層６ではなく後述する配線層７に設けられている。
図４を参照すると、書き込みトランジスタ３２は、半導体基板２１とは反対導電型の半導体領域であるドレイン領域３２ａ及びソース領域３２ｃ、ゲート電極３２ｂ、並びに半導体基板２１の一部によって構成されている。ドレイン領域３２ａ及びソース領域３２ｃは、例えばＳｉ基板の表面近傍に、半導体基板２１とは反対導電型の不純物がドープされて形成されている。ドレイン領域３２ａとソース領域３２ｃとの間には半導体基板２１が介在しており、その半導体基板２１上に間隔をあけてゲート電極３２ｂが配置されている。このような構成により、書き込みトランジスタ３２では、ゲート電極３２ｂに電圧（制御電圧）が印加されると、ドレイン領域３２ａ及びソース領域３２ｃが互いに導通する。なお、本実施形態では、ゲート電極３２ｂは、半導体層６ではなく後述する配線層７に設けられている。
次に、磁性材料層８について説明する。磁性材料層８は、絶縁領域２４と、磁性素子部９とを含んで構成されている。磁性素子部９は、ＴＭＲ素子４と、磁気ヨーク５と、書き込み配線３１と、読み出し配線３３とを有する。なお、磁性材料層８においては、磁性素子部９及び他の配線以外の領域は、絶縁領域２４によって占められている。ここで、図５及び図６は、ＴＭＲ素子４及びその周辺構造の拡大図である。図５は、記憶領域３の行方向に沿った断面であり、図６は、記憶領域３の列方向に沿った断面である。図５及び図６を参照すると、ＴＭＲ素子４は、第１磁性層４１、非磁性絶縁層４２、第２磁性層４３、及び反強磁性層４４が順に積層されてなる。第１磁性層４１は本実施形態における感磁層であり、書き込み配線３１からの外部磁界によって磁化方向が変化し、二値データを記録することができる。第１磁性層４１の材料としては、例えばＣｏ、ＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔなどの強磁性材料を用いることができる。
また、第２磁性層４３では、反強磁性層４４によって磁化方向が固定されている。すなわち、反強磁性層４４と第２磁性層４３との接合面における交換結合によって、第２磁性層４３の磁化方向が安定化されている。第２磁性層４３の磁化容易軸方向は、第１磁性層４１の磁化容易軸方向に沿うように設定される。第２磁性層４３の材料としては、例えばＣｏ、ＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔなどの強磁性材料を用いることができる。また、反強磁性層４４の材料としては、ＩｒＭｎ、ＰｔＭｎ、ＦｅＭｎ、ＰｔＰｄＭｎ、ＮｉＯ、またはこれらのうち任意の組み合わせの材料を用いることができる。
非磁性絶縁層４２は、非磁性且つ絶縁性の材料からなる層である。第１磁性層４１と第２磁性層４３との間に非磁性絶縁層４２が介在することにより、第１磁性層４１と第２磁性層４３との間には、トンネル磁気抵抗効果（ＴＭＲ）が生じる。すなわち、第１磁性層４１と第２磁性層４３との間には、第１磁性層４１の磁化方向と第２磁性層４３の磁化方向との相対関係（平行または反平行）に応じた電気抵抗が生じる。非磁性絶縁層４２の材料としては、例えばＡｌ、Ｚｎ、Ｍｇといった金属の酸化物または窒化物が好適である。
なお、第２磁性層４３の磁化方向を安定化させる層として、反強磁性層４４に代えて、非磁性金属層或いはシンセティックＡＦ（反強磁性）層を介して第３磁性層を設けても良い。この第３磁性層が第２磁性層４３と反強磁性結合を形成することにより、第２磁性層４３の磁化方向をさらに安定化させることができる。また、第２磁性層４３から第１磁性層４１への静磁界の影響を防止できるので、第１磁性層４１の磁化反転を容易にすることができる。このような第３磁性層の材料としては特に制限はないが、例えばＣｏ、ＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔなどの強磁性材料を単独で、或いは複合させて用いることが好ましい。また、第２磁性層４３と第３磁性層との間に設けられる非磁性金属層の材料としては、Ｒｕ、Ｒｈ、Ｉｒ、Ｃｕ、Ａｇなどが好適である。なお、非磁性金属層の厚さは、第２磁性層４３と第３磁性層との間に強い反強磁性結合を得るために２ｎｍ以下であることが好ましい。
ＴＭＲ素子４の第１磁性層４１上には、読み出し配線３３が設けられている。読み出し配線３３は導電性の金属からなり、記憶領域３の行方向に延びている。読み出し配線３３の一端は、第１磁性層４１に電気的に接続されている。読み出し配線３３の他端は、垂直配線１６ｆを介して電極１７ｂに電気的に接続されている（図２参照）。また、ＴＭＲ素子４の反強磁性層４４は、電極３５上に設けられており、電極３５と電気的に接続されている。この構成により、読み出し電流を読み出し配線３３からＴＭＲ素子４へ流すことができる。
また、読み出し配線３３上には、書き込み配線３１が設けられている。読み出し配線３３と書き込み配線３１との間には間隙があいており、絶縁領域２４の材料で満たされることによって互いに絶縁されている。書き込み配線３１は導電性の金属からなり、記憶領域３の行方向に延びている。書き込み配線３１の一端は、垂直配線１６ａを介して電極１７ａに電気的に接続されている（図２参照）。また、書き込み配線３１の他端は、垂直配線１６ｈを介して電極１７ｃに電気的に接続されている（図２参照）。なお、ＴＭＲ素子４の第１磁性層４１の磁化容易軸方向は、書き込み配線３１の長手方向と交差する方向（すなわち、書き込み電流の方向と交差する方向）に沿うように設定される。
磁気ヨーク５は、書き込み配線３１の周囲を覆い、書き込み電流によって発生する磁界を効率よくＴＭＲ素子４へ提供するための強磁性部材である。磁気ヨーク５は、所定の長さの空隙を介して対向する少なくとも一対の開放端部を有する略環状体からなり、書き込み配線３１の延在方向の一部において書き込み配線３１の外周を囲むように配設されている。具体的には、本実施形態の磁気ヨーク５は、一対の対向ヨーク５ｂと、一対のピラーヨーク５ｃと、ビームヨーク５ｄとによって構成されている。このうち、一対の対向ヨーク５ｂは、一対の開放端部として一対の端面５ａを有し、第１磁性層４１の磁化容易軸方向に沿って互いに対向するように設けられている。そして、ＴＭＲ素子４は、その一対の側面４ａ（図６参照）がそれぞれ一対の端面５ａに対向するように、且つ第１磁性層４１の磁化容易軸方向が一対の端面５ａの並ぶ方向に沿うように配置される。また、ビームヨーク５ｄは、書き込み配線３１におけるＴＭＲ素子４とは反対側の面に沿って設けられている。一対のピラーヨーク５ｃは、書き込み配線３１の側面に沿って設けられており、一対の対向ヨーク５ｂそれぞれにおける端面５ａとは異なる側の一端と、ビームヨーク５ｄの両端とを繋いでいる。以上の構成によって、対向ヨーク５ｂ、ピラーヨーク５ｃ、及びビームヨーク５ｄは、書き込み配線３１の延在方向の一部（ＴＭＲ素子４上の部分）において書き込み配線３１の外周を囲んでいる。
磁気ヨーク５を構成する材料としては、例えばＮｉ、Ｆｅ、Ｃｏのうち少なくとも一つの元素を含む金属が好適である。また、磁気ヨーク５は、その磁化容易軸方向がＴＭＲ素子４の第１磁性層４１の磁化容易軸方向に沿うように形成されている。また、書き込み配線３１の周方向と直交する面における磁気ヨーク５の断面積は、一対の端面５ａにおいて最も小さくなっている。具体的には、磁気ヨーク５の対向ヨーク５ｂ、ピラーヨーク５ｃ、及びビームヨーク５ｄのうち対向ヨーク５ｂの断面積が最も小さくなっている。そして、さらに好適には、対向ヨーク５ｂが端面５ａに近づくほど細くなっていることが好ましい。
なお、絶縁領域２４の材料としては、半導体層６の絶縁領域２２と同様に、ＳｉＯ２といった絶縁性材料を用いることができる。
次に、配線層７について説明する。配線層７は、絶縁領域２３と、ビット配線１３ａ及び１３ｂと、ワード配線１４と、接地配線１５と、複数の垂直配線及び水平配線とを有する。なお、配線層７においては、各配線以外の領域は、すべて絶縁領域２３によって占められている。絶縁領域２３の材料としては、半導体層６の絶縁領域２２と同様に、ＳｉＯ２といった絶縁性材料を用いることができる。また、垂直配線の材料としては例えばＷを、水平配線の材料としては例えばＡｌを、それぞれ用いることができる。
図２を参照すると、磁性材料層８の書き込み配線３１の一端が接続された電極１７ａは、垂直配線１６ｂを介してビット配線１３ａに電気的に接続されている。また、ＴＭＲ素子４の第２磁性層４３側に電気的に接続された電極３５は、配線層７の垂直配線１６ｃ〜１６ｅ及び水平配線１８ａ、１８ｂに電気的に接続されており、垂直配線１６ｅは読み出しトランジスタ３４のドレイン領域３４ａとオーミック接合されている。また、磁性材料層８においてＴＭＲ素子４の第１磁性層４１側に読み出し配線３３を介して電気的に接続された電極１７ｂは、垂直配線１６ｇを介して水平配線１８ｃに電気的に接続されている。なお、水平配線１８ｃは、図示しない配線によってビット配線１３ａに電気的に接続されている。
また、図３を参照すると、接地配線１５は垂直配線１６ｎに電気的に接続されており、垂直配線１６ｎは読み出しトランジスタ３４のソース領域３４ｃとオーミック接合されている。また、ワード配線１４の一部は、読み出しトランジスタ３４のゲート電極３４ｂとなっている。すなわち、図３に示すゲート電極３４ｂは、記憶領域３の行方向に延びるワード配線１４の一部によって構成されている。このような構成によって、ワード配線１４は、読み出しトランジスタ３４の制御端子（ゲート電極３４ｂ）に電気的に接続される。
また、図４を参照すると、磁性材料層８の書き込み配線３１の他端が接続された電極１７ｃは、配線層７の垂直配線１６ｉ〜１６ｋ及び水平配線１８ｄ、１８ｅに電気的に接続されており、垂直配線１６ｋは書き込みトランジスタ３２のドレイン領域３２ａとオーミック接合されている。また、水平配線１８ｈは垂直配線１６ｑに電気的に接続されており、垂直配線１６ｑは書き込みトランジスタ３２のソース領域３２ｃとオーミック接合されている。なお、水平配線１８ｈは、図示しない配線によってビット配線１３ｂ（図２参照）に電気的に接続されている。また、ワード配線１４の一部は、書き込みトランジスタ３２のゲート電極３２ｂとなっている。すなわち、図４に示すゲート電極３２ｂは、記憶領域３の行方向に延びるワード配線１４の一部によって構成されている。このような構成によって、ワード配線１４は、書き込みトランジスタ３２の制御端子（ゲート電極３２ｂ）に電気的に接続される。
次に、拡散防止層３６について説明する。拡散防止層３６は、磁性素子部９のＴＭＲ素子４及び磁気ヨーク５に含まれる強磁性材料（強磁性元素）の半導体層６への拡散を防ぐための層である。本実施形態では、拡散防止層３６は、磁性材料層８と配線層７との間に設けられる。拡散防止層３６は、強磁性材料の通過を阻止する材料、例えばＴｉ及びＲｕのうち少なくとも一方の元素を含むことが好ましい。なお、拡散防止層３６は、磁性材料層８と半導体層６との間に配置されていればよく、例えば配線層７と半導体層６との間、或いは配線層７の内部に配置されることもできる。また、本実施形態では電極１７ａ〜１７ｃが拡散防止層３６に対して磁性材料層８側に位置しているが、電極１７ａ〜１７ｃは、拡散防止層３６に対して配線層７側に位置してもよい。
ここで、図７及び図８を参照して、本実施形態の記憶領域３におけるＴＭＲ素子４周辺の動作について説明する。図７（ａ）に示すように、書き込み配線３１に負の書き込み電流Ｉｗ１が流れると、書き込み配線３１の周囲には書き込み配線３１の周方向に磁界Φ１が発生する。磁界Φ１は、書き込み配線３１の周囲に設けられた磁気ヨーク５の内部、及び一対の端面５ａ間の間隙を経由する閉じた経路を形成する。なお、本実施形態では、磁気ヨーク５の対向ヨーク５ｂ、ピラーヨーク５ｃ、及びビームヨーク５ｄのうち対向ヨーク５ｂの断面積が最も小さくなっているので、磁気ヨーク５内部に形成される磁界Φ１の磁束密度は、対向ヨーク５ｂにおいて最も大きくなる。
書き込み配線３１の周囲に磁界Φ１が生じると、磁気ヨーク５の磁界閉じ込め作用によってＴＭＲ素子４の第１磁性層４１に磁界Φ１（外部磁界）が効率よく提供される。この磁界Φ１によって、第１磁性層４１の磁化方向Ａは磁界Φ１と同じ方向を向く。ここで、第２磁性層４３の磁化方向Ｂが、反強磁性層４４との交換結合によって予め磁界Φ１と同じ方向を向いている場合には、第１磁性層４１の磁化方向Ａと第２磁性層４３の磁化方向Ｂとが互いに同じ向き、すなわち平行状態となる。こうして、ＴＭＲ素子４に二値データの一方（例えば０）が書き込まれる。
ＴＭＲ素子４に書き込まれた二値データを読み出す際には、図７（ｂ）に示すように、読み出し配線３３と電極３５との間に読み出し電流Ｉｒを流し、その電流値の変化または読み出し配線３３と電極３５との間の電位差の変化を検出する。これにより、ＴＭＲ素子４が二値データのうちいずれを記録しているか（すなわち、第１磁性層４１の磁化方向Ａが第２磁性層４３の磁化方向Ｂと平行か反平行か）が判別できる。例えば、第１磁性層４１の磁化方向Ａが第２磁性層４３の磁化方向Ｂと平行である場合、非磁性絶縁層４２におけるトンネル磁気抵抗効果（ＴＭＲ）によって、第１磁性層４１と第２磁性層４３との間の抵抗値が比較的小さくなる。従って、例えば読み出し電流Ｉｒを一定とした場合には読み出し配線３３と電極３５との間の電位差が比較的小さくなることから、ＴＭＲ素子４に二値データとして０が書き込まれていることがわかる。
また、図８（ａ）に示すように、書き込み配線３１に正の書き込み電流Ｉｗ２が流れると、書き込み配線３１の周囲には磁界Φ１とは逆回りの磁界Φ２が発生する。磁界Φ２は、磁気ヨーク５の内部、及び一対の端面５ａ間の間隙を経由する閉じた経路を形成する。なお、磁界Φ１と同様に、磁気ヨーク５内部に形成される磁界Φ２の磁束密度は、対向ヨーク５ｂにおいて最も大きくなる。
書き込み配線３１の周囲に磁界Φ２が生じると、磁気ヨーク５の磁界閉じ込め作用によってＴＭＲ素子４の第１磁性層４１に磁界Φ２（外部磁界）が効率よく提供される。この磁界Φ２によって、第１磁性層４１の磁化方向Ａは磁界Φ２と同じ方向を向く。ここで、第２磁性層４３の磁化方向Ｂが磁界Φ２とは逆の方向を向いている場合には、第１磁性層４１の磁化方向Ａと第２磁性層４３の磁化方向Ｂとが互いに逆向き、すなわち反平行状態となる。こうして、ＴＭＲ素子４に二値データの他方（例えば１）が書き込まれる。
第１磁性層４１の磁化方向Ａが第２磁性層４３の磁化方向Ｂと反平行である場合、非磁性絶縁層４２におけるトンネル磁気抵抗効果（ＴＭＲ）によって、第１磁性層４１と第２磁性層４３との間の抵抗値が比較的大きくなる。従って、例えば図８（ｂ）に示すように読み出し配線３３と電極３５との間に一定の読み出し電流Ｉｒを流すと、読み出し配線３３と電極３５との間の電位差が比較的大きくなる。このことから、ＴＭＲ素子４に二値データとして１が書き込まれていることがわかる。
以上に説明した、本実施形態による磁気メモリ１が有する効果について説明する。本実施形態の磁気メモリ１では、ＴＭＲ素子４を含む磁性材料層８と、書き込みトランジスタ３２を含む半導体層６との間に、記憶領域３の各列に対応したビット配線１３ａ及び１３ｂ、及び各行に対応したワード配線１４を含む配線層７が設けられている。このように、ＴＭＲ素子４を含む層（磁性材料層８）と書き込みトランジスタ３２を含む層（半導体層６）との間に別の層（配線層７）を挟むことにより、ＴＭＲ素子４から拡散した強磁性材料が半導体層６へ達しにくくなるので、書き込みトランジスタ３２のドレイン領域３２ａ及びソース領域３２ｃへの強磁性材料の拡散を低減できる。また、後述するように、本実施形態の磁気メモリ１では、磁性材料層８を製造する工程と、配線層７及び半導体層６を形成する工程とを分離できる。これにより、書き込みトランジスタ３２が配線層７によって保護された状態でＴＭＲ素子４を形成することができる。従って、製造工程において、書き込みトランジスタ３２のドレイン領域３２ａ及びソース領域３２ｃへの強磁性材料の混入を防止できる。
このような磁気メモリ１は、書き込みトランジスタ３２を各記憶領域３毎に備えることによって実現される。すなわち、書き込みトランジスタ３２が各記憶領域３毎に配置されることによって、図３９（ａ）に示した従来の磁気メモリ１００とは異なり、ＴＭＲ素子４へ外部磁界Φ１、Φ２を提供する書き込み配線３１を各記憶領域３毎に独立して配置することができる。従って、複数の記憶領域３にわたって設置されるビット配線１３ａ、１３ｂを磁性材料層８から分離して設けることができ、磁性材料層８と配線層７及び半導体層６とを分離することが可能となった。
また、本実施形態のように、磁気メモリ１は、ＴＭＲ素子４に含まれる元素の半導体層６への拡散を防ぐための拡散防止層３６を磁性材料層８と半導体層６との間に備えることが好ましい。これにより、ドレイン領域３２ａ及びソース領域３２ｃへの強磁性材料の拡散を更に効果的に低減できるとともに、製造工程におけるドレイン領域３２ａ及びソース領域３２ｃへの強磁性材料の混入を更に効果的に防止できる。
また、本実施形態のように、複数の記憶領域３それぞれに設けられてＴＭＲ素子４に電気的に接続され、ＴＭＲ素子４に読み出し電流Ｉｒを流す読み出し配線３３を磁性材料層８が含むことが好ましい。そして、複数の記憶領域３それぞれにおいて、読み出し電流Ｉｒの導通を制御する読み出しトランジスタ３４を構成するドレイン領域３４ａ及びソース領域３４ｃを半導体層６が含むことが好ましい。これにより、ＴＭＲ素子４に記憶された二値データを好適に読み出すことができる。また、磁気メモリ１は半導体層６と磁性材料層８との間に配線層７を挟んでいるので、ドレイン領域３４ａ及びソース領域３４ｃへの強磁性材料の拡散を低減できるとともに、製造工程において、ドレイン領域３４ａ及びソース領域３４ｃへの強磁性材料の混入を防止できる。
また、本実施形態のように、磁気ヨーク５は、所定の長さの空隙を介して対向する少なくとも一対の開放端部（端面５ａ）を有する略環状体からなり、書き込み配線３１の延在方向の一部において書き込み配線３１の外周を囲むように配設されることが好ましい。これにより、書き込み電流Ｉｗ１、Ｉｗ２による磁界のうち、ＴＭＲ素子４から逸れた方向へ放出される磁界を低減することができる。また、磁気ヨーク５が、ＴＭＲ素子４の一対の側面４ａのそれぞれに対向する一対の端面５ａを有することによって、周方向に閉じた経路を構成する磁気ヨーク５内部の磁界Φ１、Φ２をＴＭＲ素子４の第１磁性層４１へ効率よく提供することができる。このように、本実施形態の磁気メモリ１によれば、書き込み電流Ｉｗ１、Ｉｗ２による磁界Φ１、Φ２をＴＭＲ素子４へ効率よく提供できるので、ＴＭＲ素子４の第１磁性層４１の磁化方向Ａを小さな書き込み電流Ｉｗ１、Ｉｗ２でもって反転させることができる。
また、本実施形態の磁気メモリ１によれば、上記した磁気ヨーク５の作用により、第１磁性層４１の磁化方向Ａを小さな書き込み電流Ｉｗ１、Ｉｗ２でもって反転できるので、書き込み電流Ｉｗ１、Ｉｗ２の導通を制御する書き込みトランジスタ３２を小型化でき、各記憶領域３毎に書き込みトランジスタ３２を容易に配置することができる。
また、本実施形態のように、磁気ヨーク５の磁化容易軸方向は、第１磁性層４１の磁化容易軸方向に沿っていることが好ましい。また、磁気ヨーク５における周方向と直交する断面の面積は、一対の端面５ａにおいて最も小さいことが好ましい。これらにより、磁気ヨーク５内部の磁界Φ１、Φ２を、ＴＭＲ素子４の第１磁性層４１へ更に効率よく与えることができる。
続いて、本実施形態による磁気メモリ１の製造方法の一例について説明する。まず、図９〜図２６を参照して、半導体層形成工程及び配線層形成工程について説明する。そして、図２７〜図３７を参照して、磁性材料層形成工程について説明する。なお、図９〜図３７は、いずれも図２のＩ−Ｉ線及びII−II線に沿った断面であり、その製造過程を順に示している。
まず、図９に示すように、半導体基板２１としてｐ型シリコン基板を用意する。そして、半導体基板２１上に熱酸化法によりＳｉＯ２膜６１を成膜し、ＳｉＯ２膜６１上に、例えばＳｉＨ及びＮＨ３を原料ガスとする熱ＣＶＤによりＳｉ３Ｎ４膜６２を成膜する。次に、書き込みトランジスタ３２及び読み出しトランジスタ３４の活性領域（ＬＯＣＯＳ）を形成するために、開口７０ａを有するレジストマスク７０をフォトリソグラフィにより形成し、反応性イオンエッチング（ＲＩＥ）によりＳｉＯ２膜６１及びＳｉ３Ｎ４膜６２にそれぞれ開口６１ａ及び６２ａを形成（パターニング）する（図１０参照）。
続いて、レジストマスク７０を除去した後、図１１に示すように、Ｓｉ３Ｎ４膜６２をマスクとして熱酸化法によりＳｉＯ２膜６１の露出部分を酸化させ、ＳｉＯ２のフィールド酸化膜（すなわち絶縁領域２２）を形成する。その後、湿式エッチングによりＳｉＯ２膜６１及びＳｉ３Ｎ４膜６２を除去する。
続いて、図１２に示すように、半導体基板２１上及び絶縁領域２２上に、ＳｉＯ２からなるゲート絶縁膜２３ａを熱酸化法によって薄く成膜する。そして、図１３に示すように、ゲート絶縁膜２３ａ上に多結晶シリコン膜６３を成膜する。このとき、多結晶シリコン膜６３を、原料ガスとして例えばＳｉＨ及びＮ２を用いた熱ＣＶＤによって成膜する。その後、図１４に示すように、ゲート電極パターンを有するレジストマスクを多結晶シリコン膜６３上に形成し、ＲＩＥによって多結晶シリコン膜６３をエッチングすることにより、ゲート電極３２ｂ（３４ｂ）を形成する。なお、ゲート電極３２ｂ（３４ｂ）をワード配線１４（図２〜図４参照）の一部として形成する場合には、ワード配線パターンを有するレジストマスクを多結晶シリコン膜６３上に形成し、ＲＩＥによって多結晶シリコン膜６３をエッチングすることにより、ワード配線１４を形成するとよい。そして、ゲート絶縁膜２３ａのうち、ゲート電極３２ｂ（３４ｂ）と半導体基板２１との間に存在する部分以外の部分を、ゲート電極３２ｂ（３４ｂ）をマスクとしてＲＩＥにより除去する。なお、こうして成形されたゲート絶縁膜２３ａは、絶縁領域２３（図２〜図４参照）の一部となる。続いて、ゲート電極３２ｂ（３４ｂ）をマスクとしてイオン８０（例えばＡｓ）を半導体基板２１に注入することにより、ゲート電極３２ｂ（３４ｂ）に対して自己整合的に、ｎ＋型のドレイン領域３２ａ（３４ａ）、並びにソース領域３２ｃ（３４ｃ）を形成する。こうして、半導体層６が完成する。
続いて、図１５に示すように、原料ガスとして例えばＳｉＨ及びＯ２を用いたＣＶＤにより、ＳｉＯ２からなる層間絶縁膜２３ｃを半導体基板２１上の全面にわたって形成する。なお、この層間絶縁膜２３ｃもまた、絶縁領域２３の一部となる。そして、ドレイン領域３２ａ（３４ａ）、ゲート電極３２ｂ（３４ｂ）、及びソース領域３２ｃ（３４ｃ）のそれぞれに対応する電極引出し用コンタクトホールを形成するために、図１６に示すように、層間絶縁膜２３ｃにコンタクトホール２３ｄ〜２３ｆを形成する。このとき、コンタクトホール２３ｄ〜２３ｆの位置及び形状に応じた開口を有するレジストパターンを層間絶縁膜２３ｃ上に形成し、ＲＩＥにより層間絶縁膜２３ｃをエッチングすることによりコンタクトホール２３ｄ〜２３ｆを形成するとよい。
続いて、図１７に示すように、層間絶縁膜２３ｃ上及びコンタクトホール２３ｄ〜２３ｆの内部にＡｌ膜６４をスパッタにより成膜する。そして、図１８に示すように、Ａｌ膜６４を所定パターンのレジストマスクを用いてエッチング（ＲＩＥ）することにより、ドレイン領域３２ａ（３４ａ）に電気的に接続された配線１６ｒ、ゲート電極３２ｂ（３４ｂ）に電気的に接続された配線１６ｓ、及びソース領域３２ｃ（３４ｃ）に電気的に接続された配線１６ｔを形成する。なお、本製造方法においては、配線１６ｒ〜１６ｔは垂直配線及び水平配線の双方を兼ねている。勿論、図２〜図４に示したように、垂直配線部分と水平配線部分とを別材料（別工程）にて形成してもよい。また、配線１６ｒ〜１６ｔは、必要に応じて省略してもよい。特に、ゲート電極３２ｂ（３４ｂ）に電気的に接続される配線１６ｓは、ゲート電極３２ｂ（３４ｂ）をワード配線１４（図１参照）として兼用する場合には、不要となる。逆に、ゲート電極３２ｂ（３４ｂ）をワード配線１４として利用しない場合には、配線１６ｓをワード配線１４としてもよい。
続いて、原料ガスとして例えばＳｉＨ及びＯ２を用いたＣＶＤにより、図１９に示すように、ＳｉＯ２からなる層間絶縁膜２３ｇを半導体基板２１上の全面にわたって形成する。なお、この層間絶縁膜２３ｇもまた、絶縁領域２３の一部となる。そして、図２０に示すように、垂直配線を設ける部位に開口を有するレジストパターンを層間絶縁膜２３ｇ上に形成後、層間絶縁膜２３ｇをエッチング（ＲＩＥ）することによって、層間絶縁膜２３ｇにホール２３ｈ及び２３ｉを形成する。続いて、図２１に示すように、層間絶縁膜２３ｇ上、並びにホール２３ｈ及び２３ｉの内部に、Ｗ膜６５をＣＶＤにより成膜する。そして、図２２に示すように、化学機械研磨（ＣＭＰ）により、ホール２３ｈ及び２３ｉ以外に成膜されたＷ膜６５を除去するとともに、層間絶縁膜２３ｇの表面を平滑化する。こうして、垂直配線１６ｕ、１６ｖが形成される。なお、これら垂直配線１６ｕ、１６ｖは、図２〜図４における各垂直配線の一例であり、所定の箇所に垂直配線を上記製造方法によって形成するとよい。
続いて、図２３に示すように、平滑化された層間絶縁膜２３ｇ上及び垂直配線１６ｕ、１６ｖ上に、Ａｌ膜６６をスパッタにより成膜する。そして、所定パターンのレジストマスクをＡｌ膜６６上に形成後、Ａｌ膜６６をエッチング（ＲＩＥ）することにより、図２４に示すような水平配線１８ｉ及び１８ｊを形成する。なお、これら水平配線１８ｉ、１８ｊは、図２〜図４における各水平配線の一例であり、所定の箇所に水平配線を上記製造方法によって形成するとよい。また、このとき、複数の記憶領域３にわたって配置されるビット配線１３ａ及び１３ｂも、水平配線１８ｉ及び１８ｊと同様の製造工程により形成する。この後、垂直配線及び水平配線を、前述した工程（図１９〜図２４参照）と同様にして繰り返し形成することにより、配線層７内部の全ての配線を形成する。なお、配線層７の形成工程は、垂直配線の形成並びに層間絶縁膜の平滑化にて完了する。すなわち、図２５に示すように、最上段の層間絶縁膜２３ｉ（絶縁領域２３の一部となる）を形成し、層間絶縁膜２３ｉにホール２３ｋ及び２３ｍを形成し、Ｗ膜６７を層間絶縁膜２３ｉ上及びホール２３ｋ、２３ｍ内部に成膜する。そして、図２６に示すように、ＣＭＰにより、ホール２３ｋ及び２３ｍ以外に成膜されたＷ膜６７を除去するとともに、層間絶縁膜２３ｉの表面を平滑化し、垂直配線１６ｗ、１６ｘを形成する。この垂直配線１６ｗ、１６ｘの形成工程と同様の工程により、図２〜図４に示した垂直配線１６ｂ、１６ｃ、１６ｇ、及び１６ｉを形成する。こうして、配線層７が完成する。なお、層間絶縁膜２３ｉの平滑面は、配線層７形成工程と磁性材料層８形成工程とのインターフェイス面７ａとなる。インターフェイス面７ａにおける配線層７と磁性材料層８との電気的な接合は、Ｗからなる垂直配線により行うとよい。
なお、磁気メモリ１に拡散防止層３６を設ける場合には、層間絶縁膜２３ｉの表面を平滑化した後、層間絶縁膜２３ｉ上に例えばスパッタ等によりＴｉまたはＲｕを成膜することにより拡散防止層３６を形成するとよい。
続いて、磁性材料層形成工程について説明する。図２７に示すように、配線層７の垂直配線１６ｃ上に電極３５を形成する。その後、ＴＭＲ素子４を形成するために、高真空（ＵＨＶ）ＤＣスパッタ装置により、例えば、Ｔａ層下地層、ＩｒＭｎ層、ＣｏＦｅ層及びＡｌ層を順次成膜する。その後、酸素プラズマによりＡｌ層の酸化を行い、トンネル絶縁層（すなわち、図５及び図６に示した非磁性絶縁層４２となる層）を形成した後、ＣｏＦｅ層及びＴａ保護層を形成する。
次に、図２８に示すように、リソグラフィ装置によりレジストマスク７１を形成した後、イオンミリングによりＴＭＲ素子４を形成する。その後、ＣＶＤ装置を用いて、例えばＳｉ（ＯＣ２Ｈ５）４によりＴＭＲ素子４の側面及び電極３５の上部にＳｉＯ２絶縁層２４ａを形成する。さらに一対の対向ヨーク５ｂを形成するためにスパッタ装置により例えばＮｉＦｅ膜６８を成膜した後、レジストマスク７１を除去する。そして、図２９に示すように、対向ヨーク５ｂの形状に応じたレジストマスク７２をＮｉＦｅ膜６８上及びＴＭＲ素子４上に形成し、イオンミリングによりＮｉＦｅ膜６８を成形することにより一対の対向ヨーク５ｂを形成する。その後、レジストマスク７２を除去する。
続いて、図３０に示すように、ＴＭＲ素子４の上面と接するように読み出し配線３３を形成する。次に、読み出し配線３３上、絶縁層２４ａ上、及び対向ヨーク５ｂ上に、絶縁層２４ａと同じ材料からなる絶縁層２４ｂをＣＶＤ法により形成する。そして、例えばＣｕなどの導電性の良い材料からなるめっき下地膜３１ａを、スパッタリングにより絶縁層２４ｂ上に形成する。
続いて、図３１に示すように、めっき下地膜３１ａ上に選択的にレジストマスク７３を形成する。ここでは、ＴＭＲ素子４上であってＴＭＲ素子４の上面よりも広い領域に開口を有するレジストマスク７３を形成する。そして、全体をめっき槽に浸し、めっき下地膜３１ａを電極として利用しためっき処理によって書き込み配線３１ｂを形成する。めっき処理を行ったのち、図３２に示すように、レジストマスク７３を除去し、さらに、めっき下地膜３１ａのうち露出した部分をミリング等により除去する。こうして、書き込み配線３１が形成される。
続いて、図３３に示すように、絶縁層２４ａ及び２４ｂと同じ材料からなる絶縁層２４ｃを、ＣＶＤ法により書き込み配線３１上及び絶縁層２４ｂ上に形成する。そして、絶縁層２４ｃ上に選択的にレジストマスク７４を形成する。ここでは、書き込み配線３１上であって書き込み配線３１の上面よりもやや広い領域にレジストマスク７４を形成する。そして、絶縁層２４ｂ及び２４ｃのうちレジストマスク７４に覆われていない部分をＲＩＥ等により除去し、対向ヨーク５ｂを露出させた後、レジストマスク７４を除去する（図３４参照）。
続いて、図３５に示すように、絶縁層２４ａ上にレジストマスク７５を選択的に形成する。このとき、対向ヨーク５ｂ及び書き込み配線３１を覆わないようにレジストマスク７５を形成する。そして、レジストマスク７５が設けられていない領域に、例えばスパッタリングにより一対のピラーヨーク５ｃ及びビームヨーク５ｄを形成する。こうして、一対の対向ヨーク５ｂ、一対のピラーヨーク５ｃ、及びビームヨーク５ｄからなる磁気ヨーク５が形成される。最後に、図３６に示すように、レジストマスク７５を除去し、絶縁層２４ａと同じ材料からなる絶縁層２４ｄを、絶縁層２４ａ上及び磁気ヨーク５上にＣＶＤ法により形成する。こうして、絶縁領域２４が形成され、磁性材料層８が完成する。
以上に説明した磁気メモリ１の製造方法では、書き込みトランジスタ３２のドレイン領域３２ａ及びソース領域３２ｂを半導体層６に形成する工程、並びに半導体層６上の配線層７にビット配線１３ａ及び１３ｂ並びにワード配線１４を形成する工程と、磁性材料層８にＴＭＲ素子４及び磁気ヨーク５を形成する工程とが、互いに完全に分離されている。これにより、磁性材料層８内にＴＭＲ素子４及び磁気ヨーク５を作り込む際に強磁性材料が配線層７によって遮断され、書き込みトランジスタ３２のドレイン領域３２ａ及びソース領域３２ｂへの強磁性材料の混入を効果的に防止できる。
また、上記した磁気メモリ１の製造方法では、半導体層形成工程及び配線層形成工程と磁性材料層形成工程とが互いに分離されていることによって、半導体層６及び配線層７と、磁性材料層８とをそれぞれモジュール化することも可能となる。従って、製造工程をより簡易とすることができる。
（変形例）
ここで、本実施形態による磁気メモリ１の変形例について説明する。図３７及び図３８は、それぞれ本変形例に係る磁気ヨーク５１及び５２の形状を示す断面図である。まず、図３７を参照すると、磁気ヨーク５１は、一対の対向ヨーク５１ｂ、一対のピラーヨーク５１ｃ、及びビームヨーク５１ｄを含んで構成されている。このうち、一対のピラーヨーク５１ｃ及びビームヨーク５１ｄの構成及び形状は、既述した磁気ヨーク５の一対のピラーヨーク５ｃ及びビームヨーク５ｄの構成及び形状（図６参照）と同様である。一対の対向ヨーク５１ｂは、その端面５１ａがＴＭＲ素子４の側面４ａのうち第１磁性層４１の側面と接している。磁気ヨーク５１はこのような形状であってもよく、書き込み電流によって磁気ヨーク５１内部に生成される磁界を第１磁性層４１へ更に効率よく提供することができる。
また、図３８を参照すると、磁気ヨーク５２は、第１のビームヨーク５２ｂ、一対のピラーヨーク５２ｃ、及び第２のビームヨーク５１ｄを含んで構成されている。このうち、第１のビームヨーク５２ｂは、ＴＭＲ素子４ｂの第１磁性層を兼ねるように読み出し配線３３と非磁性絶縁層４２との間に配置されている。そして、第１のビームヨーク５２ｂの一端は一対のピラーヨーク５２ｃの一方と繋がっており、第１のビームヨーク５２ｂの他端は一対のピラーヨーク５２ｃの他方と繋がっている。また、ビームヨーク５２ｄは、書き込み配線３１におけるＴＭＲ素子４とは反対側の面に沿って設けられている。一対のピラーヨーク５２ｃは、書き込み配線３１の側面に沿って設けられており、第１のビームヨーク５２ｂの両端と第２のビームヨーク５２ｄの両端とを繋いでいる。以上の構成によって、第１のビームヨーク５２ｂ、一対のピラーヨーク５２ｃ、及び第２のビームヨーク５２ｄは、書き込み配線３１の延在方向の一部（ＴＭＲ素子４上の部分）において書き込み配線３１の外周を完全に囲んでいる。従って、書き込み電流によって磁気ヨーク５２内部に生成される磁界を第１磁性層（すなわち第１のビームヨーク５２ｂ）へ更に効率よく提供することができる。
本発明による磁気メモリは、上記した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では磁気抵抗効果素子としてＴＭＲ素子を用いているが、巨大磁気抵抗（ＧＭＲ：Giant magneto-Resistive）効果を利用したＧＭＲ素子を用いてもよい。ＧＭＲ効果とは、非磁性層を挟んだ２つの強磁性層の磁化方向のなす角度により、積層方向と直交する方向における強磁性層の抵抗値が変化する現象である。すなわち、ＧＭＲ素子においては、２つの強磁性層の磁化方向が互いに平行である場合に強磁性層の抵抗値が最小となり、２つの強磁性層の磁化方向が互いに反平行である場合に強磁性層の抵抗値が最大となる。なお、ＴＭＲ素子やＧＭＲ素子には、２つの強磁性層の保磁力の差を利用して書き込み／読み出しを行う疑似スピンバルブ型と、一方の強磁性層の磁化方向を反強磁性層との交換結合により固定するスピンバルブ型とがある。また、ＧＭＲ素子におけるデータ読み出しは、積層方向と直交する方向における強磁性層の抵抗値の変化を検出することにより行われる。また、ＧＭＲ素子におけるデータ書き込みは、書き込み電流により生じる磁界によって一方の強磁性層の磁化方向を反転させることにより行われる。
また、上記実施形態の磁気ヨークは、一方の端面から他方の端面まで書き込み配線の周方向に一体に形成されている。磁気ヨークの形状としては、これ以外にも、例えば周方向に１つ以上のギャップ（間隙）を有し、複数の部分に分割されているような形状であってもよい。また、上記実施形態では、半導体書き込みスイッチ手段及び半導体読み出しスイッチ手段としてトランジスタを備えているが、これらのスイッチ手段は、必要に応じて電流を遮断／導通させる機能を有する様々な半導体デバイスを適用することができる。
一実施形態による磁気メモリの全体構成を示す概念図である。 記憶部を行方向に沿って切断したときの断面構成を示す拡大断面図である。 記憶部を図２におけるＩ−Ｉ線で切断したときの拡大断面図である。 記憶部を図２におけるII−II線で切断したときの拡大断面図である。 記憶領域の行方向に沿った、ＴＭＲ素子及びその周辺構造の断面図である。 記憶領域の列方向に沿った、ＴＭＲ素子及びその周辺構造の断面図である。 記憶領域におけるＴＭＲ素子周辺の動作を示す図である。 記憶領域におけるＴＭＲ素子周辺の動作を示す図である。 半導体層の製造過程を示す図である。 半導体層の製造過程を示す図である。 半導体層の製造過程を示す図である。 半導体層の製造過程を示す図である。 半導体層の製造過程を示す図である。 半導体層の製造過程を示す図である。 配線層の製造過程を示す図である。 配線層の製造過程を示す図である。 配線層の製造過程を示す図である。 配線層の製造過程を示す図である。 配線層の製造過程を示す図である。 配線層の製造過程を示す図である。 配線層の製造過程を示す図である。 配線層の製造過程を示す図である。 配線層の製造過程を示す図である。 配線層の製造過程を示す図である。 配線層の製造過程を示す図である。 配線層の製造過程を示す図である。 磁性材料層の製造過程を示す図である。 磁性材料層の製造過程を示す図である。 磁性材料層の製造過程を示す図である。 磁性材料層の製造過程を示す図である。 磁性材料層の製造過程を示す図である。 磁性材料層の製造過程を示す図である。 磁性材料層の製造過程を示す図である。 磁性材料層の製造過程を示す図である。 磁性材料層の製造過程を示す図である。 磁性材料層の製造過程を示す図である。 変形例による磁気ヨークの形状を示す図である。 変形例による磁気ヨークの形状を示す図である。 従来のＭＲＡＭにおける一つの記憶領域の構造例を示す側面断面図、及びＴＭＲ素子の構成を示す断面図である。
符号の説明
１…磁気メモリ、２…記憶部、３…記憶領域、４…ＴＭＲ素子、４ａ…側面、５…磁気ヨーク、５ａ…端面、５ｂ…対向ヨーク、５ｃ…ピラーヨーク、５ｄ…ビームヨーク、６…半導体層、７…配線層、８…磁性材料層、１１…ビット選択回路、１２…ワード選択回路、１３ａ，１３ｂ…ビット配線、１４…ワード配線、１５…接地配線、２１…半導体基板、２２〜２４…絶縁領域、３１…書き込み配線、３２…書き込みトランジスタ、３２ａ…ドレイン領域、３２ｂ…ゲート電極、３２ｃ…ソース領域、３３…読み出し配線、３４…読み出しトランジスタ、３４ａ…ドレイン領域、３４ｂ…ゲート電極、３４ｃ…ソース領域、３５…電極、３６…拡散防止層、４１…第１磁性層、４２…非磁性絶縁層、４３…第２磁性層、４４…反強磁性層。

Claims (5)

  1. ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる２次元状に配列された複数の記憶領域を備える磁気メモリであって、
    磁性材料層、半導体層、及び前記磁性材料層と前記半導体層との間に設けられた配線層を備え、
    前記磁性材料層は、外部磁界によって磁化方向が変化する感磁層を含み前記複数の記憶領域それぞれに設けられた磁気抵抗効果素子と、前記複数の記憶領域それぞれに設けられ、書き込み電流によって前記感磁層に前記外部磁界を提供する書き込み配線とを含み、
    前記半導体層は、前記複数の記憶領域それぞれにおいて、前記書き込み配線における前記書き込み電流の導通を制御する半導体書き込みスイッチ手段を構成する半導体領域を含み、
    前記配線層は、前記複数の記憶領域の各列に対応して設けられ、対応する列の前記記憶領域それぞれが有する前記書き込み配線に電気的に接続された第１の配線と、前記複数の記憶領域の各行に対応して設けられ、対応する行の前記記憶領域それぞれが有する前記半導体書き込みスイッチ手段の制御端子に電気的に接続された第２の配線とを含むことを特徴とする、磁気メモリ。
  2. 前記磁性材料層と前記半導体層との間に設けられ、前記磁気抵抗効果素子に含まれる元素の前記半導体層への拡散を防ぐための拡散防止層を更に備えることを特徴とする、請求項１に記載の磁気メモリ。
  3. 前記拡散防止層は、Ｔｉ及びＲｕのうち少なくとも一方の元素を含むことを特徴とする、請求項２に記載の磁気メモリ。
  4. 前記磁性材料層は、前記複数の記憶領域それぞれに設けられて前記磁気抵抗効果素子に電気的に接続され、前記磁気抵抗効果素子に読み出し電流を流す読み出し配線を更に含み、
    前記半導体層は、前記複数の記憶領域それぞれにおいて、前記読み出し配線における前記読み出し電流の導通を制御する半導体読み出しスイッチ手段を構成する半導体領域を更に含むことを特徴とする、請求項１〜３のいずれか一項に記載の磁気メモリ。
  5. ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる２次元状に配列された複数の記憶領域を備える磁気メモリを製造する方法であって、
    半導体層を形成する半導体層形成工程と、
    前記半導体層上に配線層を形成する配線層形成工程と、
    前記配線層上に磁性材料層を形成する磁性材料層形成工程と
    を備え、
    前記半導体層形成工程は、前記複数の記憶領域それぞれにおいて、半導体書き込みスイッチ手段を構成する半導体領域を前記半導体層に形成する工程を含み、
    前記配線層形成工程は、前記複数の記憶領域の各列に対応する第１の配線と、前記複数の記憶領域の各行に対応して設けられ、対応する行の前記記憶領域それぞれが有する前記半導体書き込みスイッチ手段の制御端子に電気的に接続された第２の配線とを前記配線層に形成する工程を含み、
    前記磁性材料層形成工程は、前記複数の記憶領域それぞれに設けられ、外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子と、前記複数の記憶領域それぞれに設けられるとともに前記第１の配線に電気的に接続され、書き込み電流によって前記感磁層に前記外部磁界を提供する書き込み配線とを前記磁性材料層に形成する工程を含むことを特徴とする、磁気メモリの製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008126166A1 (ja) * 2007-03-09 2008-10-23 Fujitsu Limited 不揮発性半導体記憶装置及びその読み出し方法
US7813210B2 (en) * 2007-08-16 2010-10-12 Unity Semiconductor Corporation Multiple-type memory
US8494430B2 (en) * 2009-09-10 2013-07-23 Xerox Corporation Apparatus and method for the registration and de-skew of substrate media
JP5551129B2 (ja) * 2011-09-07 2014-07-16 株式会社東芝 記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004140091A (ja) * 2002-10-16 2004-05-13 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004153181A (ja) * 2002-10-31 2004-05-27 Toshiba Corp 磁気抵抗効果素子および磁気メモリ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679982A (en) * 1993-02-24 1997-10-21 Intel Corporation Barrier against metal diffusion
DE10020128A1 (de) 2000-04-14 2001-10-18 Infineon Technologies Ag MRAM-Speicher
JP4309075B2 (ja) 2000-07-27 2009-08-05 株式会社東芝 磁気記憶装置
US6487110B2 (en) * 2000-09-27 2002-11-26 Canon Kabushiki Kaisha Nonvolatile solid-state memory device using magnetoresistive effect and recording and reproducing method of the same
JP2002368196A (ja) * 2001-05-30 2002-12-20 Internatl Business Mach Corp <Ibm> メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法
JP3898556B2 (ja) * 2002-04-22 2007-03-28 株式会社東芝 磁気ランダムアクセスメモリ
JP3980990B2 (ja) 2002-10-31 2007-09-26 株式会社東芝 磁気メモリ
JP3906145B2 (ja) 2002-11-22 2007-04-18 株式会社東芝 磁気ランダムアクセスメモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004140091A (ja) * 2002-10-16 2004-05-13 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004153181A (ja) * 2002-10-31 2004-05-27 Toshiba Corp 磁気抵抗効果素子および磁気メモリ

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