JP2000201057A - パルス発生回路 - Google Patents
パルス発生回路Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/033—Monostable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator
Abstract
(57)【要約】
【課題】 安定したパルスを発生させることができるパ
ルス発生回路を提供する。 【解決手段】 クロック信号を入力するＯＳ回路１と、
ＯＳ回路の出力をゲートに受けるＰチャネル型ＭＯＳト
ランジスタ２と、出力線１０に接続されたディレイ回路
４と、ディレイ回路の出力を入力するＯＳ回路５と、Ｏ
Ｓ回路の出力をゲートに受けるＮチャネル型ＭＯＳトラ
ンジスタ３と、ＯＳ回路１の出力の逆相を出力するイン
バータ６と、出力線１０に接続されたディレイ回路７
と、インバータ６とディレイ回路７との出力を入力する
ＡＮＤ回路８と、ＡＮＤ回路の出力をゲートに受けるＮ
チャネル型ＭＯＳトランジスタ９とを有して構成され、
初期状態で出力がハイレベルの期間に、クロック信号が
ローレベルからハイレベルに変化すると、出力線１０に
接続されたディレイ回路７の出力レベルがハイレベル、
インバータ６の出力もハイレベルとなり、ＡＮＤ回路８
がＮチャネル型ＭＯＳトランジスタ９をオンさせるの
で、出力レベルをローレベルに遷移させることができ
る。
ルス発生回路を提供する。 【解決手段】 クロック信号を入力するＯＳ回路１と、
ＯＳ回路の出力をゲートに受けるＰチャネル型ＭＯＳト
ランジスタ２と、出力線１０に接続されたディレイ回路
４と、ディレイ回路の出力を入力するＯＳ回路５と、Ｏ
Ｓ回路の出力をゲートに受けるＮチャネル型ＭＯＳトラ
ンジスタ３と、ＯＳ回路１の出力の逆相を出力するイン
バータ６と、出力線１０に接続されたディレイ回路７
と、インバータ６とディレイ回路７との出力を入力する
ＡＮＤ回路８と、ＡＮＤ回路の出力をゲートに受けるＮ
チャネル型ＭＯＳトランジスタ９とを有して構成され、
初期状態で出力がハイレベルの期間に、クロック信号が
ローレベルからハイレベルに変化すると、出力線１０に
接続されたディレイ回路７の出力レベルがハイレベル、
インバータ６の出力もハイレベルとなり、ＡＮＤ回路８
がＮチャネル型ＭＯＳトランジスタ９をオンさせるの
で、出力レベルをローレベルに遷移させることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス発生回路に
関し、特に内部で発生させるクロックのパルス幅を、外
部入力クロック信号のデュティに依存せずに一定とする
パルス発生回路に関する。
関し、特に内部で発生させるクロックのパルス幅を、外
部入力クロック信号のデュティに依存せずに一定とする
パルス発生回路に関する。
【０００２】
【従来の技術】外部制御装置からのクロック信号に同期
して動作する半導体装置において、半導体装置内部の動
作に必要な時間が例えば、１．５ｎｓ、リセット動作に
必要な時間が例えば１．５ｎｓ、また、クロック信号が
“Ｈ”でアクティブ、“Ｌ”でリセットの動作を行い、
クロック信号のサイクルが４ｎｓであるとすると、内部
のクロックの“Ｈ”幅を約２ｎｓに設定することによ
り、アクティブ／リセットともに約０．５ｎｓのマージ
ンをとって動作することができる。
して動作する半導体装置において、半導体装置内部の動
作に必要な時間が例えば、１．５ｎｓ、リセット動作に
必要な時間が例えば１．５ｎｓ、また、クロック信号が
“Ｈ”でアクティブ、“Ｌ”でリセットの動作を行い、
クロック信号のサイクルが４ｎｓであるとすると、内部
のクロックの“Ｈ”幅を約２ｎｓに設定することによ
り、アクティブ／リセットともに約０．５ｎｓのマージ
ンをとって動作することができる。
【０００３】しかし、外部クロック信号のデュティに依
存して内部のクロック“Ｈ”幅が変化する場合、例え
ば、“Ｈ”幅が１ｎｓではアクティブ動作、１ｎｓでは
リセット動作を行うことができなくなってしまう。
存して内部のクロック“Ｈ”幅が変化する場合、例え
ば、“Ｈ”幅が１ｎｓではアクティブ動作、１ｎｓでは
リセット動作を行うことができなくなってしまう。
【０００４】このような不具合を防止するために、図６
に示されるような外部クロック信号のデュティに依存し
ないパルス発生回路が提案されている。
に示されるような外部クロック信号のデュティに依存し
ないパルス発生回路が提案されている。
【０００５】図６に示されたパルス発生回路は、入力ク
ロック信号のローレベルからハイレベルへの遷移を受け
て、下に凸のパルスを発生するＯＳ（Oscillator) 回路
２１と、ドレインが高位側電源に接続され、ゲートがＯ
Ｓ回路２１の出力と接続され、ソースが出力線２８に接
続されたＰチャネル型ＭＯＳトランジスタ２２と、ドレ
インが出力線２８に接続され、ゲートがＯＳ回路２１の
出力側に接続され、ソースが接地されたＮチャネル型Ｍ
ＯＳトランジスタ２３と、入力側が出力線２８に接続さ
れ、出力側がＯＳ回路２５に接続されたディレイ回路２
４と、入力側がディレイ回路２４の出力側に接続され、
出力側がＮチャネル型ＭＯＳトランジスタ２３のゲート
に接続されたＯＳ回路２５と、ドレインが出力線２８に
接続され、ゲートがパワーオン回路２７の出力に接続さ
れ、ソースが接地されたＮチャネル型ＭＯＳトランジス
タ２６と、パワーオン回路２７とを有して構成される。
ロック信号のローレベルからハイレベルへの遷移を受け
て、下に凸のパルスを発生するＯＳ（Oscillator) 回路
２１と、ドレインが高位側電源に接続され、ゲートがＯ
Ｓ回路２１の出力と接続され、ソースが出力線２８に接
続されたＰチャネル型ＭＯＳトランジスタ２２と、ドレ
インが出力線２８に接続され、ゲートがＯＳ回路２１の
出力側に接続され、ソースが接地されたＮチャネル型Ｍ
ＯＳトランジスタ２３と、入力側が出力線２８に接続さ
れ、出力側がＯＳ回路２５に接続されたディレイ回路２
４と、入力側がディレイ回路２４の出力側に接続され、
出力側がＮチャネル型ＭＯＳトランジスタ２３のゲート
に接続されたＯＳ回路２５と、ドレインが出力線２８に
接続され、ゲートがパワーオン回路２７の出力に接続さ
れ、ソースが接地されたＮチャネル型ＭＯＳトランジス
タ２６と、パワーオン回路２７とを有して構成される。
【０００６】上記構成のパルス発生回路による動作例を
説明する。図６に示された従来のパルス発生回路は、初
期状態において出力が“Ｌ”の場合には、入力クロック
信号の“Ｌ”遷移を受けてＯＳ回路２１が下に凸のパル
スを発生させる。
説明する。図６に示された従来のパルス発生回路は、初
期状態において出力が“Ｌ”の場合には、入力クロック
信号の“Ｌ”遷移を受けてＯＳ回路２１が下に凸のパル
スを発生させる。
【０００７】ＯＳ回路２１が下に凸のパルスを出力する
と、Ｐチャネル型ＭＯＳトランジスタ２２がオンし、出
力がハイレベルに遷移する。
と、Ｐチャネル型ＭＯＳトランジスタ２２がオンし、出
力がハイレベルに遷移する。
【０００８】次いで、出力の“Ｈ”遷移を受けて、ディ
レイ回路２４による遅延後にＯＳ回路２５により上に凸
のパルスがＮチャネル型ＭＯＳトランジスタ２３のゲー
トに加えられる。これにより、Ｎチャネル型ＭＯＳトラ
ンジスタ２３がオンし、出力レベルを“Ｌ”に遷移させ
る。
レイ回路２４による遅延後にＯＳ回路２５により上に凸
のパルスがＮチャネル型ＭＯＳトランジスタ２３のゲー
トに加えられる。これにより、Ｎチャネル型ＭＯＳトラ
ンジスタ２３がオンし、出力レベルを“Ｌ”に遷移させ
る。
【０００９】このように図６に示されたパルス発生回路
は、入力パルス幅が必要な内部パルス幅よりも狭い場合
であっても、内部で発生するパルス幅をディレイ回路２
４のディレイ値により一定とすることができる。
は、入力パルス幅が必要な内部パルス幅よりも狭い場合
であっても、内部で発生するパルス幅をディレイ回路２
４のディレイ値により一定とすることができる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
たパルス発生回路において、初期状態で出力レベルが
“Ｈ”であると、図７に示されるように、出力の“Ｈ”
遷移を捕らえて動作するディレイ回路２４が“Ｈ”のま
ま固定される。従って、ディレイ回路２４の“Ｈ”遷移
を捕らえて上に凸のパルスを発生させるＯＳ回路２５が
“Ｌ”レベルのまま固定され、入力信号によらず出力レ
ベルが“Ｈ”レベルに固定されてしまう。
たパルス発生回路において、初期状態で出力レベルが
“Ｈ”であると、図７に示されるように、出力の“Ｈ”
遷移を捕らえて動作するディレイ回路２４が“Ｈ”のま
ま固定される。従って、ディレイ回路２４の“Ｈ”遷移
を捕らえて上に凸のパルスを発生させるＯＳ回路２５が
“Ｌ”レベルのまま固定され、入力信号によらず出力レ
ベルが“Ｈ”レベルに固定されてしまう。
【００１１】この不具合を防止するための対策として、
図８に示されるように、パワーオン時に強制的に出力を
“Ｌ”レベルに固定するパワーオン回路２７を設けてい
るが、電源投入時以外のパワーオン回路が動作しない条
件では上述した不具合を解消することはできないでい
た。
図８に示されるように、パワーオン時に強制的に出力を
“Ｌ”レベルに固定するパワーオン回路２７を設けてい
るが、電源投入時以外のパワーオン回路が動作しない条
件では上述した不具合を解消することはできないでい
た。
【００１２】本発明は上記事情に鑑みてなされたもので
あり、初期状態で出力レベルが“Ｈ”であっても、正常
な動作を得ることができるパルス発生回路を提供するこ
とを目的とする。
あり、初期状態で出力レベルが“Ｈ”であっても、正常
な動作を得ることができるパルス発生回路を提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】かかる目的を達成するた
めに本発明のパルス発生回路は、クロック信号を入力と
し、クロック信号に同期したパルスを発生させる第１の
パルス発生手段と、ドレインが高位側電源に接続され、
ゲートが第１のパルス発生手段の出力側に接続され、ソ
ースが出力線に接続された第１のＰチャネル型ＭＯＳト
ランジスタと、入力側が出力線に接続され、出力線の出
力レベルの遷移タイミングよりも所定の時間遅延して遷
移するパルスを発生させる第１の遅延手段と、第１の遅
延手段の出力を入力とし、第１の遅延手段の出力の遷移
に同期したパルスを発生させる第２のパルス発生手段
と、ドレインが出力線に接続され、ゲートが第２のパル
ス発生手段の出力側に接続され、ソースが接地された第
１のＮチャネル型ＭＯＳトランジスタとを有するパルス
発生回路であって、出力がハイレベルの期間の、クロッ
ク信号のローレベルからハイレベルへの遷移を検知し
て、出力をローレベルに遷移させる検知手段を有するこ
とを特徴とする。
めに本発明のパルス発生回路は、クロック信号を入力と
し、クロック信号に同期したパルスを発生させる第１の
パルス発生手段と、ドレインが高位側電源に接続され、
ゲートが第１のパルス発生手段の出力側に接続され、ソ
ースが出力線に接続された第１のＰチャネル型ＭＯＳト
ランジスタと、入力側が出力線に接続され、出力線の出
力レベルの遷移タイミングよりも所定の時間遅延して遷
移するパルスを発生させる第１の遅延手段と、第１の遅
延手段の出力を入力とし、第１の遅延手段の出力の遷移
に同期したパルスを発生させる第２のパルス発生手段
と、ドレインが出力線に接続され、ゲートが第２のパル
ス発生手段の出力側に接続され、ソースが接地された第
１のＮチャネル型ＭＯＳトランジスタとを有するパルス
発生回路であって、出力がハイレベルの期間の、クロッ
ク信号のローレベルからハイレベルへの遷移を検知し
て、出力をローレベルに遷移させる検知手段を有するこ
とを特徴とする。
【００１４】上記の検知手段は、入力側が出力線に接続
され、出力線の出力レベルの遷移タイミングよりも所定
の時間遅延して遷移するパルスを発生させる第２の遅延
手段と、第１のパルス発生手段の出力を入力とするイン
バータ手段と、インバータ手段の出力と第２の遅延手段
の出力とを入力するＡＮＤ回路と、ドレインが出力線に
接続され、ゲートがＡＮＤ回路の出力側に接続され、ソ
ースが接地された第２のＮチャネル型ＭＯＳトランジス
タとを有するとよい。
され、出力線の出力レベルの遷移タイミングよりも所定
の時間遅延して遷移するパルスを発生させる第２の遅延
手段と、第１のパルス発生手段の出力を入力とするイン
バータ手段と、インバータ手段の出力と第２の遅延手段
の出力とを入力するＡＮＤ回路と、ドレインが出力線に
接続され、ゲートがＡＮＤ回路の出力側に接続され、ソ
ースが接地された第２のＮチャネル型ＭＯＳトランジス
タとを有するとよい。
【００１５】上記の第２の遅延手段の遅延時間は、第１
のパルス発生手段の発生するパルス幅よりも長くなるよ
うに設定されているとよい。
のパルス発生手段の発生するパルス幅よりも長くなるよ
うに設定されているとよい。
【００１６】上記の第１のパルス発生手段は、下に凸の
パルスを発生させ、第２のパルス発生手段は、上に凸の
パルスを発生させるとよい。
パルスを発生させ、第２のパルス発生手段は、上に凸の
パルスを発生させるとよい。
【００１７】本発明のパルス発生回路は、クロック信号
を入力とし、クロック信号に同期したパルスを発生させ
る第３のパルス発生手段と、ドレインが出力線に接続さ
れ、ゲートが第３のパルス発生手段の出力側に接続さ
れ、ソースが接地された第３のＮチャネル型ＭＯＳトラ
ンジスタと、入力側が出力線に接続され、出力線の出力
レベルの遷移タイミングよりも所定の時間遅延して遷移
するパルスを発生させる第３の遅延手段と、第３の遅延
手段の出力を入力とし、第３の遅延手段の出力の遷移に
同期したパルスを発生させる第４のパルス発生手段と、
ドレインが高位側電源に接続され、ゲートが第４のパル
ス発生の出力側に接続され、ソースが出力線に接続され
た第２のＰチャネル型ＭＯＳトランジスタとを有するパ
ルス発生回路であって、出力がローレベルの期間の、ク
ロック信号のローレベルからハイレベルへの遷移を検知
して、出力をハイレベルに遷移させる検知手段を有する
ことを特徴とする。
を入力とし、クロック信号に同期したパルスを発生させ
る第３のパルス発生手段と、ドレインが出力線に接続さ
れ、ゲートが第３のパルス発生手段の出力側に接続さ
れ、ソースが接地された第３のＮチャネル型ＭＯＳトラ
ンジスタと、入力側が出力線に接続され、出力線の出力
レベルの遷移タイミングよりも所定の時間遅延して遷移
するパルスを発生させる第３の遅延手段と、第３の遅延
手段の出力を入力とし、第３の遅延手段の出力の遷移に
同期したパルスを発生させる第４のパルス発生手段と、
ドレインが高位側電源に接続され、ゲートが第４のパル
ス発生の出力側に接続され、ソースが出力線に接続され
た第２のＰチャネル型ＭＯＳトランジスタとを有するパ
ルス発生回路であって、出力がローレベルの期間の、ク
ロック信号のローレベルからハイレベルへの遷移を検知
して、出力をハイレベルに遷移させる検知手段を有する
ことを特徴とする。
【００１８】上記の検知手段は、入力側が出力線に接続
され、出力線の出力レベルの遷移タイミングよりも所定
の時間遅延して遷移するパルスを発生させる第４の遅延
手段と、第３のパルス発生手段の出力を入力する第２の
インバータ手段と、第２のインバータ手段の出力と第４
の遅延手段の出力とを入力とするＮＯＲ回路と、ドレイ
ンが高位側電源に接続され、ゲートがＮＯＲ回路の出力
側に接続され、ソースが出力線に接続された第３のＰチ
ャネル型ＭＯＳトランジスタとを有するとよい。
され、出力線の出力レベルの遷移タイミングよりも所定
の時間遅延して遷移するパルスを発生させる第４の遅延
手段と、第３のパルス発生手段の出力を入力する第２の
インバータ手段と、第２のインバータ手段の出力と第４
の遅延手段の出力とを入力とするＮＯＲ回路と、ドレイ
ンが高位側電源に接続され、ゲートがＮＯＲ回路の出力
側に接続され、ソースが出力線に接続された第３のＰチ
ャネル型ＭＯＳトランジスタとを有するとよい。
【００１９】上記の第４の遅延手段の遅延時間は、第３
のパルス発生手段の発生するパルス幅よりも長く設定さ
れているとよい。
のパルス発生手段の発生するパルス幅よりも長く設定さ
れているとよい。
【００２０】上記の第３のパルス発生手段は、上に凸の
パルスを発生させ、第４のパルス発生手段は、下に凸の
パルスを発生させるとよい。
パルスを発生させ、第４のパルス発生手段は、下に凸の
パルスを発生させるとよい。
【００２１】
【発明の実施の形態】次に添付図面を参照して本発明の
パルス発生回路の実施の形態を詳細に説明する。図１〜
図５を参照すると本発明のパルス発生回路の実施形態が
示されている。
パルス発生回路の実施の形態を詳細に説明する。図１〜
図５を参照すると本発明のパルス発生回路の実施形態が
示されている。
【００２２】まず、図１を参照しながら本発明のパルス
発生回路に係る第１の実施形態の構成について説明す
る。図１には、本発明のパルス発生回路に係る第１の実
施形態が示されている。
発生回路に係る第１の実施形態の構成について説明す
る。図１には、本発明のパルス発生回路に係る第１の実
施形態が示されている。
【００２３】図１に示された第１の実施形態のパルス発
生回路は、外部からのクロック信号を入力して、このク
ロック信号に同期した下に凸のパルスを発生させるＯＳ
回路１と、ドレインが高位側電源に接続され、ゲートが
ＯＳ回路１の出力側に接続され、ソースが出力線１０に
接続されたＰチャネル型ＭＯＳトランジスタ２と、ドレ
インが出力線１０に接続され、ゲートがＯＳ回路５の出
力側に接続され、ソースが接地されたＮチャネル型ＭＯ
Ｓトランジスタ３と、入力側が出力線１０に接続され、
出力側がＯＳ回路５の入力側と接続されたディレイ回路
４と、入力側がディレイ回路４の出力側と接続され、出
力側がＮチャネル型ＭＯＳトランジスタ３のゲートに接
続されたＯＳ回路５と、入力側がＯＳ回路１の出力側と
接続され、出力側がＡＮＤ回路８の入力側と接続された
インバータ６と、入力側が出力線１０に接続され、出力
側がＡＮＤ回路８に接続されたディレイ回路７と、入力
がインバータ６とディレイ回路７の出力側に接続され、
出力側がＮチャネルＭＯＳトランジスタ９のゲートに接
続されたＡＮＤ回路８と、ドレインが出力線１０に接続
され、ゲートがＡＮＤ回路８の出力側に接続され、ソー
スが接地されたＮチャネル型ＭＯＳトランジスタ９とを
有して構成される。
生回路は、外部からのクロック信号を入力して、このク
ロック信号に同期した下に凸のパルスを発生させるＯＳ
回路１と、ドレインが高位側電源に接続され、ゲートが
ＯＳ回路１の出力側に接続され、ソースが出力線１０に
接続されたＰチャネル型ＭＯＳトランジスタ２と、ドレ
インが出力線１０に接続され、ゲートがＯＳ回路５の出
力側に接続され、ソースが接地されたＮチャネル型ＭＯ
Ｓトランジスタ３と、入力側が出力線１０に接続され、
出力側がＯＳ回路５の入力側と接続されたディレイ回路
４と、入力側がディレイ回路４の出力側と接続され、出
力側がＮチャネル型ＭＯＳトランジスタ３のゲートに接
続されたＯＳ回路５と、入力側がＯＳ回路１の出力側と
接続され、出力側がＡＮＤ回路８の入力側と接続された
インバータ６と、入力側が出力線１０に接続され、出力
側がＡＮＤ回路８に接続されたディレイ回路７と、入力
がインバータ６とディレイ回路７の出力側に接続され、
出力側がＮチャネルＭＯＳトランジスタ９のゲートに接
続されたＡＮＤ回路８と、ドレインが出力線１０に接続
され、ゲートがＡＮＤ回路８の出力側に接続され、ソー
スが接地されたＮチャネル型ＭＯＳトランジスタ９とを
有して構成される。
【００２４】ＯＳ回路１は、入力クロック信号のローレ
ベルからハイレベルへの遷移を受けて、下に凸のパルス
を発生させる。Ｐチャネル型ＭＯＳトランジスタ２は、
ＯＳ回路１からの下に凸のパルスを受けてオンし、出力
レベルを“Ｈ”に遷移させる。
ベルからハイレベルへの遷移を受けて、下に凸のパルス
を発生させる。Ｐチャネル型ＭＯＳトランジスタ２は、
ＯＳ回路１からの下に凸のパルスを受けてオンし、出力
レベルを“Ｈ”に遷移させる。
【００２５】ディレイ回路４は、パルス発生回路のパル
ス幅を決定するディレイ値を有する回路である。ＯＳ回
路５は、出力線１０のローレベルからハイレベルへの遷
移を受けたディレイ回路４の出力を受けて上に凸のパル
スを発生させる。Ｎチャネル型ＭＯＳトランジスタ３
は、ＯＳ回路５からの上に凸のパルスを受けてオンし、
出力レベルを“Ｌ”に遷移させる。
ス幅を決定するディレイ値を有する回路である。ＯＳ回
路５は、出力線１０のローレベルからハイレベルへの遷
移を受けたディレイ回路４の出力を受けて上に凸のパル
スを発生させる。Ｎチャネル型ＭＯＳトランジスタ３
は、ＯＳ回路５からの上に凸のパルスを受けてオンし、
出力レベルを“Ｌ”に遷移させる。
【００２６】インバータ６は、ＯＳ回路１の出力の逆相
パルスを発生させる。ディレイ回路７は、ＯＳ回路１の
パルス幅よりも幅の大きいディレイ値を有する回路であ
る。ＡＮＤ回路８は、出力線１０が“Ｈ”レベルに遷移
してディレイ回路７により“Ｈ”レベルが入力され、ま
た、インバータ６によりハイレベルが入力されると、Ｎ
チャネル型ＭＯＳトランジスタのゲートに“Ｈ”レベル
を印加する。Ｎチャネル型ＭＯＳトランジスタ９は、Ａ
ＮＤ回路８からの“Ｈ”レベルをゲートに受けて、出力
を“Ｌ”レベルに遷移させる。
パルスを発生させる。ディレイ回路７は、ＯＳ回路１の
パルス幅よりも幅の大きいディレイ値を有する回路であ
る。ＡＮＤ回路８は、出力線１０が“Ｈ”レベルに遷移
してディレイ回路７により“Ｈ”レベルが入力され、ま
た、インバータ６によりハイレベルが入力されると、Ｎ
チャネル型ＭＯＳトランジスタのゲートに“Ｈ”レベル
を印加する。Ｎチャネル型ＭＯＳトランジスタ９は、Ａ
ＮＤ回路８からの“Ｈ”レベルをゲートに受けて、出力
を“Ｌ”レベルに遷移させる。
【００２７】次に上記構成のパルス発生回路による動作
を説明する。
を説明する。
【００２８】まず、出力の初期状態が“Ｌ”である場合
について図２に示された波形図を参照しながら説明す
る。入力クロック信号が“Ｈ”レベルに遷移すると、Ｏ
Ｓ回路１は下に凸のパルスを発生させる。このＯＳ回路
１からの下に凸のパルスをゲートに受けたＰチャネル型
ＭＯＳトランジスタ２は、ＯＳ回路１からの出力パルス
が下に凸の期間中オンして、出力をハイレベルに遷移さ
せる。
について図２に示された波形図を参照しながら説明す
る。入力クロック信号が“Ｈ”レベルに遷移すると、Ｏ
Ｓ回路１は下に凸のパルスを発生させる。このＯＳ回路
１からの下に凸のパルスをゲートに受けたＰチャネル型
ＭＯＳトランジスタ２は、ＯＳ回路１からの出力パルス
が下に凸の期間中オンして、出力をハイレベルに遷移さ
せる。
【００２９】ついで、出力が“Ｈ”レベルに遷移する
と、出力線１０に接続されたディレイ回路４によるディ
レイ時間分だけ遅れてＯＳ回路５が上に凸のパルスを発
生させる。この上に凸のパルスをゲートに受けたＮチャ
ネル型ＭＯＳトランジスタ３により、出力を“Ｌ”レベ
ルに遷移させる。
と、出力線１０に接続されたディレイ回路４によるディ
レイ時間分だけ遅れてＯＳ回路５が上に凸のパルスを発
生させる。この上に凸のパルスをゲートに受けたＮチャ
ネル型ＭＯＳトランジスタ３により、出力を“Ｌ”レベ
ルに遷移させる。
【００３０】このようにして、出力の初期状態が“Ｌ”
レベルであると、ディレイ回路４のディレイ値をパルス
幅とする正常動作を行う。
レベルであると、ディレイ回路４のディレイ値をパルス
幅とする正常動作を行う。
【００３１】次に、初期状態で出力が“Ｈ”レベルであ
る場合の動作について図３に示された波形図を参照しな
がら説明する。
る場合の動作について図３に示された波形図を参照しな
がら説明する。
【００３２】入力クロック信号が“Ｈ”レベルに遷移す
ると、ＯＳ回路１は下に凸のパルスを発生させ、Ｐチャ
ネル型ＭＯＳトランジスタ２はオンするが、初期状態で
の出力レベルは“Ｈ”レベルであるので、出力は“Ｈ”
のままとなる。
ると、ＯＳ回路１は下に凸のパルスを発生させ、Ｐチャ
ネル型ＭＯＳトランジスタ２はオンするが、初期状態で
の出力レベルは“Ｈ”レベルであるので、出力は“Ｈ”
のままとなる。
【００３３】従って、出力レベルの“Ｈ”遷移により動
作するディレイ回路４とＯＳ回路５とが動作せず、ＯＳ
回路５が“Ｌ”レベルに固定されるため、出力は“Ｈ”
レベルに固定される。
作するディレイ回路４とＯＳ回路５とが動作せず、ＯＳ
回路５が“Ｌ”レベルに固定されるため、出力は“Ｈ”
レベルに固定される。
【００３４】しかし、この時入力が出力線１０に接続さ
れたディレイ回路７の出力レベルが“Ｈ”であり、ま
た、ＯＳ回路１の下に凸のパルスを受けたインバータ６
は上に凸のパルスを発生させるため、ＡＮＤ回路８は、
上に凸のパルスを発生させる。このＡＮＤ回路８からの
上に凸のパルスをゲートに受けたＮチャネル型ＭＯＳト
ランジスタ９がオンすることにより、出力レベルを
“Ｌ”に遷移させる。また、次のサイクルでは入力クロ
ック信号の“Ｈ”遷移を受けて出力レベルを“Ｈ”に遷
移させる。
れたディレイ回路７の出力レベルが“Ｈ”であり、ま
た、ＯＳ回路１の下に凸のパルスを受けたインバータ６
は上に凸のパルスを発生させるため、ＡＮＤ回路８は、
上に凸のパルスを発生させる。このＡＮＤ回路８からの
上に凸のパルスをゲートに受けたＮチャネル型ＭＯＳト
ランジスタ９がオンすることにより、出力レベルを
“Ｌ”に遷移させる。また、次のサイクルでは入力クロ
ック信号の“Ｈ”遷移を受けて出力レベルを“Ｈ”に遷
移させる。
【００３５】このようにして、１サイクルのダミー動作
にて正常動作を行うことができる。従って、パルスの発
生を安定化させるためのパワーオン回路等の専用回路を
備える必要がなくなる。
にて正常動作を行うことができる。従って、パルスの発
生を安定化させるためのパワーオン回路等の専用回路を
備える必要がなくなる。
【００３６】なお、上述した実施形態においては、ディ
レイ回路７のディレイ値を、ＯＳ回路１が発生させるパ
ルス幅よりも長くなるように設定する必要がある。ディ
レイ回路７のディレイ値がＯＳ回路１の発生させるパル
ス幅よりも短く設定されていると、図４に示されるよう
にＯＳ回路１の出力を受けたインバータ６の出力が
“Ｌ”レベルになる前に、ディレイ回路７が“Ｈ”とな
ってしまうために、ＡＮＤ回路が一旦“Ｈ”出力を出
し、出力を引き下げるという誤動作を生じるからであ
る。
レイ回路７のディレイ値を、ＯＳ回路１が発生させるパ
ルス幅よりも長くなるように設定する必要がある。ディ
レイ回路７のディレイ値がＯＳ回路１の発生させるパル
ス幅よりも短く設定されていると、図４に示されるよう
にＯＳ回路１の出力を受けたインバータ６の出力が
“Ｌ”レベルになる前に、ディレイ回路７が“Ｈ”とな
ってしまうために、ＡＮＤ回路が一旦“Ｈ”出力を出
し、出力を引き下げるという誤動作を生じるからであ
る。
【００３７】次に、本発明のパルス発生回路に係る第２
の実施形態を図５を参照しながら説明する。図５には、
この第２の実施形態の構成が示されている。
の実施形態を図５を参照しながら説明する。図５には、
この第２の実施形態の構成が示されている。
【００３８】図５に示された第２の実施形態は、外部か
らのクロック信号を入力し、このクロック信号に同期し
た上に凸のパルスを発生させるＯＳ回路１１と、ドレイ
ンが出力線２０に接続され、ゲートがＯＳ回路１１の出
力側に接続され、ソースが接地されたＮチャネル型ＭＯ
Ｓトランジスタ１２と、ドレインが高位側電源に接続さ
れ、ゲートがＯＳ回路１５の出力側に接続され、ソース
が出力線２０に接続されたＰチャネル型ＭＯＳトランジ
スタ１３と、入力側が出力線２０に接続され、出力側が
ＯＳ回路１５の入力側と接続されたディレイ回路１４
と、入力側がディレイ回路１４の出力側に接続され、出
力側がＰチャネル型ＭＯＳトランジスタ１３のゲートに
接続されたＯＳ回路１５と、入力側がＯＳ回路１１の出
力側と接続され、出力側がＮＯＲ回路１８の入力側と接
続されたインバータ１６と、入力側が出力線２０に接続
され、出力側がＮＯＲ回路１８の入力側と接続されたデ
ィレイ回路１７と、インバータ１６の出力とディレイ回
路１７の出力とを入力とするＮＯＲ回路１８と、ドレイ
ンが高位側電源に接続され、ゲートがＮＯＲ回路１８の
出力側と接続され、ソースが出力線２０に接続されたＰ
チャネル型ＭＯＳトランジスタ１９とを有して構成され
る。
らのクロック信号を入力し、このクロック信号に同期し
た上に凸のパルスを発生させるＯＳ回路１１と、ドレイ
ンが出力線２０に接続され、ゲートがＯＳ回路１１の出
力側に接続され、ソースが接地されたＮチャネル型ＭＯ
Ｓトランジスタ１２と、ドレインが高位側電源に接続さ
れ、ゲートがＯＳ回路１５の出力側に接続され、ソース
が出力線２０に接続されたＰチャネル型ＭＯＳトランジ
スタ１３と、入力側が出力線２０に接続され、出力側が
ＯＳ回路１５の入力側と接続されたディレイ回路１４
と、入力側がディレイ回路１４の出力側に接続され、出
力側がＰチャネル型ＭＯＳトランジスタ１３のゲートに
接続されたＯＳ回路１５と、入力側がＯＳ回路１１の出
力側と接続され、出力側がＮＯＲ回路１８の入力側と接
続されたインバータ１６と、入力側が出力線２０に接続
され、出力側がＮＯＲ回路１８の入力側と接続されたデ
ィレイ回路１７と、インバータ１６の出力とディレイ回
路１７の出力とを入力とするＮＯＲ回路１８と、ドレイ
ンが高位側電源に接続され、ゲートがＮＯＲ回路１８の
出力側と接続され、ソースが出力線２０に接続されたＰ
チャネル型ＭＯＳトランジスタ１９とを有して構成され
る。
【００３９】ＯＳ回路１１は、入力クロック信号のロー
レベルからハイレベルへの遷移を受けて、上に凸のパル
スを発生させる。Ｎチャネル型ＭＯＳトランジスタ１２
は、ＯＳ回路１１からの上に凸のパルスを受けてオン
し、出力レベルを“Ｌ”に遷移させる。
レベルからハイレベルへの遷移を受けて、上に凸のパル
スを発生させる。Ｎチャネル型ＭＯＳトランジスタ１２
は、ＯＳ回路１１からの上に凸のパルスを受けてオン
し、出力レベルを“Ｌ”に遷移させる。
【００４０】ディレイ回路１４は、パルス発生回路のパ
ルス幅を決定するディレイ値を有する回路である。ＯＳ
回路１５は、出力線２０のローレベルからハイレベルへ
の遷移を受けたディレイ回路１４の出力を受けて下に凸
のパルスを発生させる。Ｐチャネル型ＭＯＳトランジス
タ１３は、ＯＳ回路１５からの下に凸のパルスを受けて
オンし、出力レベルを“Ｈ”に遷移させる。
ルス幅を決定するディレイ値を有する回路である。ＯＳ
回路１５は、出力線２０のローレベルからハイレベルへ
の遷移を受けたディレイ回路１４の出力を受けて下に凸
のパルスを発生させる。Ｐチャネル型ＭＯＳトランジス
タ１３は、ＯＳ回路１５からの下に凸のパルスを受けて
オンし、出力レベルを“Ｈ”に遷移させる。
【００４１】インバータ１６は、ＯＳ回路１１の出力の
逆相パルスを発生させる。ディレイ回路１７は、ＯＳ回
路１１のパルス幅よりも大きい幅のディレイ値を有する
回路である。ＮＯＲ回路１８は、出力線２０が“Ｌ”レ
ベルに遷移してディレイ回路１７により“Ｌ”レベルが
入力され、また、インバータ１６により“Ｌ”レベルが
入力されると、Ｐチャネル型ＭＯＳトランジスタ１９の
ゲートに“Ｈ”レベルを印加する。Ｐチャネル型ＭＯＳ
トランジスタ１９は、ＮＯＲ回路１８からの“Ｈ”レベ
ルをゲートに受けて、出力を“Ｈ”レベルに遷移させ
る。
逆相パルスを発生させる。ディレイ回路１７は、ＯＳ回
路１１のパルス幅よりも大きい幅のディレイ値を有する
回路である。ＮＯＲ回路１８は、出力線２０が“Ｌ”レ
ベルに遷移してディレイ回路１７により“Ｌ”レベルが
入力され、また、インバータ１６により“Ｌ”レベルが
入力されると、Ｐチャネル型ＭＯＳトランジスタ１９の
ゲートに“Ｈ”レベルを印加する。Ｐチャネル型ＭＯＳ
トランジスタ１９は、ＮＯＲ回路１８からの“Ｈ”レベ
ルをゲートに受けて、出力を“Ｈ”レベルに遷移させ
る。
【００４２】上記構成の第２の実施形態は、初期状態
で、出力が“Ｌ”レベルである期間に、入力クロック信
号が“Ｌ”レベルから“Ｈ”レベルに遷移した場合に、
出力線２０をハイレベルに遷移させることを特徴として
いる。
で、出力が“Ｌ”レベルである期間に、入力クロック信
号が“Ｌ”レベルから“Ｈ”レベルに遷移した場合に、
出力線２０をハイレベルに遷移させることを特徴として
いる。
【００４３】この目的を達成するための第２の実施形態
による動作について説明する。入力クロック信号が
“Ｈ”レベルに遷移すると、ＯＳ回路１は上に凸のパル
スを発生させ、Ｎチャネル型ＭＯＳトランジスタ１２は
オンするが、初期状態での出力レベルは“Ｌ”レベルで
あるので、出力は“Ｌ”のままとなる。
による動作について説明する。入力クロック信号が
“Ｈ”レベルに遷移すると、ＯＳ回路１は上に凸のパル
スを発生させ、Ｎチャネル型ＭＯＳトランジスタ１２は
オンするが、初期状態での出力レベルは“Ｌ”レベルで
あるので、出力は“Ｌ”のままとなる。
【００４４】従って、出力レベルの“Ｌ”遷移により動
作するディレイ回路１４とＯＳ回路１５とが動作せず、
ＯＳ回路１５が“Ｌ”レベルに固定されるため、出力は
“Ｌ”レベルに固定される。
作するディレイ回路１４とＯＳ回路１５とが動作せず、
ＯＳ回路１５が“Ｌ”レベルに固定されるため、出力は
“Ｌ”レベルに固定される。
【００４５】しかし、この時入力が出力線２０に接続さ
れたディレイ回路１７の出力レベルが“Ｌ”であり、ま
た、ＯＳ回路１の上に凸のパルスを受けたインバータ６
は下に凸のパルスを発生させるため、ＮＯＲ回路１８は
“Ｈ”レベルのパルスを発生させる。このＮＯＲ回路１
８からの“Ｈ”レベルのパルスをゲートに受けたＰチャ
ネル型ＭＯＳトランジスタ１９がオンすることにより、
出力レベルを“Ｈ”に遷移させる。また、次のサイクル
では入力クロック信号の“Ｈ”遷移を受けて出力レベル
を“Ｌ”に遷移させる。
れたディレイ回路１７の出力レベルが“Ｌ”であり、ま
た、ＯＳ回路１の上に凸のパルスを受けたインバータ６
は下に凸のパルスを発生させるため、ＮＯＲ回路１８は
“Ｈ”レベルのパルスを発生させる。このＮＯＲ回路１
８からの“Ｈ”レベルのパルスをゲートに受けたＰチャ
ネル型ＭＯＳトランジスタ１９がオンすることにより、
出力レベルを“Ｈ”に遷移させる。また、次のサイクル
では入力クロック信号の“Ｈ”遷移を受けて出力レベル
を“Ｌ”に遷移させる。
【００４６】このようにして、１サイクルのダミー動作
にて正常動作を行うことができる。従って、パルスの発
生を安定化させるためのパワーオン回路等の専用回路を
備える必要がなくなる。
にて正常動作を行うことができる。従って、パルスの発
生を安定化させるためのパワーオン回路等の専用回路を
備える必要がなくなる。
【００４７】
【発明の効果】以上の説明より明らかなように本発明の
パルス発生回路は、入力側が出力線に接続され、出力線
の出力レベルの遷移タイミングよりも所定の時間遅延し
て遷移するパルスを発生させる第２の遅延手段と、第１
のパルス発生手段の出力を入力とするインバータ手段
と、インバータ手段の出力と第２の遅延手段の出力とを
入力するＡＮＤ回路と、ドレインが出力線に接続され、
ゲートがＡＮＤ回路の出力側に接続され、ソースが接地
された第２のＮチャネル型ＭＯＳトランジスタとを有し
て構成される。
パルス発生回路は、入力側が出力線に接続され、出力線
の出力レベルの遷移タイミングよりも所定の時間遅延し
て遷移するパルスを発生させる第２の遅延手段と、第１
のパルス発生手段の出力を入力とするインバータ手段
と、インバータ手段の出力と第２の遅延手段の出力とを
入力するＡＮＤ回路と、ドレインが出力線に接続され、
ゲートがＡＮＤ回路の出力側に接続され、ソースが接地
された第２のＮチャネル型ＭＯＳトランジスタとを有し
て構成される。
【００４８】初期状態で出力がハイレベルの期間に、ク
ロック信号がローレベルからハイレベルに変化すると、
出力線に接続された第２の遅延手段の出力レベルがハイ
レベル、第１のインバータ手段の出力レベルもハイレベ
ルとなり、ＡＮＤ回路が第２のＮチャネル型ＭＯＳトラ
ンジスタをオンさせるので、出力レベルをローレベルに
遷移させることができる。また、次のサイクルで、クロ
ック信号のハイレベルへの遷移を受けて出力レベルをハ
イレベルに遷移させることができる。
ロック信号がローレベルからハイレベルに変化すると、
出力線に接続された第２の遅延手段の出力レベルがハイ
レベル、第１のインバータ手段の出力レベルもハイレベ
ルとなり、ＡＮＤ回路が第２のＮチャネル型ＭＯＳトラ
ンジスタをオンさせるので、出力レベルをローレベルに
遷移させることができる。また、次のサイクルで、クロ
ック信号のハイレベルへの遷移を受けて出力レベルをハ
イレベルに遷移させることができる。
【００４９】このようにして、１サイクルのダミー動作
にて正常動作を行うことができる。従って、パルスの発
生を安定化させるためのパワーオン回路等の専用回路を
備える必要がなくなる。
にて正常動作を行うことができる。従って、パルスの発
生を安定化させるためのパワーオン回路等の専用回路を
備える必要がなくなる。
【００５０】また、本発明のパルス発生回路は、入力側
が出力線に接続され、出力線の出力レベルの遷移タイミ
ングよりも所定の時間遅延して遷移するパルスを発生さ
せる第４の遅延手段と、第３のパルス発生手段の出力を
入力する第２のインバータ手段と、第２のインバータ手
段の出力と第４の遅延手段の出力とを入力とするＮＯＲ
回路と、ドレインが高位側電源に接続され、ゲートがＮ
ＯＲ回路の出力側に接続され、ソースが出力線に接続さ
れた第３のＰチャネル型ＭＯＳトランジスタとを有して
構成される。
が出力線に接続され、出力線の出力レベルの遷移タイミ
ングよりも所定の時間遅延して遷移するパルスを発生さ
せる第４の遅延手段と、第３のパルス発生手段の出力を
入力する第２のインバータ手段と、第２のインバータ手
段の出力と第４の遅延手段の出力とを入力とするＮＯＲ
回路と、ドレインが高位側電源に接続され、ゲートがＮ
ＯＲ回路の出力側に接続され、ソースが出力線に接続さ
れた第３のＰチャネル型ＭＯＳトランジスタとを有して
構成される。
【００５１】初期状態で出力がローレベルの期間に、ク
ロック信号がローレベルからハイレベルに変化すると、
出力線に接続された第４の遅延手段の出力レベルがロー
レベル、第２のインバータ手段の出力レベルもローレベ
ルとなり、ＮＯＲ回路が第３のＰチャネル型ＭＯＳトラ
ンジスタをオンさせるので、出力レベルをハイレベルに
遷移させることができる。また、次のサイクルで、クロ
ック信号のハイレベルへの遷移を受けて出力レベルをロ
ーレベルに遷移させることができる。
ロック信号がローレベルからハイレベルに変化すると、
出力線に接続された第４の遅延手段の出力レベルがロー
レベル、第２のインバータ手段の出力レベルもローレベ
ルとなり、ＮＯＲ回路が第３のＰチャネル型ＭＯＳトラ
ンジスタをオンさせるので、出力レベルをハイレベルに
遷移させることができる。また、次のサイクルで、クロ
ック信号のハイレベルへの遷移を受けて出力レベルをロ
ーレベルに遷移させることができる。
【００５２】このようにして、１サイクルのダミー動作
にて正常動作を行うことができる。従って、パルスの発
生を安定化させるためのパワーオン回路等の専用回路を
備える必要がなくなる。
にて正常動作を行うことができる。従って、パルスの発
生を安定化させるためのパワーオン回路等の専用回路を
備える必要がなくなる。
【図１】本発明のパルス発生回路に係る第１の実施形態
の構成を表す回路図である。
の構成を表す回路図である。
【図２】第１の実施形態の出力信号波形を表す図であ
る。
る。
【図３】第１の実施形態の出力信号波形を表す図であ
る。
る。
【図４】第１の実施形態の出力信号波形を表す図であ
る。
る。
【図５】本発明のパルス発生回路に係る第２の実施形態
の構成を表す回路図である。
の構成を表す回路図である。
【図６】従来のパルス発生回路の構成を表す回路図であ
る。
る。
【図７】従来のパルス発生回路の出力信号波形を表す図
である。
である。
【図８】従来のパルス発生回路の出力信号波形を表す図
である。
である。
１ ＯＳ回路 ２、１３、１９ Ｐチャネル型ＭＯＳトランジスタ ３、９、１２ Ｎチャネル型ＭＯＳトランジスタ ４ ディレイ回路 ５ ＯＳ回路 ６、１６ インバータ ７ ディレイ回路 ８ ＡＮＤ回路 １０、２０ 出力線 １１ ＯＳ回路 １４ ディレイ回路 １５ ＯＳ回路 １７ ディレイ回路 １８ ＮＯＲ回路
Claims (8)
- 【請求項１】 クロック信号を入力とし、該クロック信
号に同期したパルスを発生させる第１のパルス発生手段
と、 ドレインが高位側電源に接続され、ゲートが前記第１の
パルス発生手段の出力側に接続され、ソースが出力線に
接続された第１のＰチャネル型ＭＯＳトランジスタと、 入力側が前記出力線に接続され、該出力線の出力レベル
の遷移タイミングよりも所定の時間遅延して遷移するパ
ルスを発生させる第１の遅延手段と、 前記第１の遅延手段の出力を入力とし、該第１の遅延手
段の出力の遷移に同期したパルスを発生させる第２のパ
ルス発生手段と、 ドレインが前記出力線に接続され、ゲートが前記第２の
パルス発生手段の出力側に接続され、ソースが接地され
た第１のＮチャネル型ＭＯＳトランジスタとを有するパ
ルス発生回路であって、 出力がハイレベルの期間の、前記クロック信号のローレ
ベルからハイレベルへの遷移を検知して、前記出力をロ
ーレベルに遷移させる検知手段を有することを特徴とす
るパルス発生回路。 - 【請求項２】 前記検知手段は、 入力側が前記出力線に接続され、該出力線の出力レベル
の遷移タイミングよりも所定の時間遅延して遷移するパ
ルスを発生させる第２の遅延手段と、 前記第１のパルス発生手段の出力を入力とするインバー
タ手段と、 前記インバータ手段の出力と前記第２の遅延手段の出力
とを入力するＡＮＤ回路と、 ドレインが前記出力線に接続され、ゲートが前記ＡＮＤ
回路の出力側に接続され、ソースが接地された第２のＮ
チャネル型ＭＯＳトランジスタと、 を有することを特徴とする請求項１記載のパルス発生回
路。 - 【請求項３】 前記第２の遅延手段の遅延時間は、前記
第１のパルス発生手段の発生するパルス幅よりも長くな
るように設定されていることを特徴とする請求項２記載
のパルス発生回路。 - 【請求項４】 前記第１のパルス発生手段は、下に凸の
パルスを発生させ、 前記第２のパルス発生手段は、上に凸のパルスを発生さ
せることを特徴とする請求項２または３記載のパルス発
生回路。 - 【請求項５】 クロック信号を入力とし、該クロック信
号に同期したパルスを発生させる第３のパルス発生手段
と、 ドレインが出力線に接続され、ゲートが前記第３のパル
ス発生手段の出力側に接続され、ソースが接地された第
３のＮチャネル型ＭＯＳトランジスタと、 入力側が前記出力線に接続され、該出力線の出力レベル
の遷移タイミングよりも所定の時間遅延して遷移するパ
ルスを発生させる第３の遅延手段と、 前記第３の遅延手段の出力を入力とし、前記第３の遅延
手段の出力の遷移に同期したパルスを発生させる第４の
パルス発生手段と、 ドレインが高位側電源に接続され、ゲートが前記第４の
パルス発生の出力側に接続され、ソースが前記出力線に
接続された第２のＰチャネル型ＭＯＳトランジスタとを
有するパルス発生回路であって、 出力がローレベルの期間の、前記クロック信号のローレ
ベルからハイレベルへの遷移を検知して、前記出力をハ
イレベルに遷移させる検知手段を有することを特徴とす
るパルス発生回路。 - 【請求項６】 前記検知手段は、 入力側が前記出力線に接続され、該出力線の出力レベル
の遷移タイミングよりも所定の時間遅延して遷移するパ
ルスを発生させる第４の遅延手段と、 前記第３のパルス発生手段の出力を入力する第２のイン
バータ手段と、 前記第２のインバータ手段の出力と前記第４の遅延手段
の出力とを入力とするＮＯＲ回路と、 ドレインが高位側電源に接続され、ゲートが前記ＮＯＲ
回路の出力側に接続され、ソースが前記出力線に接続さ
れた第３のＰチャネル型ＭＯＳトランジスタと、 を有することを特徴とする請求項５記載のパルス発生回
路。 - 【請求項７】 前記第４の遅延手段の遅延時間は、前記
第３のパルス発生手段の発生するパルス幅よりも長く設
定されていることを特徴とする請求項６記載のパルス発
生回路。 - 【請求項８】 前記第３のパルス発生手段は、上に凸の
パルスを発生させ、 前記第４のパルス発生手段は、下に凸のパルスを発生さ
せることを特徴とする請求項６または７記載のパルス発
生回路。
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|---|---|---|---|
| JP00213099A JP3425876B2 (ja) | 1999-01-07 | 1999-01-07 | パルス発生回路 |
| US09/478,700 US6232807B1 (en) | 1999-01-07 | 2000-01-06 | Pulse generating circuit |
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| KR1020000000687A KR100355086B1 (ko) | 1999-01-07 | 2000-01-07 | 펄스 발생 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00213099A JP3425876B2 (ja) | 1999-01-07 | 1999-01-07 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000201057A true JP2000201057A (ja) | 2000-07-18 |
| JP3425876B2 JP3425876B2 (ja) | 2003-07-14 |
Family
ID=11520768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00213099A Expired - Fee Related JP3425876B2 (ja) | 1999-01-07 | 1999-01-07 | パルス発生回路 |
Country Status (4)
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|---|---|
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| JP (1) | JP3425876B2 (ja) |
| KR (1) | KR100355086B1 (ja) |
| DE (1) | DE10000439C2 (ja) |
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|---|---|---|---|---|
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| KR100865327B1 (ko) * | 2006-12-28 | 2008-10-27 | 삼성전자주식회사 | 출력전압의 오버슈트를 감소시키기 위한 고전압 발생회로와그 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2528261B1 (fr) * | 1982-06-08 | 1987-12-11 | Thomson Csf | Generateur d'impulsions ayant une duree fixe proportionnelle a une duree de reference |
| US4691121A (en) * | 1985-11-29 | 1987-09-01 | Tektronix, Inc. | Digital free-running clock synchronizer |
| US6031388A (en) * | 1996-07-19 | 2000-02-29 | The Board Of Trustees Of The Leland Stanford Junior University | Postcharged interconnection speed-up circuit |
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1999
- 1999-01-07 JP JP00213099A patent/JP3425876B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-06 US US09/478,700 patent/US6232807B1/en not_active Expired - Lifetime
- 2000-01-07 DE DE10000439A patent/DE10000439C2/de not_active Withdrawn - After Issue
- 2000-01-07 KR KR1020000000687A patent/KR100355086B1/ko not_active IP Right Cessation
Also Published As
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| JP3425876B2 (ja) | 2003-07-14 |
| KR20000057726A (ko) | 2000-09-25 |
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