TW583686B - Semiconductor memory device and data read method thereof - Google Patents

Description

583686 A7 B7 五、發明説明（ ） 2 LIOln/B，…，LIOml/B至LIOmn/B和至主資料I/O資料線對MI01/B 至MI〇n/B。該等電流-電壓轉換器20-1至20-n分別地轉換傳送 至主資料I/O線對MI01/B至MIOn/B之資料對的一電流差至一電 壓差以產生資料X。資料輸出緩衝器24-1至24-n分別地保留從 差動放大器22-1至22-n輸出之資料Z。資料輸出驅動器26-1至 26-n分別地驅動從資料輸出緩衝器24-1至24-n之資料輸出以輸 出資料D1至Dn。 圖2A至2C係為說明電流-電壓轉換器和差動放大器之操作 的時序圖。圖2A顯示在正常操作期間的時序圖，圖2B顯示在 高頻操作期間之時序圖而圖2C顯示根據製程變化之時序圖。 在圖2A至2C中，CLK表示一時脈訊號，CMD表示一命令訊 號而影線部份表示一無效資料期間。 參考圖2A，資料CSA1至CSA4依序從電流-電壓轉換器20-1至 20-n輸出。當輸入一訊號Y以致能差動放大器22-1至22-n，該等 差動放大器22-1至22-n循序地接收資料CSA1至CSA4以及回應 訊號Y循序地產生資料D01至D04。週期“ tl”代表從當供應讀 取命令時時脈訊號CLK產生之時間點至該第一資料CSA1開始 經由電流-電壓轉換器20-1至20-n輸出之時間點的時間週期。 週期“t2”代表從當供應讀取命令時時脈訊號CLK產生之時間 點至訊號Y產生之時間點的時間週期。一時間週期“ t3”代表 訊號Y之致能週期。 參考圖2B，產生時脈訊號CLK之週期變得較快，而回應時 脈訊號CLK，資料CSA1至CSA4循序地從電流-電壓轉換器20-1 至20-n輸出。該等差動放大器22-1至22-n接收資料CSA1至CSA4 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

▲裝 訂

583686 A7 B7 五、發明説明（ ） 且回應訊號Y產生資料D01至D04。在該點，當在訊號Y之致 能週期t3期間資料CSA2輸入至差動放大器22-1至22-n，該等差 動放大器22-1至22-n不是輸出資料D01而是下一資料D02。此 是因為當資料在該差動放大器22-1至22-n之致能週期t3轉變， 所以差動放大器22-1至22-n之輸出資料改變。因此，因為資料 D01在圖2B之情況下不能輸出，所以發生一資料讀取錯誤。 即是，在圖2B中，資料D02至D04被部分地切除，但是資料 D02至D04被連接而由資料輸出緩衝器輸出。 參考圖2C，因為製程變化，從電流-電壓轉換器20-1至20-n 輸出之資料CSA1至CSA4被延遲一時間週期t4。即使資料CSA1 至CSA4被延遲時間週期t4，當資料CSA1至CSA4在訊號Y之致 能週期t3内輸入時，該等差動放大器22-1至22-n還是可以穩定 地輸出資料D01至D04。在圖2C中，資料D01至D04被部分地 切除，但是資料D01至D04被連接而由資料輸出緩衝器輸出 。所以不會發生資料讀取錯誤。 當半導體記憶裝置之一資料讀取路徑由電流-電壓轉換器 及差動放大器設定時，一資料讀取錯誤會發生在高頻操作 期間但是由製程變化產生之資料讀取錯誤不會發生。 圖3係為顯示另一傳統半導體記憶裝置之資料讀取路徑之 一設定。圖3之半導體記憶裝置包括一記憶體單元陣列10、 電流-電壓轉換器20-1至20-n、栓鎖28-1至28-n、資料輸出緩衝 器24-1至24-n以及資料輸出驅動器26-1至26-n。 在圖3中，LA表示栓鎖。圖1和圖3之相同參考代表相同的 部分。栓鎖LA回應訊號Y，栓鎖和輸出電流-電壓轉換器20-1 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) ▲裝

線

583686 A7 B7 五、發明説明（4 至20-n之輸出資料。圖3之剩餘組件，除了栓鎖LA之外，可以 參考圖1之描述而了解，因此省略其描述以避免重複。 圖4A至4C係為顯示電流-電壓轉換器及栓鎖之操作的時序 圖。圖4A顯示在正常操作期間之時序圖，圖4B顯示在高頻操 作之時序圖而圖4C顯示根據一製程變化之時序圖。 在圖4A至4C中，CLK表示一時脈訊號，CMD表示一命令訊 號而影線部份表示一無效資料週期。 參考圖4A，資料CSA1至CSA4依序從電流-電壓轉換器20-1至 20-n輸出。該栓鎖28-1至28-n回應訊號Y依序地接收資料CSA1 至CSA4且循序地產生資料D01至D04。週期“ tl”代表從當供應 讀取命令時時脈訊號CLK產生之時間點至該第一資料CSA1開 始經由電流-電壓轉換器20-1至20-n輸出之時間點的時間週期 。週期“ t2”代表從當供應讀取命令時時脈訊號CLK產生之時 間點至訊號Y產生之時間點的時間週期。一時間週期“t3”代 表訊號Y之致能時間。 參考圖4B，時脈訊號CLK之產生週期變得更快且回應時脈 訊號CLK，資料CSA1至CSA4從電流-電壓轉換器20-1至20-n依 序地輸出。該等栓鎖28-1至28-n接收且栓鎖資料CSA1至CSA4 且產生資料D01至D04在訊號Y之上升緣。 即使從電流-電壓轉換器20-1至20·η之資料輸出之狀態在訊 號Υ之致能週期t3期間變化，栓鎖28-1至28-η維持在訊號Υ “如 其”之上升緣鎖栓鎖的訊號。因此，不會發生資料讀取錯誤。 參考圖4C，因為製程變化，從電流-電壓轉換器20-1至20-n 輸出之資料CSA1至CSA41被延遲時間週期t4。栓鎖28-1至28-n -7- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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583686 A7 B7 五、發明説明（ ） 5 在訊號Y之上升緣栓鎖無效資料且因此不能輸出資料D01。 栓鎖28-1至28·η回應訊號Y栓鎖資料CSA1至CSA4且輸出資料 D02至D04 〇在該情況下，資料D01不能輸出，產生一資料讀 取錯誤。 1 如上所描述，當栓鎖28-1至28-η排列在電流-電壓轉換器20-1 至20·η之輸出級時，資料可以在高頻操作期間穩定地輸出， 但是當製程變化發生時，無效資料會輸出。 當傳統半導體記憶裝置被設定以包括電流-電壓轉換器和 差動放大器在資料讀取路徑時，資料讀取錯誤在高頻操作 期間發生，然而當製程變化時，資料可被穩定地輸出。在另 一方面，當傳統半導體記憶裝置被設定以包括電流-電壓轉 換器和栓鎖在資料讀取路徑時，資料可在高頻操作期間穩 定地輸出，然而當製程變化發生時會發生資料讀取錯誤。 CAS延遲定義為在當一讀取命令供應至一半導體記憶裝置 和當有效資料供應在該裝置之輸出之間以時脈週期為單位 之時間週期，其中時脈週期的數目為一整數。例如，一 CAS 延遲2表示在讀取命令供應之兩時脈週期後，有效資料從該 裝置輸出。 當CAS延遲為2時，該半導體記憶裝置需要比當CAS延遲為 3還低之頻率特性。當CAS延遲為3時，半導體記憶裝置需要 一時間tAA，即是，當資料讀取速度不需要比當CAS延遲為2 時高和比CAS延遲為2時高之頻率特性。 因此，在讀取操作期間需要頻率特性相對高之需求之CAS 延遲操作之情況下，資料讀取錯誤可以經由栓鎖輸出電流- -8- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

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五、發明説明（ 電恩轉換器之輸出資料，以及在讀取操作期間對於 性需要相對低之需求之⑽延遲操作之情況下，可以ϋ 器輸出電流-電壓轉換器之輸出資料而減少資:讀; 本發明之-目的係提供—種半導體記憶裝置，並可 由將在讀取操作期間在對於頻率效能特性、 她物士於頻率效能特性有相對低之需求 的貝料碩取路徑區別出來而穩定地輸出資料。 本务明《另-目的係為提供可以穩定方 種資料讀取方法。 ” -本發明針對-半導體記憶裝置。該裝置包括一記憶體單 7C陣列和-差動放大器和一栓鎖電路用以在—第一延遲操 «況下，栓鎖和輸出從該記憶體單元陣列輸出之每個= 號對’以及用於在-第二延遲操作之情況下，放大從記憶體 陣列輸出的每個訊號對的電壓差。 本發月尚&供-半導體記憶裝置，其包括一記憶體單元 車Η 栓鎖裝置’用以在一第一延遲操作情況下，检鎖和 輸出從該記憶體單元陣列輸出之每個訊號對，以及一差動 j λ吧路’用於在一第二延遲操作之情況下，放大從記憶體 單元陣列輸出的每個訊號對。 本發明尚提供一半導體記憶裝置，其包括一記憶體單元 陣列、一第一放大電路，其用以在第一延遲操作情況下，放 大及輸出從該記憶體單元陣列輸出的訊號，以及一第二放 -9 - 297公釐） 本纸張尺度翻國家標準(CNS) Α4規格 583686 A7

7 大電路’其用以在第二延遲操作情況下用於放大及輸出從 孩1己憶體單元陣列輸出的訊號。 、本發明尚提供-種讀取在_半導體記憶裝置中資料的方 法。根據該料，資料從一記憶體單元陣列讀取。在—第一 延遲操作之情況下’從該記憶體單元陣列之資料輸出被检 鎖及輸出。在-第二延遲操作之情況下，從該記憶體單元陣 列輸出的資料被放大及輸出。 圖式簡述 本發明之前述及其他目的、特點和優點將因本發明之較 佳具體實施例之更特別描述如在隨附圖示中說明的而更明 顯，其中在*同檢視中相时考字元指相同部份。該圖式不 需依比例繪製，而是把重點放在說明本發明的原則上。 圖1係為顯示一傳統半導體記憶裝置之方塊圖。 圖2A至2C係為說明圖丨之一電流_電壓轉換器及一差動放大 器的操作之時序圖。 圖3係為顯示令一傳統半導體記憶裝置之方塊圖。 圖4A至4C係為顯示團3之一電流-電壓轉換器及一栓鎖的操 作之時序圖。 圖5係為顯示根據本發明之一第一較佳具體實施例之半導 體記憶裝置之方塊圖。 圖6係為顯示圖5之一差動放大器及栓鎖之電路圖。 圖7A係為顯示圖5之電流-電壓轉換器和差動放大器及栓鎖 之操作的時序圖’其中CAS延遲為2 ’以及該差動放大器和栓 鎖操作如差動放大器。

583686 A7 B7 五、發明説明（8 ) 圖7B係為顯示圖5之電流-電壓轉換器和差動放大器及栓鎖 之操作的時序圖，其中CAS延遲為3，以及該差動放大器和栓 鎖操作如栓鎖。 圖8係為顯示根據本發明之一第二較佳具體實施例之半導 體記憶裝置之方塊圖。 圖9係為顯示根據本發明之一第三較佳具體實施例之半導 體記憶裝置之方塊圖。 圖10係為顯示圖9之差動放大器及栓鎖之電路圖。 圖11係為顯示圖10之差動放大器之電路圖。 圖12係為顯示圖10之栓鎖的電路圖。 較佳具體實施例之詳細說明 圖5係為顯示根據本發明之一第一較佳具體實施例之半導 體記憶裝置之方塊圖。圖5之半導體記憶裝置包括一差動放 大器及栓鎖30-1至30-n，其對比於圖1之先前技藝裝置中的差 動放大器22-1至22-n。在圖1和圖5中的相同參考號碼表示相同 部份。 當CAS延遲為2時，該差動放大器和栓鎖30-1至30-n回應訊 號Y經由差動放大器輸出從該電流-電壓轉換器20-1至20_11之 資料，當CAS延遲為3時，回應訊號Y經由栓鎖輸出從該等電 流-電壓轉換器20-1至20-n之資料。即是，差動放大器和栓鎖 30-1至30-n回應訊號CL2和Y，操作為差動放大器，回應訊號 CL3和Y，操作為栓鎖。應該要注意圖5之半導體記憶裝置包 括電流-電壓轉換器20-1至20-n，但是不會總是需要電流-電壓 轉換器20-1至20-n。 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 583686 A7 B7 五、發明説明（ ） 9 剩餘組件，除了差動放大器和栓鎖30—丨至3〇-n可以參考圖1 之描述而了解，所以省略其描述以避免重複。 圖6係為顯示圖5之一差動放大器及栓鎖之一具體實施例 的電路圖。圖6之差動放大器及栓鎖包括一具有pMos電晶體 P1和P2之PMOS栓鎖40，具有PMOS電晶體P3至P5之一預先充電 電路42、一具有NMOS電晶體N7和N8、NMOS電晶體N1至N6和 N9至Nl 1以及一 PMOS電晶體P6i NMOS栓鎖44，。 當CAS延遲設為2時，訊號CL2具有一邏輯‘‘高，，準位。結果 ，NMOS電晶體Nl、N4、N5和N6被啟動，同時NMOS電晶體N7 和N8被關閉。並且，訊號CL3具有一邏輯‘‘低，，準位。所以， 該NMOS電晶體N2和N3被關閉。因此，在該情況不，該差動 放大备和栓鎖由PMOS栓鎖40設定。當該訊號γ具一邏輯“低” 準位時，PMOS電晶體P3至P5被啟動使得節點a和B被預先充 電，而PMOS電晶體P6被啟動使得節點C和〇被預先充電。在 该狀怨下，當訊號γ轉變成一邏輯‘‘高，，準位，該NM〇s電晶體 Nil被啟動，該pM0S電晶體P6被關閉且預先充電電路42被失 能，於是差動放大器和栓鎖的操作被致能。在此時，當具有 一迷輯向”準位之一輸入訊號IN，而具有一邏輯‘‘低，，之一 反向輸入訊號INB從電流-電壓轉換器供應時，該節點〇到達 一避輯“低’’準位，而節點C到達一邏輯“高，，準位。結果，節 點A從一預先充電準位轉變至一邏輯‘‘高，，準位而節點B從一 預先充電準位轉變至一邏輯“低，，準位。因此，產生具有一邏 輯“高”準位之輸出資料OUT且產生具有一邏輯“低，，準位之 反向輸出資料0UTB。該節點八和B之訊號由pM〇s栓鎖4〇放大 • ___ -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 583686 A7 B7 五、發明説明（ ） 10 。然而，當在訊號Y之致能週期期間輸入資料IN和該反向之 輸入資料INB分別地轉變成一邏輯“低”準位及一邏輯“高”準 位時，輸出資料OUTB和反向輸出資料OUTB分別地轉變至一 邏輯“低”準位和一邏輯“高”準位。即是，差動放大器和栓 鎖DA&LA操作如一差動放大器。 裝

當CAS延遲設定為3時，該訊號CL3具有一邏輯“高”準位。 結果，NMOS電晶體N2和N3啟動。在此時，訊號CL2·具有一邏 輯“低’’準位，所以NMOS電晶體Nl、N4、N5及N6被關閉。因 此，在該情況下，差動放大器和栓鎖由PMOS栓鎖40和NMOS 栓鎖44設定。當訊號Y轉變至一邏輯“高”準位時，該NMOS電 晶體Nil被啟動，該PMOS電晶體P6被關閉而預先充電電路42 之操作被失能，於是差動放大器和栓鎖DA&LA之操作被致 能。在此時，當具有一邏輯“高”準之輸入資料IN且具有一邏 輯“低”準位之該反向輸入資料INB從電流-電壓轉換器供應時 ，節點D到達一邏輯“低”準位而節點C到達一邏輯“高”準位 。結果，該節點A轉變至一邏輯“高”準位而節點B轉變至一 邏輯“低”準位。因此，輸出資料OUT轉變至一邏輯“高”準位 而反向之輸出資料OUTB轉變至一邏輯“低”準位。節點A和B 之訊號被PMOS栓鎖40和NMOS栓鎖44鎖住。之後，即使在訊 號Y之致能週期内輸入資料IN和反向輸入資料INB分別地轉 變至一邏輯“低”準位和一邏輯“高”準位時，使得節點C和D 之訊號準位轉變，但是因為一電流路徑不能由NMOS栓鎖而 形成在節點A和節點C及節點B和節點D之間，所以輸出資料 OUT和反向輸出資料OUTB維持至一鎖住的準位。即是，差動 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

583686 A7 B7 五、發明説明（ ） 11 放大器和栓鎖DA&LA操作為栓鎖。 圖7A係為顯示圖5之電流-電壓轉換器和差動放大器及栓鎖 之操作的時序圖，其中CAS延遲為2，以及該差動放大器和栓 鎖操作如差動放大器。圖7B係為顯示圖5之電流-電壓轉換器 和差動放大器及栓鎖之操作的時序圖，其中CAS延遲為3，以 及差動放大器和栓鎖操作如栓鎖。 在圖7A和7B中，CLK表示一時脈訊號，CMD表示一命令訊 號，而一影線部份表示一無效資料週期。 參考圖7A，因為該差動放大器和栓鎖操作如差動放大器， 即使當讀取命令供應時，從時脈訊號CLK之上升緣至訊號Y 之致能時間點之時間週期t5被減少，但是資料可以以穩定方 式輸出。並且，因為當訊號Y之致能時間點變得愈快時， tAA2被減少，該資料讀取速度也變得更快。 參考圖7B，因為差動放大器和栓鎖操作如栓鎖，即使時脈 訊號CLK之週期縮短，但是資料可以穩定地輸出。即是，即 使，下一資料在訊號Y之致能時間t3内輸入，因為先前資料 以被鎖住且輸出，所以資料讀取錯誤不會發生。 因此，在CAS延遲為2的情況下，因為差動放大器和栓鎖操 作如差動放大器，且訊號Y之致能時間點變得更快，所以改 進了該資料讀取速度。並且，在CAS延遲為3的情況下，差動 放大器和栓鎖操作如栓鎖，因此資料讀取錯誤不會發生。 圖8係為顯示根據本發明之一第二較佳具體實施例之半導 體記憶裝置之方塊圖。圖8之半導體記憶裝置額外地包括差 動放大器32-1至32·η在電流-電壓轉換器20-1至20-n之間，以及 __-14-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 583686 A7 B7 五、發明説明（ ） 12 該等差動放大器和栓鎖30-1至30-n，其對比於圖5之設定。圖5 和圖8之相同參考號碼表示相同部份。 在圖8之半導體記憶裝置中，因為從電流-電壓轉換器20-1 至20-n輸出資料的電壓差係相對地小，所以該等電流-電壓轉 換器20-1至20-n之輸出資料由差動放大器32-1至32-n放大且之 後供應至差動放大器和栓鎖30-1至30-n，藉此執行一穩定資 料讀取操作。 圖9係為顯示根據本發明之一第三較佳具體實施例之半導 體記憶裝置之方塊圖。圖9之半導體記憶裝置包括排列在電 流-電壓轉換器20-1至20-n和資料輸出緩衝器24-1至24-n之間的 差動放大器和栓鎖50-1至50-n，該等差動放大器和栓鎖50-1至 50-n分別地包括差動放大器52-1至52-n和栓鎖54-1至54_n。圖5 和圖9之相同參考號碼表示相同部份。 在圖9中，當CAS延遲為2時，該等差動放大器52-1至52-n回 應訊號Y放大和輸出電流-電壓轉換器20-1至20-11之輸出資料。 當CAS延遲為3時，該等栓鎖54-1至54-n在訊號Y之上升緣，鎖 住和輸出電流-電壓轉換器20-1至20«n。即是，圖9之半導體記 憶裝置之差動放大器和栓鎖包括不是完整地但是分開地形 成之差動放大器和栓鎖。圖9之半導體記憶裝置並不是總是 需要電流-電壓轉換器20-1至20-n。 圖10係為顯示圖9之差動放大器及栓鎖之一具體實施例的 電路圖。一差動放大電路52除了 一差動放大器60之外包括一 反向器II和CMOS傳輸閘C1和C2。一栓鎖電路54除了栓鎖62之 外包括一反向器12和CMOS傳輸閘C3和C4。 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

裝 訂

583686 A7 B7 13 五、發明説明（ 當CAS延遲設為2時，該訊號CL2具有一邏輯“高，，準位，而 訊號CL3具有一邏輯“低，，準位。CMOS傳輸閘C1和C2被啟動使 得從電流-電壓轉換器輸出之資料CSA和CSAB被傳送。在此 時，當經由CMOS傳輸閘C1輸出之資料為資料IN/NB時，差動 放大器60回應訊號Y放大資料IN/INB之電壓差以產生資料 OUT/OUTB。CMOS傳輸閘C2傳送資料OUT/OUTB 〇在此時，經 由CMOS傳輸閘C2輸出之資料為資料DO/DOB。 當CAS延遲設為3時，該訊號CL3具有一邏輯“高，，準位，而 訊號CL2具有一邏輯“低，，準位。CMOS傳輸閘C3和C4被啟動使 得從電流-電壓轉換器輸出之資料CSA和CSAB被傳送。在此 時，當經由CMOS傳輸閘C3輸出之訊號為資料IN/NB時，栓鎖 62回應訊號Y鎖住資料in/INB以產生資料OUT/OUTB。在此時 產生之訊號Y之致能時間點變得比當CAS延遲為2時產生之訊 號Y之致能時間點要慢。該CMOS傳輸閘C4傳輸資料 OUT/OUTB 〇在此時，經由CMOS傳輸閘C4輸出之資料為資料 DO/DOB。即使在圖1〇未顯示，另一差動放大器可以額外地被 排列在差動放大器60之前級。 圖11係為顯示圖1〇之差動放大器之一具體實施例之電路圖 。圖Π之差動放大器包括圖6之差動放大器和栓鎖的pm〇S電 晶體P1至P5和NMOS電晶體N9SN11。 圖11之差動放大器之操作描述在下。當訊號γ具有一邏輯 “低”準位時，PMOS電晶體P3至P5被啟動，使得節點A和B被 預先充電。當訊號Y轉變成一邏輯“高，，準位時，PMOS電晶體 P3至P5被關閉且nmos電晶體Nil被啟動，於是差動放大器之 _____-16-__ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

•3.JH 583686 A7 B7 五 發明説明（ 操作被致能。在該狀態下，當具有一邏輯“高”準位之資料IN 和具有一邏輯“低”準位之資料INB供應時，該NMOS電晶體 N10被啟動且NMOS電晶體N9被關閉，於是節點A和B分別地轉 變至一邏輯“高”準位和一邏輯“低”準位。PMOS栓鎖40放大 節點A和B之訊號。因此，輸出資料OUT和反向之輸出資料 OUTB轉變至一邏輯“高，，準位和一邏輯“低，，準位。然而，當 在訊號Y具有一邏輯“高”準位期間，具有一邏輯“低”準位之 訊號和具有一邏輯“高”準位之訊號產生時，節點A和B分別 地轉變至一邏輯“低”準位和一邏輯“高”準位。即是，當資 料IN和INB之準位在訊號Y保持低之狀態變化時，輸出資料 OUT和反向輸出資料0UTB之狀態會變化。 圖12係為說明圖10之栓鎖之一具體實施例的電路圖。圖12 之栓鎖包括圖6之差動放大器和栓鎖之PM0S電晶體P1至P5和 NMOS電晶體N2、N3和N9至Nil。 圖12之栓鎖之操作描述在下。當訊號Y轉變至一邏輯“高’’ 準位時，PM0S電晶體P3至P5被關閉且NMOS電晶體Nl 1被啟動 ，於是栓鎖之操作被致能。在該狀態下，當具有一邏輯“高” 準位之資料IN和具有一邏輯“低”準位之資料INB供應時， NMOS電晶體N10被啟動且NMOS電晶體N9被關閉，於是節點A 和B分別地轉變至一邏輯“高”準位和一邏輯“低”準位。PMOS 栓鎖40和NMOS栓鎖44分別地栓鎖節點B和A。因此，輸出資 料OUT和反向輸出資料OUTB轉變至一邏輯“高”準位和一邏 輯“低”準位。然而，即使當訊號Y具有一邏輯“高”準位期間 ，具有一邏輯“低”準位之資料和具有一邏輯“高”準位之資 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 583686 A7 B7 五、發明説明（ 料產生時，資料不能經由NMOS栓鎖44傳送到節點A和B，因 此節點A和B維持一鎖住的準位。即是，輸出資料OUT和反向 輸出資料OUTB之準位不能變化且維持一第一栓鎖準位。 當差動放大器和栓鎖操作如圖11之差動放大器時之致能 時間點比當其操作如圖12之栓鎖變得比較快。 圖11之差動放大器和圖12之栓鎖使用圖6之差動放大器和 栓鎖設定，但可分別地使用傳統差動放大器和傳·統栓鎖設 定。 如在此所描述的，在需要頻率特性相對高之需求之CASS 遲操作之情況下，半導體記憶裝置經由栓鎖輸出電流-電壓 轉換器之輸出訊號。並且在對於頻率特性需要相對低之需 求之CAS延遲操作之情況下，該半導體記憶裝置使得訊號Y 之致能時間點比在對於頻率特性相對高之需求的CAS延遲操 作之情況下要快而經由差動放大器輸出電流-電壓轉換器之 輸出資料。結果，可以減少資料讀取錯誤。 雖然本發明已經參考較佳具體實施例本身而特別地顯示 及描述，但是熟悉此技藝的人士將了解可以不需背離如申 請專利範圍所定義之本發明的精神與範圍，產生形式上和 細節之許多改變。 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂

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Claims (1)

1. A8 m C8 Π8 ν92·Ηη19 ^ .丄一 J±JlAjn3882號專利申請案 中文申請專利範圍替換本(92年u月) 六 申請專利範圍 h 一種半導體記憶裝置，其包括： 一記憶體單元陣列；以及 一差動放大器和一栓鎖電路，其用以在一第一延遲操 作情況下，栓鎖和輸出從該記憶體單元陣列輸出之每個 訊號對，以及用於在一第二延遲操作之情況下，放大從 記憶體單元陣列輸出的每個訊號對的電壓差。 2·如申請專利範圍第1項之半導體記憶裝置，尚包括一電 流-電壓轉換電路，其用於轉換從記憶體單元陣列輸出 之每個訊號對之電流差至一電壓差且輸出該電壓差至差 動放大及栓鎖電路。 3.如申請專利範圍第1項之半導體記憶裝置，尚包括一差動 放大電路，其在該記憶體單元陣列及差動放大和栓鎖電 路之間。 4·如申請專利範圍第1項之半導體記憶裝置，其中該差動放 大和栓鎖電路包括·· 一第一NMOS電晶體，其連接在一第一節點和一第一電 源電壓之間且回應一致能訊號而被啟動； 弟一 NMOS電晶體’其連接在一第二節點和該第一節 點之間且回應一從記憶體單元陣列輸出之反向輸出訊號 而被啟動； 一第三NMOS電晶體，其連接在一第三節點和該第一節點 之間且回應從記憶體單元陣列輸出之輸出訊號而被啟動； 一第一預先充電電路，其連接在該第二節點和該第三 節點之間且回應一反向致能訊號而被啟動； 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） C8

   該二二=::壓延遲操作之情訂， 第二預先充 , 電電路，其用以在回應該反向致处却 預先充私第四和第五節點之電壓； 此"一第一開關電路，其在第-延遲操作情況下被啟動 傳送該第二節點和第三節點之電壓至該第㈤動 號 節點 以 節點和第五 第二栓鎖，其連接至一 、'⑼… 卜 第二電源電壓，其用以栓鎖 該弟四郎點和第五節點之電壓； / -失能電路，其用以在第二延遲操作下失 鎖之操作；以及 $检 -第二開關電路’其在第二延遲操作情況下被啟動 傳达该第一節點和第三節點之電壓至該第四節點和第 /r/r 田μ 即點 以 五 5·如申請專利範圍第4項之半導體記憶裝置，其中該第二延 遲操作之致能訊號之致能時間點比第一延遲操作的要快 6· 一種半導體記憶裝置，其包括： 一記憶體單元陣列； 一栓鎖電路，其用以在一第一延遲操作情況下，栓鎖 和輸出從該記憶體單元陣列輸出之每個訊號對，以及 一差動放大電路，其用於在一第二延遲操作之情況下 ，放大和輸出從記憶體單元陣列輸出的每個訊號對。 7·如申請專利範圍第6項之半導體記憶裝置.，尚包括一電 本紙張尺度適用中國國家標準(CMS) Α4規格(210 X 297公釐） 583686 ! ；" .丨 '一-. ：'' -· .92. Λ 8 Β8 C8 申請專利範圍 ^ %壓轉換電路，其用於轉換從記憶體單元陣列輸出 之每個汛唬對之電流差至一電壓差且輸出該電壓差至栓 鎖笔路和差動放大電路。 &如申=專利範圍第6項之半導體記憶裝置，尚包括一差動 、遠路其在圮憶體單元陣列及差動放大電路之間。 9·如申請專利範圍第6項之半導體記憶裝置，其中該检鎖電 路包括： 第一開關，其在第一延遲操作之情況下被啟動以傳 送電流-電壓轉換電路之輸出訊號； 一栓鎖電路，其經由該第一開關栓鎖及輸出一訊號； 一第二開關，其用以在第一延遲操作之情況下，傳送 栓鎖電路之輸出訊號。 10.如申請專利範圍第9項之半導體記憶裝置，其中該栓鎖電 路包括： 第一 NMOS電晶體，其連接在一第一節點和一第 電 源電壓之間且回應一致能訊號而被啟動； -第二NMOS電晶體’其連接在—第二節點和該第一節 點之間且回應-從該第-開關輸出之反向輸出訊號而被 啟動； 郎

   一第三NMOS電晶體，其連接在一第三節點和該第一 點足間且回應經由1¾第二開關輸出之輸出訊號而被啟動； 一第一栓鎖，其用以栓鎖和輸出該第二節點和第三節 點的訊號至弟四和第五節點； -第-預先充電電路’其用以回應一反向致能訊號預 •3- 本紙張尺度適用中國國家標準(CNSrA4規格(210X297公釐)— C8 1)8 申清專利範圍 先充電該第四節點和第五節點；以及 第一栓鎖，其接至一第一電源電壓，其用以检鎖該 第四節點和第五節點之訊號。 1L如申請專利範圍第10項之半導體記憶裝置，其中第二延 遲操作之致能訊號的致能時間點比第一延遲操作的還 快。 延 12·如申請專利範圍第6項之半導體記憶裝置，其中該差動放 大電路包括： 一第三開關，其在第二延遲操作之情況下被啟動以傳 送電流-電壓轉換電路之輸出訊號； 差動放大器，其用以放大經由該第三開關輸出的訊 號； 一第四開關，其用以在第二延遲操作之情況下，傳送 差動放大器之輸出訊號。 13·如申請專利範圍第12項之半導體記憶裝置，其中該差動放 大電路包括： 一第四NMOS電晶體，其連接在一第六節點和一電源電 壓之間且回應一致能訊號而被啟動； 一第五NMOS電晶體，其連接在一第七節點和該第六節 點之間且回應一從該第三開關輸出之反向輸出訊號而被 啟動； 一第六NMOS電晶體，其連接在一第八節點和該第六節 點之間且回應經由該第三開關輸出之輸出訊號而被啟動； —第二預先充電電路’其用以回應—反向致能訊號預 -4 _ 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ297公釐) 583686 , - ,; ：t ' I Α8 Β8 C8 08 ；； T^k Λ ； ί — V、 ΗΊ ί.. .. ； . . . - V f"-V I 六、申請專利範圍 先充電該第七節點和第八節點；以及 ’其用以栓鎖該 一第三栓鎖，其接至一第二電源電壓 第七節點和第八節點之訊號。 14. 一種半導體記憶裝置，其包括： 一記憶體單元陣列； 一第一放大電路’其用以在第—延遲操作情況下，放 大及輸出從該記憶體單元陣列輸出的訊號，以及 -第二放大電路，其用以在第二延遲操作情況下，放 大及輸出從該記憶體單元陣列輸出的訊號。 15.如申請專利範圍第14項之半導體記憶裝置，其中該第一 放大電路包括一栓鎖。 16.如申請專利範圍第14項之半導體記憶裝置，其中該第二 放大電路包括一差動放大器。 17· —種讀取在一半導體記憶裝置中資料之方法，其包括： 輸出從一記憶體單元陣列之資料；以及 在一第一延遲操作情況下，栓鎖和輸出從該記憶體單 元陣列輸出之資料，以及 在一第二延遲操作之情況下，放大和輸出從該記憶體 單元陣列輸出之資料。 18.如申凊專利範圍第17項之讀取在一半導體記憶裝置中資 料之方法，其中在該第二延遲操作情況下，栓鎖和輸出 從該記憶體單元陣列輸出之資料的時間點比在該第一延 遲操作之情況下，放大和輸出從記憶體單元陣列輸出之 資料的時間點要快。 -5- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公" ------..._ Λ 8 C8

   19· 一種半導體記憶裝置，其包括： 一記憶體單元陣列；以及 一第一放大器，其用以在一第一 CAS延遲操作情況下， 放大從菽記憶體單元陣列輸出的訊號對，以及 一第二放大器’其用以在-第二CAS延遲操作情 用於放大從該記憶體單元陣列輸出的訊號對。 20. 如申請專利範圍第19項之半導體記憶裝置，並 ^ 放大器係為差動放大器而該第二放大 /、礤第一 哭。 。糸為一栓鎖放大 -0 -

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