JP2003046385A - パルス信号を発生させる高速入力レシーバー - Google Patents

パルス信号を発生させる高速入力レシーバー

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Abstract

(57)【要約】 【課題】 半導体装置などで外部からの信号をパルス形
式の信号に変換して入力するために好適な、パルス信号
を発生する入力レシーバーを提供すること。 【解決手段】 メインクロックと該メインクロックより
所定時間遅延したサンプリングクロックとが第１状態で
あるとき、外部から受信される入力信号と所定の基準信
号とを入力し、前記メインクロックと前記サンプリング
クロックとが第２状態に遷移されるときに、前記入力信
号と前記基準信号との間の電圧差を増幅しサンプリング
して出力するクロックサンプル増幅器と、出力ノードを
有し電源電圧と接地電圧との間に接続され、前記サンプ
リングクロックが前記第１状態であるときに前記出力ノ
ードを前記電源電圧のレベルにプリチャージし、前記サ
ンプリングクロックが前記第２状態に遷移するときに、
前記クロックサンプル増幅器により増幅しサンプリング
して出力された信号に従い前記出力ノードを選択的に前
記接地電圧のレベルにプルダウンさせてパルス信号を出
力するクロックパルス発生器とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】本発明は、チップの外部か
ら入力される信号をチップの内部回路に伝送するために
用いられる入力レシーバーに係るもので、特に、半導体
装置などにおいて外部からの信号をパルス形式の信号に
変換して入力するために好適な、パルス信号を発生する
入力レシーバーに関する。
【０００２】
【従来の技術】超高速半導体装置において、外部からデ
ータを受信するときには、安定したデータのレベルを保
障するために、データがバッファ及びラッチなどの回路
を通過する過程を実行する。このようなバッファーリン
グ及びラッチ動作を正確に完了することにより、正常に
入力データをサンプリングすることができる。従って、
超高速半導体装置では外部から入力されるデータを高速
にバッファーリングしてラッチし、ラッチされた入力信
号を内部で所望の信号形式のデータに変換する過程を迅
速に進行させなければならず、このような動作は半導体
装置の動作周波数を向上させるのに大いに役立つことに
なる。
【０００３】超高速半導体装置などのようなデジタル回
路において入力信号の受信はチップの外部から入る信号
をバッファーリングして受信し、受信された信号をクロ
ックの上昇或いは下降エッジでクロッキングしてレジス
タなどにラッチする過程を含む。このような過程を効率
的に処理するために多様な入力レシーバーが開発されて
いる。
【０００４】このような入力レシーバーは外部から半導
体装置の内部に入る入力信号を受信し、受信された入力
信号のデータのレベルに従い一対のデータ伝送ラインＴ
ＳＬ/ＣＳＬ（Ｔｒｕｅ Ｓｉｇｎａｌ Ｌｉｎｅ/Ｃｏ
ｍｐｌｅｍｅｎｔ Ｓｉｇｎａｌ Ｌｉｎｅ）に位相の
互いに異なったパルス形式の信号を発生させて内部の回
路に伝送する。このような入力レシーバーは外部から入
力されるデータをクロックパルスを用いてサンプリング
して前記クロックパルスと同一の幅を有するパルスデー
タを出力する。このような入力レシーバーとしては、特
に、半導体装置の内部動作時間を短縮させると同時に信
号のスイング振幅が徐々に小さくなる入力信号を迅速に
サンプリングすることができる入力レシーバーが要求さ
れている。
【０００５】図３は、従来の技術によるパルス出力のた
めの入力レシーバーの一例を示す図である。図３に示す
ように、パッドを通じて入力される信号ＶＩは所定レベ
ルの基準信号ＲＥＦが入力される前置増幅器１０に入力
される。前置増幅器１０は入力信号ＶＩと基準信号ＲＥ
Ｆのレベルを比較し、その差を増幅して出力する。
【０００６】従来の実施形態では二つの信号をゲートに
それぞれ入力するＰＭＯＳトランジスタ２４、２６、ソ
ースが電源電圧Ｖｄｄに接続されドレインがＰＭＯＳト
ランジスタ２４、２６のソースに接続されたＰＭＯＳト
ランジスタ２８、及び信号入力用ＰＭＯＳトランジスタ
２４、２６のドレインと接地間にチャンネルが接続され
ゲートがＰＭＯＳトランジスタ２８のゲートに接続され
た定電流用ＮＭＯＳトランジスタ３０、３２から構成さ
れる。このように構成された前置増幅器１０は二つのＰ
ＭＯＳトランジスタ２４及び２６のゲートに入力される
信号ＶＩと基準信号ＲＥＦを比較して、差動増幅された
信号を出力ノードに接続されたインバーター１２を通じ
て位相分割器１４に供給する。
【０００７】位相分割器１４は二つのインバーターチェ
ーンから構成され、一つのインバーターチェーンは入力
される信号をそのまま出力するように出力端子をドライ
ブし、他のインバーターチェーンは入力信号の位相を反
転して出力するように出力端子をドライブする。従っ
て、位相分割器１４は差動増幅されたＯＵＴを位相が互
いに反対の二つの信号ＯＵＴ、ＯＵＴＢに分割してクロ
ックサンプル増幅器（Ｃｌｏｃｋｅｄ ｓａｍｐｌｅｄ
ａｍｐｌｉｆｉｅｒ）１６に供給する。
【０００８】クロックサンプル増幅器１６は二つの入力
信号ＯＵＴ、ＯＵＴＢを外部から供給されるクロック信
号ＣＬＫによりサンプリングしラッチ増幅してパルス形
式の出力信号ＯＵＴ_ＣＢ、ＯＵＴ_ＴＢを出力端子に接
続された二つのドライバ２２、２３によりそれぞれチッ
プ内部の回路に供給する。
【０００９】以下、クロックサンプル増幅器１６の動作
を詳しく説明する。
【００１０】外部から供給されるサンプリング用クロッ
クＣＬＫが“ロー”レベルである場合、クロックサンプ
ル増幅器１６の出力ノードと電源電圧Ｖｄｄとの間に接
続されたプリチャージ回路２０を駆動して、出力ノード
をそれぞれ電源電圧Ｖｄｄのレベルにプリチャージして
ドライバ２２、２３の出力信号ＯＵＴ_ＣＢ、ＯＵＴ_Ｔ
Ｂをすべて“ハイ”状態にする。このようなプリチャー
ジ回路２０は電源電圧Ｖｄｄとクロックサンプル増幅器
１６の出力ノードとの間にドレインとソースとがそれぞ
れ接続され、ゲートに入力されるクロック信号ＣＬＫに
よりスイッチングされる二つのＰＭＯＳトランジスタ３
４、３６から構成される。
【００１１】クロックサンプル増幅器１６の出力がプリ
チャージされた状態でクロックＣＬＫの論理レベルが
“ハイ”に遷移されると、ＮＭＯＳトランジスタ３８が
ターンオンされてクロックラッチ増幅器１８をイネーブ
ルさせ、上記のプリチャージ回路２０をディスエーブル
させる。このとき、位相分割器１４から出力される増幅
信号ＯＵＴとＯＵＴＢがＮＭＯＳトランジスタ４０、４
２のゲートにそれぞれ入力されると、増幅信号ＯＵＴ、
ＯＵＴＢのレベル差はクロックラッチ増幅器１８内のＰ
ＭＯＳトランジスタ４４、４６及びＮＭＯＳトランジス
タ４８、５０から構成されたラッチ回路により感知増幅
される。従って、クロックサンプル増幅器１６から出力
される信号ＯＵＴ_ＣＢ、ＯＵＴ_ＴＢはパルス形式に出
力される。
【００１２】上記のように、図３のように構成された従
来の入力レシーバーはパルス形式のクロックＣＬＫがク
ロックサンプル増幅器１６をイネーブルさせて入力デー
タをサンプリングする方式であり、クロックＣＬＫの入
力に従いクロックラッチ増幅器１８をディスエーブルす
ると同時にプリチャージ回路２０を駆動して出力信号を
ＯＵＴ_ＣＢ、ＯＵＴ_ＴＢを電源電圧Ｖｄｄのレベルに
プリチャージして最終出力信号の形式をパルス形式にす
るのである。
【００１３】図３のように、プリチャージ回路を有する
クロックサンプル増幅器１６を用いてデータをサンプリ
ングする場合、一つの段(ｓｔａｇｅ)だけを用いてチッ
プ内部で使用できるパルス形式のデータを作り得るとい
う長所はあるが、クロックラッチ増幅器１８がイネーブ
ルされた後からラッチ動作が開始する瞬間までに一定時
間の遅延が必然的に求められる。また、外部から入力さ
れる入力信号を前置増幅器１０と位相分割器１４とを用
いてクロックサンプル増幅器１６でセンシング可能な信
号、例えば、真信号（ｔｒｕｅ ｓｉｇｎａｌ）と相補
信号（ｃｏｍｐｌｅｍｅｎｔ ｓｉｎｇｎａｌ）に変換
することにより、このような変換過程で発生する遅延が
入力信号のレベルにより大きく影響を受ける問題を有し
ている。従って、入力信号が小さいスイングを有し、周
波数が高くて動作速度が速い場合にはその使用が困難で
あるという問題点がある。
【００１４】
【発明が解決しようとする課題】そこで、本発明の目的
は、非常に小さいスイング入力信号に対しても敏感に反
応してクロックサンプル増幅し、パルス形式のデータを
発生させる高速入力レシーバーを提供することである。
【００１５】本発明のもう一つの目的は、非常に小さい
スイング電圧レベルに対しても高速クロックに敏感に反
応して入力信号をサンプル増幅し、パルス形式のデータ
を発生させる高速入力レシーバーを提供することであ
る。
【００１６】本発明の他の目的は、外部から入力される
信号を高速にサンプリング増幅して一対の信号を生成
し、パルス形式の信号として高速出力する高速入力レシ
ーバーを提供することである。
【００１７】
【課題を解決するための手段】このような目的を達成す
るために本発明は、メインクロックと該メインクロック
より所定時間遅延したサンプリングクロックとが第１状
態であるとき、外部から受信される入力信号と所定の基
準信号とを入力し、前記メインクロックと前記サンプリ
ングクロックとが第２状態に遷移されるときに、前記入
力信号と前記基準信号との間の電圧差を増幅しサンプリ
ングして出力するクロックサンプル増幅器と、出力ノー
ドを有し電源電圧と接地電圧との間に接続され、前記サ
ンプリングクロックが前記第１状態であるときに前記出
力ノードを前記電源電圧のレベルにプリチャージし、前
記サンプリングクロックが前記第２状態に遷移するとき
に、前記クロックサンプル増幅器により前記増幅しサン
プリングして出力された信号に従い前記出力ノードを選
択的に前記接地電圧のレベルにプルダウンさせてパルス
信号を出力するクロックパルス発生器とを備えることを
特徴とする。
【００１８】好ましくは、前記クロックサンプル増幅器
は、前記基準信号と前記入力信号とのレベル差を先行し
て増幅し、前記サンプリングクロックに従って増幅され
たレベル差をサンプリングして出力するように動作し、
このような動作は前記メインクロックと前記サンプリン
グクロックとの入力により制御される。
【００１９】本発明の好適な実施の形態に係るクロック
サンプル増幅器は、第１入出力ノード及び第２入出力ノ
ードと、前記メインクロックが前記第２状態に遷移する
ことに応答して、第１入出力ノード及び第２入出力ノー
ドに供給される信号の電圧差を感知増幅するラッチ増幅
器と、前記サンプリングクロックに従い前記所定の基準
信号と前記外部から受信される入力信号とを前記第１入
出力ノード及び前記第２入出力ノードに選択的に提供す
る第１パスゲート及び第２パスゲートとを備える。
【００２０】前記ラッチ増幅器は、前記第１入出力ノー
ドと第２入出力ノードとの間に接続されたＰセンスアン
プ及びＮセンスアンプと、前記メインクロックが前記第
２状態に遷移するときに前記Ｐセンスアンプと前記Ｎセ
ンスアンプとを駆動するセンスアンプドライバとを備え
る。
【００２１】そして、前記クロックパルス発生器は、前
記サンプリングクロックが前記第１状態であるとき、第
１出力ノード及び第２出力ノードをそれぞれ電源電圧の
レベルにプリチャージするプリチャージトランジスタ
と、前記サンプリングクロックが前記第２状態であると
きにイネーブルされて前記第１入出力ノード及び前記第
２入出力ノードの出力信号を反転する第１プルダウン入
力トランジスタ及び第２プルダウン入力トランジスタ
と、前記第１出力ノード及び前記第２出力ノードの間に
接続され、前記第１出力ノード及び前記第２出力ノード
のうちで電圧レベルがより高い出力ノードの電圧をプル
アップさせるプルアップ増幅器とを備える。
【００２２】このように構成される本発明の高速入力レ
シーバーは、前置増幅器及びバッファを通すことなく、
入力信号を直接増幅及びサンプリングしてパルス信号に
定形することにより、小さいスイングレベル信号を半導
体装置内で必要とする信号レベルに高速入力することが
できる。また、クロックサンプル増幅器がプリチャージ
動作を行わないことにより、高速に入力を増幅すること
ができるという利点がある。
【００２３】
【発明の実施の形態】以下、本発明の実施形態について
添付の図面を用いて詳しく説明する。本発明を説明する
際に、この分野の通常の知識を有するものにとって自明
な構成要素に対する具体的な説明が本発明の要旨を不必
要に埋没させると判断される場合、それに対する詳細な
説明は省略される。
【００２４】図１は、本発明の好適な実施の形態に係る
パルス信号を発生させる高速入力レシーバーの回路図で
ある。この高速入力レシーバーはタイミングクロック発
生部９０と、クロックサンプル増幅器１０５と、クロッ
クパルス発生器１１０及びドライバ１０４、１０６と、
から構成される。
【００２５】図２は、図１に示す高速入力レシーバーの
各構成要素の動作を説明するための波形図である。
【００２６】図１及び図２を参照して本発明の実施の形
態に係る高速入力レシーバーの動作を詳しく説明する。
【００２７】図１に示したタイミングクロック発生部９
０は、図２のように所定のデューティ比を有するメイン
クロックＣＬＫＢを反転した相補メインクロックＣＬＫ
と、所定時間遅延されたサンプリングクロックＣＬＫＢ
２及び相補サンプリングクロックＣＬＫ２をそれぞれ発
生する多数のインバーターを具備している。例えば、メ
インクロックＣＬＫＢを反転するインバーター５２と、
メインクロックＣＬＫＢを所定時間遅延させてサンプリ
ングクロックＣＬＫＢ２を発生するインバーターチェー
ン５４、５６と、メインクロックＣＬＫＢを所定時間遅
延して相補サンプリングクロックＣＬＫ２を発生するイ
ンバーターチェーン５８、６０、６２と、から構成され
る。このとき、インバーター５４、５６の駆動能力とイ
ンバーター５４、５６内のロードのサイズを適切に調節
して、サンプリングクロックＣＬＫＢ２と相補サンプリ
ングクロックＣＬＫ２との間にはほとんど遅延のないこ
とが求められている。即ち、サンプリングクロックＣＬ
ＫＢ２と相補サンプリングクロックＣＬＫ２との間の信
号の位相差は１８０度で、遅延はほとんどないのが好ま
しい。これは増幅サンプリングされて位相分割された信
号の幅をほとんど変化させずにパルス形式として出力す
るためのもので、このような動作は後述の説明により明
確に理解されよう。
【００２８】パッドを通じて外部から受信された入力信
号ＶＩ（所定レベルを有する電圧信号）はクロックサン
プル増幅器１０５内のパスゲート６４の一端に入力され
る。クロックサンプル増幅器１０５は片側に一定レベル
の基準信号ＲＥＦを入力するもう１つのパスゲート６６
を備えている。二つのパスゲート６４及び６６の他端は
第１入出力ノードＯＵＴ及び第２入出力ノードＯＵＴＢ
にそれぞれ接続される。そして、第１入出力ノードＯＵ
Ｔ及び第２入出力ノードＯＵＴＢ間にはラッチ増幅器６
８が連結される。ラッチ増幅器６８は二つのＰＭＯＳト
ランジスタ７０、７２から構成されたＰセンスアンプ７
４と二つのＮＭＯＳトランジスタ７６及び７８から構成
されたＮセンスアンプ８０を具備し、Ｐセンスアンプ７
４、Ｎセンスアンプ８０には、電源電圧Ｖｄｄ、接地電
圧Ｖｓｓにそれぞれのソースが接続されたＰＭＯＳトラ
ンジスタ８２、及びＮＭＯＳトランジスタ８４のドレイ
ンがそれぞれ接続される。
【００２９】図２に示したように、メインクロックＣＬ
ＫＢが第１状態、例えば、“ハイ”状態であれば、相補
メインクロックＣＬＫは“ロー”、サンプリングクロッ
クＣＬＫＢ２は“ハイ”、相補サンプリングクロックＣ
ＬＫ２は“ロー”である。従って、図２に示したよう
に、レベルの低い小スイング幅の入力信号ＶＩが入力さ
れる状態でメインクロックＣＬＫＢが第１状態として入
力されると、パスゲート６４、６６がターンオンされ
る。このとき、第１入出力ノードＯＵＴ、第２入出力ノ
ードＯＵＴＢはそれぞれ基準信号ＲＥＦ、入力信号ＶＩ
の値に従う。ここで、第１パスゲート６４及び第２パス
ゲート６６のそれぞれはＰＭＯＳトランジスタのチャン
ネルとＮＭＯＳトランジスタのチャンネルが並列接続さ
れた伝送ゲートを用いることが好ましい。
【００３０】メインクロックＣＬＫＢが第２状態、例え
ば、“ロー”に遷移されると、相補メインクロックＣＬ
Ｋが“ハイ”になるので、センスアンプ駆動用ＰＭＯＳ
トランジスタ８２とＮＭＯＳトランジスタ８４がターン
オンされる。従って、Ｐセンスアンプ７４とＮセンスア
ンプ８０とは第１入出力ノードＯＵＴ及び第２入出力ノ
ードＯＵＴＢのレベル差を増幅する。例えば、Ｐセンス
アンプ７４は二つの入出力ノードＯＵＴ、ＯＵＴＢのう
ちでレベルの高いノードの電圧をさらに高く増幅し、Ｎ
センスアンプ８０は二つの入出力ノードＯＵＴ、ＯＵＴ
Ｂのうちでレベルの低いノードの電圧をさらに低く増幅
する。このような状態で所定時間の後にサンプリングク
ロックＣＬＫＢ２が“ロー”に遷移されると、二つのパ
スゲート６４、６６がターンオフされて所定レベルに増
幅された信号をサンプリングする。このように増幅サン
プルされた信号のレベルは図２に示したように一層増幅
されてＣＭＯＳレベルになる。即ち、増幅サンプルされ
たレベルは電源電圧Ｖｄｄと接地電圧Ｖｓｓの値を有す
ることになる。
【００３１】上記のように、図１に示したクロックサン
プル増幅器１０５はプリチャージ区間がなく、入力され
る入力信号ＶＩと基準信号ＲＥＦ間の電圧差がＰセンス
アップ７４及びＮセンスアップ８０によりラッチされる
以前にすでに第１入出力ノードＯＵＴ及び第２ＯＵＴＢ
のレベルが差を示しているので、レベル増幅はより早い
時間内になされることができる。クロックサンプル増幅
器１０５内のラッチ増幅器６８が動作して第１入出力ノ
ードＯＵＴと第２入出力ノードＯＵＴＢとの電圧をそれ
ぞれ電源電圧Ｖｄｄと接地電圧Ｖｓｓのレベルに転換さ
せるに必要な時間は主ににＰセンスアンプ７４とＮセン
スアンプ８０から構成されたラッチのポジティブフィー
ドバックにより発生する。ポジティブフィードバックの
速度は二つの入出力ノードの初期電圧レベル値にはほと
んど影響を受けないため、小さいスイングの入力信号Ｖ
Ｉが入っても速度遅延がほとんど発生しない。
【００３２】ラッチ増幅器６８の動作によりフルＣＭＯ
Ｓレベルに変換されたデータ（入力信号ＶＩ）はサンプ
リングクロックＣＬＫＢ２によりプリチャージ及びイネ
ーブルされるクロックパルス発生器１１０により半導体
装置内で使用できるパルス形式の信号として出力され
る。
【００３３】クロックパルス発生器１１０に入力される
相補サンプリングクロックＣＬＫ２は第１入出力ノード
ＯＵＴと第２入出力ノードＯＵＴＢの値が電源電圧Ｖｄ
ｄと接地電圧Ｖｓｓに転換される時点で活性化される。
即ち、サンプリングクロックＣＬＫＢの論理レベルが
“ロー”状態に遷移される時点で相補サンプリングクロ
ックＣＬＫ２の論理レベルが“ハイ”に活性化される。
【００３４】相補サンプリングクロックＣＬＫ２が“ハ
イ”になると、これをゲートに入力するＰＭＯＳトラン
ジスタ８６、８８がターンオフされる。ＰＭＯＳトラン
ジスタ８６、８８は電源電圧Ｖｄｄと第１出力ノードＯ
ＴＢ、第２出力ノードＯＣＢとの間にそれぞれ接続され
る。従って、相補サンプリングクロックＣＬＫが“ハ
イ”に遷移されると、第１出力ノードＯＴＢ、第２出力
ノードＯＣＢに供給される電源電圧Ｖｄｄが遮断されて
プリチャージ動作を中断する。そして、相補サンプリン
グクロックＣＬＫ２にゲートが接続されたＮＭＯＳトラ
ンジスタ９８、１０２がターンオンされてクロックパル
ス発生器１１０をイネーブルさせる。
【００３５】このとき、図２に示したように、ＣＭＯＳ
レベルに増幅されたデータ信号ＯＵＴ、ＯＵＴＢが第１
出力ノードＯＴＢ、第２出力ノードＯＣＢと駆動用ＮＭ
ＯＳトランジスタ９８、１０２のドレインとの間にそれ
ぞれ接続された二つのＮＭＯＳトランジスタ９６、１０
０のゲートに入力されると、二つのＮＭＯＳトランジス
タ９６、１００のゲート−ソース間の電圧Ｖｇｓに従い
第１出力ノードＯＴＢ或いは第２出力ノードＯＣＢは図
２のようにパルス信号として出力される。即ち、サンプ
リングクロックＣＬＫＢが“ロー”に遷移されると、電
源電圧Ｖｄｄのレベルにプリチャージされた第１出力ノ
ードＯＴＢ及び第２出力ノードＯＣＢのうちの一つの出
力ノードのみが図２のように“ロー”に遷移される。例
えば、図２のように第１入出力ノードＯＵＴが“ハイ”
レベルに増幅サンプリングされたとすれば、第１出力ノ
ードＯＴＢのレベルがプルダウンされて図２のようにパ
ルス信号として出力される。
【００３６】第１出力ノードＯＴＢ及び第２出力ノード
ＯＣＢ間に接続されたプルアップ増幅器９４はプリチャ
ージレベルを維持する出力ノードの電圧をプルアップレ
ベルにラッチする。プルアップ増幅器９４は二つのＰＭ
ＯＳトランジスタ９１、９２から構成され、Ｐセンスア
ンプ７４の構成と同様に構成される。これは相補サンプ
リングクロックＣＬＫ２が“ハイ”状態にサンプリング
及びパルス生成（ｐｕｌｓｅ ｅｖａｌｕａｔｉｏｎ）
をする時間である。
【００３７】サンプリングクロックＣＬＫＢが“ハイ”
に遷移されると、入力信号ＶＩの増幅サンプリング及び
パルス生成を終了し、第１出力ノードＯＴＢ及び第２出
力ノードＯＣＢは再びＰＭＯＳトランジスタ９１、９２
により電源電圧Ｖｄｄのレベルにプリチャージされる。
このように動作されるクロックパルス発生部１１０は相
補サンプリングクロックＣＬＫ２と入力データとのレベ
ルに従い第１出力ノードＯＴＢ及び第２出力ノードＯＣ
Ｂのうちの一つの信号をローパルス信号として発生させ
る。
【００３８】クロックパルス発生部１１０の第１出力ノ
ードＯＴＢ、第２ＯＣＢに接続されたドライバ１０４、
１０６はそれぞれ、十分な駆動能力をもって入力される
パルス形式の信号を半導体装置内部の回路に供給する。
【００３９】本発明の好適な実施の形態において、基準
信号は外部から基準電圧が印加されてもよいし、入力レ
シーバーを具備する直接回路内で発生させて使用しても
よい。
【００４０】本発明の好適な実施の形態に係る高速入力
レシーバーにおいて、基準信号ＲＥＦと入力信号ＶＩと
の入力端子間の区別は絶対的なものでなく、これらの入
力端子を使用する方法は上記のものに限定されない。ま
た、クロック信号はクロック信号と反対の位相及びクロ
ック信号に対する相補信号として示したが、これは必要
不可欠なものではないことも理解されよう。
【００４１】さらに、本発明の好適な実施の形態に係る
高速入力レシーバーの構成は上記のものに限定されな
い。例えば、ＰＭＯＳトランジスタは入力レシーバーの
同一位置でＮＭＯＳトランジスタの代わりに用いられる
かまたはその逆に用いられてもよく、電源電圧はグラウ
ンド電位に対し逆になり、このような場合にはメインク
ロックとサンプリングクロックの位相が反対となるよう
に適切に変更してもよい。このような構成により入力レ
シーバーと同様に使用される入力レシーバーが得られ
る。また、本発明による高速入力レシーバーの用途は半
導体メモリ装置における入力信号の受信及び変換に限定
されるものではない。
【００４２】以上説明したように本発明によるパルス高
速入力レシーバーは、入力信号のスイング幅とほとんど
無関係な特性を有し、入力信号に対応したパルス信号を
生成する。また、前置増幅器などのような回路を有さな
いので、入力信号のサンプリング過程でプリチャージな
しに高速に動作することができ、超高速動作する半導体
装置に非常に有用に使用することができるという効果が
ある。
【００４３】
【発明の効果】本発明によれば、非常に小さいスイング
入力信号に対しても敏感に反応してクロックサンプル増
幅し、パルス形式のデータを発生させる高速入力レシー
バーを提供することである。
【００４４】また、非常に小さいスイング電圧レベルに
対しても高速クロックに敏感に反応して入力信号をサン
プル増幅し、パルス形式のデータを発生させる高速入力
レシーバーを提供することである。
【００４５】さらに、外部から入力される信号を高速に
サンプリング増幅して一対の信号を生成し、パルス形式
の信号として高速出力する高速入力レシーバーを提供す
ることである。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係るパルス信号を
発生させる高速入力レシーバーの回路図である。
【図２】図１の高速入力レシーバーの各構成要素の動作
を説明するための波形図である。
【図３】従来の技術によるパルス出力のための入力レシ
ーバーの一例を示す図である。
【符号の説明】 ６８：ラッチ増幅器 ９０：タイミングクロック発生部 １０４、１０６：ドライバ １０５：クロックサンプル増幅器 １１０：クロックパルス発生器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李光振 大韓民國ソウル江南區水西洞三益アパート 401−701 Ｆターム(参考） 5J056 AA01 BB16 CC00 CC05 DD13 DD29 EE11 FF01 FF06 FF08 GG08 KK01

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 高速入力レシーバーにおいて、 メインクロックと該メインクロックより所定時間遅延し
    たサンプリングクロックとが第１状態であるとき、外部
    から受信される入力信号と所定の基準信号とを入力し、
    前記メインクロックと前記サンプリングクロックとが第
    ２状態に遷移されるときに、前記入力信号と前記基準信
    号との間の電圧差を増幅しサンプリングして出力するク
    ロックサンプル増幅器と、 出力ノードを有し電源電圧と接地電圧との間に接続さ
    れ、前記サンプリングクロックが前記第１状態であると
    きに前記出力ノードを前記電源電圧のレベルにプリチャ
    ージし、前記サンプリングクロックが前記第２状態に遷
    移するときに、前記クロックサンプル増幅器により増幅
    しサンプリングして出力された信号に従い前記出力ノー
    ドを選択的に前記接地電圧のレベルにプルダウンさせて
    パルス信号を出力するクロックパルス発生器と、 を備えることを特徴とする高速入力レシーバー。
  2. 【請求項２】 前記クロックサンプル増幅器は、前記基
    準信号と前記入力信号とのレベル差を先行して増幅し、
    前記サンプリングクロックに従って増幅されたレベル差
    をサンプリングして出力するように動作し、このような
    動作は前記メインクロックと前記サンプリングクロック
    との入力により制御されることを特徴とする請求項１に
    記載の高速入力レシーバー。
  3. 【請求項３】 前記クロックサンプル増幅器は、 第１入出力ノード及び第２入出力ノードと、 前記メインクロックが前記第２状態に遷移することに応
    答して、第１入出力ノード及び第２入出力ノードに供給
    される信号の電圧差を感知増幅するラッチ増幅器と、 前記サンプリングクロックに従い前記所定の基準信号と
    前記外部から受信される入力信号とを前記第１入出力ノ
    ード及び前記第２入出力ノードに選択的に提供する第１
    パスゲート及び第２パスゲートと、 を備えることを特徴とする請求項１に記載の高速入力レ
    シーバー。
  4. 【請求項４】 前記ラッチ増幅器は、 前記第１入出力ノードと第２入出力ノードとの間に接続
    されたＰセンスアンプ及びＮセンスアンプと、 前記メインクロックが前記第２状態に遷移するときに前
    記Ｐセンスアンプと前記Ｎセンスアンプとを駆動するセ
    ンスアンプドライバと、 を備えることを特徴とする請求項３に記載の高速入力レ
    シーバー。
  5. 【請求項５】 前記第１パスゲート及び第２パスゲート
    はそれぞれ、ゲートに前記サンプリングクロックが入力
    されるＰＭＯＳトランジスタのチャンネルと、前記サン
    プリングクロックと位相が反対で、ほとんど遅延のない
    相補サンプリングクロックがゲートに入力されるＮＭＯ
    Ｓトランジスタのチャンネルとが並列接続されたトラン
    スミッションゲートを含むことを特徴とする請求項３に
    記載の高速入力レシーバー。
  6. 【請求項６】 前記センスアンプドライバは、前記電源
    電圧と前記Ｐセンスアンプとの間にソース及びドレイン
    が接続され、ゲートが前記メインクロックに接続され、
    前記メインクロックが活性化されるときに前記Ｐセンス
    アンプを駆動するＰＭＯＳトランジスタと、 前記Ｎセンスアップと接地電圧との間にドレイン及びソ
    ースが接続され、ゲートが前記メインクロックと位相が
    反対の相補メインクロックに接続され、前記相補メイン
    クロックが活性化されるときに前記Ｎセンスアンプを駆
    動するＮＭＯＳトランジスタと、 を備えることを特徴とする請求項４または請求項５に記
    載の高速入力レシーバー。
  7. 【請求項７】 前記クロックパルス発生器は、 前記サンプリングクロックが前記第１状態であるとき、
    第１出力ノード及び第２出力ノードをそれぞれ電源電圧
    のレベルにプリチャージするプリチャージトランジスタ
    と、 前記サンプリングクロックが前記第２状態であるときに
    イネーブルされて前記第１入出力ノード及び前記第２入
    出力ノードの出力信号を反転する第１プルダウン入力ト
    ランジスタ及び前記第２プルダウン入力トランジスタ
    と、 前記第１出力ノード及び前記第２出力ノードの間に接続
    され、前記第１出力ノード及び前記第２出力ノードのう
    ちで電圧レベルがより高い出力ノードの電圧をプルアッ
    プさせるプルアップ増幅器と、 を備えることを特徴とする請求項１乃至請求項３のいず
    れか１項に記載の高速入力レシーバー。
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