KR100336767B1 - 센스앰프 출력제어회로 - Google Patents

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Abstract

본 발명은 센스앰프 출력제어회로에 관한 것으로, 종래 기술에 있어서 센스앰프에서 센싱 및 증폭한 데이터를 정확히 전달하기 위해 센스앰프출력인에이블신호 (SOEN)와 출력데이터인에이블신호(ODE)는 각기 센스앰프출력펄스신호(SAOUT_P) 및 센스앰프출력신호(SAOUT)가 출력된 후 소정시간의 지연시간이 필요하여, 이로 인해 전체 데이터출력이 지연되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 데이터라인에 입력된 데이터를 센싱 및 증폭하여 생성된 센스앰프출력펄스신호(SAOUT_P)를 센스앰프출력신호(SAOUT)로 출력함과 아울러 상기 센스앰프출력펄스신호(SAOUT_P)의 천이를 검출하여 센스앰프출력천이검출신호(SATD)를 출력하는 센스앰프회로부와; 센스앰프출력초기화신호(CSPRE) 및 출력데이터인에이블신호(ODE)와 센스앰프출력천이검출신호(SATD)에 의해 제어되어 상기 센스앰프출력신호(SAOUT)를 일정 레벨을 갖는 출력데이터 (DOUT)로 출력하는 데이터출력부로 구성한 회로를 제공하여, 센스앰프출력펄스신호 (SAOUT_P)의 천이를 검출하고 이에 따라 숏펄스(short pulse)인 센스앰프출력천이검출신호(SATD)를 생성하여 출력데이터인에이블신호(ODE) 및 전송게이트부와 래치부를 제어함으로써, 센스앰프에서 센싱 및 증폭한 데이터의 출력속도를 개선하는 효과가 있다.

Description

센스앰프 출력제어회로{SENSE AMPLIFIER OUTPUT CONTROL CIRCUIT}
본 발명은 메모리의 출력회로에 관한 것으로, 특히 센스앰프출력펄스신호의 천이를 검출하고 이에 따라 숏펄스(short pulse)인 센스앰프출력천이검출신호를 생성하여 출력데이터인에이블신호와 센스앰프출력신호의 출력을 제어하는 센스앰프 출력제어회로에 관한 것이다.
도1은 종래 센스앰프 출력회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 센스앰프출력인에이블신호(SOEN) 및 센스앰프인에이블신호(SEN)와 데이터라인등화신호(DLEQ)에 의해 제어되어 데이터라인(DATA,DATAB)에 입력된 데이터를 센싱(sensing) 및 증폭하여 센스앰프출력신호(SAOUT)로 출력하는 센스앰프회로부 (10)와; 센스앰프출력초기화신호(CSPRE)와 출력데이터인에이블신호 (ODE)에 의해 제어되어 상기 센스앰프출력신호(SAOUT)를 일정 레벨을 갖는 출력데이터(DOUT)로 출력하는 데이터출력부(20)로 구성된다.
여기서, 상기 센스앰프회로부(10)는 데이터라인등화신호(DLEQ)에 의해 제어되어 데이터라인(DATA,DATAB)을 등화(equalization)하는 등화부(11)와; 센스앰프인에이블신호(SEN)에 의해 온/오프 제어되어 상기 데이터라인(DATA,DATAB)을 통해 입력된 데이터를 센싱 및 증폭하여 센스앰프출력펄스신호(SAOUT_P)로 출력하는 센싱및증폭부(12)와; 센스앰프출력인에이블신호(SOEN)에 의해 인에이블되어 센스앰프출력펄스신호(SAOUT_P)를 센스앰프출력신호(SAOUT)로 출력하는 전송게이트부(13)로 구성된다.
그리고, 상기 데이터출력부(20)는 센스앰프출력초기화신호(CSPRE)에 의해 도통제어되는 피모스 트랜지스터(PM)를 통해 출력데이터(DOUT)를 초기화함과 아울러 노드(N1)에 입력된 센스앰프출력신호(SAOUT)를 래치하는 프리챠지및래치부(21)와; 출력데이터인에이블신호(ODE)에 의해 제어되어 상기 프리챠지및래치부(21)에서 래치된 센스앰프출력신호(SAOUT)에 따라 풀업신호(DUTPU) 혹은 풀다운신호(DUTPD)를 출력하는 출력데이터제어부(22)와; 상기 풀업신호(DUTPU)에 의해 도통제어되어 전원전압을 출력데이터(DOUT)로 출력하는 풀업용 피모스 트랜지스터(PUPM)와; 상기 풀다운신호(DUTPD)에 의해 도통제어되어 접지전압을 출력데이터(DOUT)로 출력하는 풀다운용 엔모스 트랜지스터(PDNM)로 구성되며, 이와 같이 구성된 종래 장치의 동작을 도2의 타이밍도를 참조하여 설명한다.
읽기 명령에 의해 도2의 (a) 내지 (b)와 같이 어드레스(Address) 천이가 검출될 경우 어드레스천이검출(Address Transition Detection, ATD)신호가 발생하고, 이에 따라 센스앰프출력인에이블신호(SOEN), 센스앰프인에이블신호(SEN), 데이터라인등화신호(DLEQ), 센스앰프출력초기화신호(CSPRE), 출력데이터인에이블신호(ODE)가 생성된다.
먼저, 등화부(11)는 도2의 (d)와 같이 ATD신호에 의해 데이터라인등화신호(DLEQ)를 '로우'로 인가하는데, 이때 등화상태에 있던 데이터라인(DATA,DATAB)이 도2의 (c)와 같이 메모리셀(도면 미도시)에 저장된 데이터를 입력받는다.
그러면, 센싱및증폭부(12)는 도2의 (e)와 같이 '로우'인 센스앰프인에이블신호(SEN)에 의해 상기 데이터라인(DATA,DATAB)을 통해 입력된 데이터를 센싱 및 증폭하여 도2의 (f)와 같이 센스앰프출력펄스신호(SAOUT_P)로 출력한다.
이때, 상기 '로우'인 센스앰프인에이블신호(SEN)에 의해 도2의 (g)와 같이 센스앰프출력인에이블신호(SOEN)가 천이하는데, 상기 센스앰프출력인에이블신호(SOEN)의 천이에 의해 센스앰프출력펄스신호(SAOUT_P)가 생성되고, 전송게이트부(13)는 '로우'인 센스앰프출력펄스신호(SAOUT_P)에 의해 인에이블되어 도2의 (h)와 같이 센스앰프출력신호(SAOUT)를 데이터출력부(20)로 출력한다.
그리고, 프리챠지및래치부(21)는 데이터출력이 발생하기 전에 '로우'인 센스앰프출력초기화신호(CSPRE)에 의해 피모스 트랜지스터(PM)를 턴온시켜 출력데이터(DOUT)를 초기화하고, 그후 데이터출력이 발생하면 '하이'인 센스앰프출력초기화신호 (CSPRE)에 의해 상기 피모스 트랜지스터(PM)를 턴오프하여 노드(N1)를 플로우팅 (floating)하는데, 이때 데이터에 따라 발생하는 센스앰프출력신호(SAOUT)가 노드(N1)로 입력된다.
이때, 센스앰프제어부(도면 미도시)는 '하이'에서 '로우'로 천이하는 어드레스천이검출(ATD)신호를 입력받아 도2의 (i)와 같이 출력데이터인에이블신호(ODE)를 출력하는데, 출력데이터제어부(22)는 상기 출력데이터인에이블신호(ODE)에 의해 상기 센스앰프출력신호(SAOUT)를 도2의 (j)와 같이 풀업신호(DUTPU) 혹은 풀다운신호 (DUTPD)로 출력하고, 풀업용 피모스 및 풀다운용 엔모스트랜지스터(PUPM,PDNM)는 상기 신호(DUTPU,DUTPD)에 의해 도통제어되어 전원전압 혹은 접지전압을 출력데이터(DOUT)로 출력한다.
여기서, 센스앰프출력인에이블신호(SOEN)는 센스앰프출력펄스신호(SAOUT_P)가 상기 데이터출력부(20)로 정확하게 전달되도록 하기 위해 센스앰프출력펄스신호 (SAOUT_P)가 출력된 후 소정시간(t1) 지연하여 출력하고, 출력데이터인에이블신호 (ODE)는 센스앰프출력신호(SAOUT)가 출력데이터제어부(22)로 정확하게 전달되도록 하기 위해 센스앰프출력신호(SAOUT)가 출력된 후 소정시간(t2) 지연하여 출력해야 하는데, 이 지연시간(t1,t2)은 내부전원 혹은 온도에 영향을 받으므로 적정한 값을 설정하여야 한다.
상기에서와 같이 종래의 기술에 있어서 센스앰프에서 센싱 및 증폭한 데이터를 정확히 전달하기 위해 센스앰프출력인에이블신호(SOEN)와 출력데이터인에이블신호 (ODE)는 각기 센스앰프출력펄스신호(SAOUT_P) 및 센스앰프출력신호(SAOUT)가 출력된 후 소정시간의 지연시간이 필요하여, 이로 인해 전체 데이터출력이 지연되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 센스앰프출력펄스신호(SAOUT_P)의 천이를 검출하고 이에 따라 숏펄스(short pulse)인 센스앰프출력천이검출신호(SATD)를 생성하여 출력데이터인에이블신호(ODE)와 센스앰프출력신호(SAOUT)의 출력을 제어하는 센스앰프 출력제어회로를 제공함에 그 목적이 있다.
도1은 종래 센스앰프 출력회로의 구성을 보인 회로도.
도2는 도1에서, 각 신호의 동작과정을 나타낸 타이밍도.
도3은 본 발명 센스앰프 출력제어회로의 구성을 보인 회로도.
도4는 도3에서, 데이터천이검출부의 구성을 보인 회로도.
도5는 도3에서, 각 신호의 동작과정을 나타낸 타이밍도.
***도면의 주요 부분에 대한 부호의 설명***
100 : 센스앰프회로부 110 : 등화부
120 : 센싱및증폭부 130 : 데이터천이검출부
131 : 지연기 140 : 전송게이트부
200 : 데이터출력부 210 : 래치부
220 : 출력데이터제어부 I1∼I6 : 인버터
NM : 엔모스 트랜지스터 PM : 피모스 트랜지스터
PUPM : 풀업용 피모스 트랜지스터 PDNM : 풀다운용 엔모스 트랜지스터
TG1,TG2 : 전송게이트
이와 같은 목적을 달성하기 위한 본 발명은 데이터라인에 입력된 데이터를 센싱 및증폭하여 생성된 센스앰프출력펄스신호(SAOUT_P)를 센스앰프출력신호(SAOUT)로 출력함과 아울러 상기 센스앰프출력펄스신호(SAOUT_P)의 천이를 검출하여 센스앰프출력천이검출신호(SATD)를 출력하는 센스앰프회로부와; 센스앰프출력초기화신호 (CSPRE) 및 출력데이터인에이블신호(ODE)와 센스앰프출력천이검출신호(SATD)에 의해 제어되어 상기 센스앰프출력신호(SAOUT)를 일정 레벨을 갖는 출력데이터(DOUT)로 출력하는 데이터출력부로 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명 센스앰프 출력제어회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 데이터라인(DATA,DATAB)에 입력된 데이터를 센싱(sensing) 및 증폭하여 생성된 센스앰프출력펄스신호(SAOUT_P)를 센스앰프출력신호(SAOUT)로 출력함과 아울러 상기 센스앰프출력펄스신호(SAOUT_P)의 천이를 검출하여 센스앰프출력천이검출신호(SATD)를 출력하는 센스앰프회로부(100)와; 센스앰프출력초기화신호(CSPRE) 및 출력데이터인에이블신호(ODE)와 센스앰프출력천이검출신호(SATD)에 의해 제어되어 상기 센스앰프출력신호(SAOUT)를 일정 레벨을 갖는 출력데이터(DOUT)로 출력하는 데이터출력부(200)로 구성된다.
여기서, 상기 센스앰프회로부(100)는 데이터라인등화신호(DLEQ)에 의해 제어되어 데이터라인(DATA,DATAB)을 등화하는 등화부(110)와; 센스앰프인에이블신호(SEN)에 의해 온/오프 제어되어 상기 데이터라인(DATA,DATAB)을 통해 입력된 데이터를 센싱(sensing) 및 증폭하여 센스앰프출력펄스신호(SAOUT_P)로 출력하는 센싱및증폭부(120)와; 상기 센스앰프출력펄스신호(SAOUT_P)의 천이를 검출하여 그에 따른 센스앰프출력천이검출신호(SATD)를 출력하는 데이터천이검출부(130)와; 상기 센스앰프출력천이검출신호(SATD)에 의해 인에이블되어 상기 센스앰프출력펄스신호(SAOUT_P)를 센스앰프출력신호(SAOUT)로 출력하는 전송게이트부(140)로 구성된다.
여기서, 상기 데이터천이검출부(130)는 도4에 도시한 바와 같이 센스앰프출력펄스신호(SAOUT_P)를 반전하여 출력하는 인버터(I1)와; 상기 인버터(11)의 출력을 버퍼링하는 인버터(I2)와; 상기 인버터(I2)에서 버퍼링된 출력을 소정시간 지연하여 출력하는 지연기(131)와; 상기 지연기(131)의 출력을 버퍼링하는 인버터(I3)와; 상기 인버터(I3)의 출력을 반전하는 인버터(I4)와; 상기 인버터(I3,I4)의 출력에 의해 인에이블되어 상기 인버터(I1)에서 반전한 센스앰프출력펄스신호(SAOUT_P)를 전송하는 전송게이트(TG1)와; 상기 인버터(I3,I4)의 출력에 의해 인에이블되어 센스앰프출력펄스신호(SAOUT_P)를 전송하는 전송게이트(TG2)와; 상기 전송게이트(TG1, TG2)의 출력을 순차적으로 반전하는 인버터(I5,I6)로 구성한다.
한편, 상기 데이터출력부(200)는 센스앰프출력초기화신호(CSPRE)에 의해 도통제어되어 출력데이터(DOUT)를 초기화하는 엔모스 트랜지스터(NM)와; 센스앰프출력천이검출신호(SATD)에 의해 도통제어되어 입력된 상기 센스앰프회로부(100)의 센스앰프출력신호(SAOUT)를 래치하여 출력하는 래치부(210)와; 출력데이터인에이블신호 (ODE)에 의해 제어되어 상기 래치부(210)에서 래치된 센스앰프출력신호(SAOUT)에 따라 풀업신호(DUTPU) 혹은 풀다운신호(DUTPD)를 출력하는 출력데이터제어부(220)와; 상기 풀업신호(DUTPU)에 의해 도통제어되어 전원전압을 출력데이터(DOUT)로 출력하는 풀업용 피모스 트랜지스터(PUPM)와; 상기 풀다운신호(DUTPD)에 의해 도통제어되어 접지전압을 출력데이터(DOUT)로 출력하는 풀다운용 엔모스 트랜지스터(PDNM)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작 및 작용을 첨부한 도5를 참조하여 상세히 설명한다.
읽기 명령에 의해 도5의 (a) 내지 (b)와 같이 천이된 어드레스(Address)를 검출하는 어드레스천이검출(Address Transition Detection, ATD)신호가 발생하고, 이에 따라 센스앰프인에이블신호(SEN), 데이터라인등화신호(DLEQ), 센스앰프출력초기화신호(CSPRE), 출력데이터인에이블신호(ODE)가 생성된다.
먼저, 등화부(110)는 도5의 (d)와 같이 ATD신호에 의해 데이터라인등화신호(DLEQ)를 '로우'로 인가하는데, 이때 등화상태에 있던 데이터라인(DATA,DATAB)이 도5의 (c)와 같이 메모리셀(도면 미도시)에 저장된 데이터를 입력받는다.
그러면, 센싱및증폭부(120)는 도5의 (e)와 같이 '로우'인 센스앰프인에이블신호 (SEN)에 의해 상기 데이터라인(DATA,DATAB)을 통해 입력된 데이터를 센싱 및 증폭하여 도5의 (f)와 같이 센스앰프출력펄스신호(SAOUT_P)로 출력한다.
이때, 데이터천이검출부(130)는 상기 센스앰프출력펄스신호(SAOUT_P)의 천이를 검출하여 그에 따른 센스앰프출력천이검출신호(SATD)를 출력하는데, 센스앰프출력천이검출신호(SATD)는 상기 센스앰프출력펄스신호(SAOUT_P)에 천이가 발생하지 않으면 '하이' 상태를 유지한다.
그후, 센스앰프출력펄스신호(SAOUT_P)가 '하이'에서 '로우'로 천이하면, 센스앰프출력펄스신호(SAOUT_P)는 전송게이트(TG2)에 입력되고, 인버터(I1)를 통해 반전된 센스앰프출력펄스신호(SAOUT_P)는 전송게이트(TG1)에 입력된다.
여기서, 인버터(I2)는 상기 인버터(I1)의 출력을 버퍼링하여 지연기(131)로 출력하고, 상기 지연기(131)는 n개(짝수)의 인버터로 구성되어 상기 인버터(I2)의 출력을 소정시간(T) 동안 지연하여 인버터(I3)로 출력한다.
그러면, 상기 인버터(I3)는 상기 지연기(131)의 출력을 다시 버퍼링하여 노드(N3)로 출력하고, 인버터(I4)는 상기 노드(N3)에 입력된 상기 인버터(I3)의 출력을 반전하는데, 여기서 상기 노드(N3)와 인버터(I4)의 출력이 각 전송게이트(TG1,TG2)에 인가되어 이들을 제어하게 된다.
즉, '하이'에서 '로우'로 천이하는 센스앰프출력펄스신호(SAOUT_P)가 상기 지연기(131)에서 소정시간(T) 지연되어 노드(N3)는 '하이'가 되고 인버터(I4)의 출력은 '로우'가 되는데, 이때 전송게이트(TG1)만 인에이블되어 '로우'에서 '하이'로 천이하는 인버터(I1)의 출력을 상기 소정시간(T) 동안 '로우' 상태를 유지하면서 노드(N4)로 전송하고, 인버터(I5,I6)는 상기 노드(N4)의 출력을 도5의 (g)와 같이 '로우'인 센스앰프출력천이검출신호(SATD)로 하는 숏펄스(short pulse)를 출력한다.
반대로, 센스앰프출력펄스신호(SAOUT_P)가 '로우'에서 '하이'로 천이하면, 센스앰프출력펄스신호(SAOUT_P)는 전송게이트(TG2)에 입력되고, 인버터(I1)를 통해 반전된 센스앰프출력펄스신호(SAOUT_P)는 전송게이트(TG1)에 입력된다.
여기서, 상기 센스앰프출력펄스신호(SAOUT_P)는 인버터(I2) 및 지연기(131)와 인버터(I3)를 순차적으로 통과하면서 소정시간(T) 지연되어 노드(N3)로 입력되고, 인버터(I4)는 상기 노드(N3)에 입력된 상기 인버터(I3)의 출력을 반전하는데, 상기 노드(N3)와 인버터(I4)의 출력은 각 전송게이트(TG1,TG2)에 인가되어 이들을 제어하게 된다.
즉, '로우'에서 '하이'로 천이하는 센스앰프출력펄스신호(SAOUT_P)가 상기 지연기(131)에서 소정시간(T) 지연되어 노드(N3)는 '로우'가 되고 인버터(I4)의 출력은 '하이'가 되는데, 이때 전송게이트(TG2)만 인에이블되어 입력된 센스앰프출력펄스신호(SAOUT_P)를 상기 소정시간(T) 동안 '로우' 상태를 유지하면서 노드(N4)로 전송하고, 인버터(I5,I6)는 상기 노드(N4)의 출력을 '로우'인 센스앰프출력천이검출신호(SATD)로 하는 숏펄스(short pulse)를 출력한다.
이때, 전송게이트부(140)는 상기 센스앰프출력천이검출신호(SATD)에 의해 제어되어 도5의 (h)와 같이 센스앰프출력펄스신호(SAOUT_P)를 센스앰프출력신호(SAOUT)로 하여 데이터출력부(200)로 출력한다.
그리고, 엔모스 트랜지스터(NM)는 데이터출력이 발생하기 전에 '로우'인 센스앰프출력초기화신호(CSPRE)에 의해 턴온되어 출력데이터(DOUT)를 초기화하고, 그후 데이터출력이 발생하면 '하이'인 센스앰프출력초기화신호(CSPRE)에 의해 턴오프되어 노드(N2)를 플로우팅(floating)하는데, 이때 센스앰프출력신호(SAOUT)가 노드(N2)로 입력된다.
그러면, 래치부(210)는 피모스 트랜지스터(PM)의 게이트에 인가된 '로우'인 센스앰프출력천이검출신호(SATD)에 의해 턴온되어 상기 노드(N2)에 입력된 센스앰프출력신호(SAOUT)를 래치하여 출력데이터제어부(220)로 출력한다.
이때, 센스앰프제어부(도면 미도시)는 '하이'에서 '로우'로 천이하는 센스앰프출력천이검출신호(SATD)를 입력받아 도5의 (i)와 같이 출력데이터인에이블신호(ODE)를 출력하는데, 출력데이터제어부(220)는 상기 출력데이터인에이블신호(ODE)에 의해 센스앰프출력신호(SAOUT)를 풀업신호(DUTPU) 혹은 풀다운신호(DUTPD)로 출력하며, 풀업용 피모스 및 풀다운용 엔모스 트랜지스터(PUPM,PDNM)는 상기 신호(DUTPU, DUTPD)에 의해 도통제어되어 전원전압 혹은 접지전압을 도2의 (j)와 같이 출력데이터(DOUT)로 출력한다.
따라서, 전송게이트부(140)와 래치부(210)가 센스앰프출력천이검출신호(SATD)에 의해 제어되므로 센스앰프출력펄스신호(SAOUT_P)를 빠른 속도로 센스앰프출력신호 (SAOUT)로 출력할 수 있고, 출력데이터인에이블신호(ODE)도 상기 센스앰프출력천이검출신호(SATD)에 의해 제어되므로 출력데이터제어부(230)의 동작 속도는 개선된다.
이상에서 설명한 바와 같이 본 발명은 센스앰프출력펄스신호(SAOUT_P)의 천이를 검출하고 이에 따라 숏펄스(short pulse)인 센스앰프출력천이검출신호(SATD)를 생성하여 출력데이터인에이블신호(ODE) 및 전송게이트부와 래치부를 제어함으로써, 센스앰프에서 센싱 및 증폭한 데이터의 출력속도를 개선하는 효과가 있다.

Claims (4)

  1. 데이터라인에 입력된 데이터를 센싱 및 증폭하여 생성된 센스앰프출력펄스신호 (SAOUT_P)를 전송게이트부를 통해 센스앰프출력신호(SAOUT)로 출력하는 센스앰프회로부와; 상기 센스앰프회로부의 센스앰프출력펄스신호(SAOUT_P)를 입력받아 그의 천이를 검출하여 센스앰프출력천이검출신호(SATD)를 출력함과 아울러 그 센스앰프출력 천이검출신호(SATD)에 의해 상기 센스앰프회로부의 전송게이트부를 제어하는 데이터 천이 검출부와; 센스앰프출력초기화신호(CSPRE)에 의해 초기화되고, 상기 데이터 천이 검출부의 센스앰프출력천이검출신호(SATD)에 의해 상기 센스앰프회로부의 센스앰프출력신호(SAOUT)를 래치한후 출력데이터 인에이블신호(ODE)에 의해 일정 레벨을 갖는 출력데이터(DOUT)로 출력하는 데이터출력부로 구성한 것을 특징으로 하는 센스앰프 출력제어회로.
  2. 삭제
  3. 제 1항에 있어서, 상기 데이터천이검출부는 데이터 천이 검출부의 센스앰프출력펄스신호(SAOUT_P)를 반전하여 출력하는 제1인버터와; 상기 제1인버터의 출력을 버퍼링하는 제2인버터와; 상기 제2인버터에서 버퍼링된 출력을 소정시간 지연하여 출력하는 지연기와; 상기 지연기의 출력을 버퍼링하는 제3인버터와; 입력된 상기 제3인버터의 출력을 반전하는 제4인버터와; 상기 제3인버터와 제4인버터의 출력에 의해 인에이블되어 상기 제1인버터에서 반전한 센스앰프출력펄스신호(SAOUT_P)를 전송하는 제1전송게이트와; 상기 제3인버터와 제4인버터의 출력에 의해 인에이블되어 상기 센스앰프출력펄스신호 (SAOUT_P)를 전송하는 제2전송게이트와; 상기 제1, 제2 전송게이트의 출력을 순차적으로 반전하여 출력하는 제5 및 제6인버터로 구성한 것을 특징으로 하는 센스앰프 출력제어회로.
  4. 제 1항에 있어서, 상기 데이터출력부는 센스앰프출력초기화신호(CSPRE)에 의해 도통제어되어 출력데이터(DOUT)를 초기화하는 엔모스 트랜지스터와; 데이터 천이 검출부의 센스앰프출력천이검출신호(SATD)에 의해 도통제어되어 센스앰프회로부의 센스앰프출력신호(SAOUT)를 래치하여 출력하는 래치부와; 출력데이터인에이블신호(ODE)에 의해 제어되어 상기 래치부에서 래치된 센스앰프출력신호(SAOUT)에 따라 풀업신호(DUTPU) 혹은 풀다운신호(DUTPD)를 출력하는 출력데이터제어부와; 상기 풀업신호(DUTPU)에 의해 도통제어되어 전원전압을 출력데이터(DOUT)로 출력하는 풀업용 피모스 트랜지스터와; 상기 풀다운신호(DUTPD)에 의해 도통제어되어 접지전압을 출력데이터(DOUT)로 출력하는 풀다운용 엔모스 트랜지스터로 구성된 것을 특징으로 하는 센스앰프 출력제어회로.
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