CN1395255A - 半导体存储器及其数据读出方法 - Google Patents

Abstract

一种半导体存储器，包括：存储器单元阵列和微分放大和锁存电路，在第一执行时间操作情况下锁存和输出从存储器单元阵列输出的每对信号对，在第二执行时间操作情况下，放大从存储器单元阵列输出的每对信号对的电压差。

Description

半导体存储器及其数据读出方法

                          技术领域

本发明涉及半导体存储器，特别涉及能稳定输出从存储器单元阵列读出的数据的半导体存储器及其数据读出方法。

                          背景技术

常规的半导体存储器把从存储器单元阵列读出的数据传送到公用数据I/O线，并且输出经电流/电压转换器、微分放大器(或锁存器)、数据输出缓冲器、和数据输出驱动器传送到公用数据I/O线的数据。

更详细的说，在电流/电压转换器的输出级配置微分放大器，放大电流/电压转换器的输出数据并将它传送到数据输出缓冲器。或者，锁存器锁存电流/电压转换器的输出数据并将它传送到数据输出缓冲器。

图1是常规存储器的框图。图1所示半导体存储器包括存储器单元阵列10，电流/电压转换器(IVC)20-1至20-n，微分放大器(DA)22-1至22-n，数据输出缓冲器(DOB)24-1至24-n，和数据输出驱动器(DOD)26-1至26-n.

特别地，在图1中，IVC指示电流/电压转换器，DA指示微分放大器，DOB指示数据输出缓冲器，DOD指示数据输出驱动器。LIO11/B至LIO1n/B，...，LIOml/B至LIOmn/B，指示本地数据I/O线对，MIO1/B至MIOn/B指示主数据I/O线对。

关于图1所示元件的功能着重描述读出操作。存储器单元阵列10中存储的数据顺序传送到本地数据I/O线对LIO11/B至LIO1n/B，...，LIOm1/B至LIOmn/B，和传送到主数据I/O数据线对MIO1/B至MIOn/B。电流/电压转换器20-1至20-n分别将传送给主数据I/O线对MIO1/B至MIOn/B的数据对的电流差转换成电压差，以产生数据X。数据输出缓冲器24-1至24-n分别缓冲从微分放大器22-1至22-n输出的数据Z。数据输出驱动器26-1至26-n分别驱动从数据输出缓冲器24-1至24-n输出的数据，以输出数据D1至Dn。

图2A至2C是电流/电压转换器和微分放大器的操作时序图。图2A是正常操作期间的时序图，图2B是高频操作期间的时序图，图2C是按处理变化的时序图。

图2A至2C中，CLK指示时钟信号，CMD指示命令信号，阴影线部分指示无效数据区间。

参见图2A，电流/电压转换器20-1至20-n顺序输出数据CSA1至CSA4。当输入信号Y时，启动微分放大器22-1至22-n，微分放大器22-1至22-n顺序接收数据CSA1至CSA4，并响应于信号Y顺序产生数据DO1至DO4。区间“t1”表示当施加读出命令时从产生时钟信号CLK的时间点到经过电流-电压转换器20-1至20-n要输出第一数据CSA1的时间点的时间区间。区间“t2”表示当施加读出命令时从产生时钟信号CLK的时间点到产生信号Y的时间点的时间区间。时间区间“t3”表示信号Y的启动区间。

参见图2B，产生时钟信号CLK的周期变得更快，响应于时钟信号CLK从电流/电压转换器20-1至20-n顺序输出数据CSA1至CSA4。微分放大器22-1至22-n接收数据CSA1至CSA4，响应于信号Y产生数据DO1至DO4。在该点，在信号Y的启动区间t3期间，数据CSA2输入到微分放大器22-1至22-N时，微分放大器22-1至22-n不输出数据DO1但输出下一个数据DO2。其原因是在微分放大器22-1至22-n的启动区间t3转移数据时，微分放大器22-1至22-n的输出数据改变。因此。由于在图2B所示情况下不能输出数据DO1，产生数据读出误差。即，在图2B中，部分截除了数据DO2至DO4，但数据DO2至DO4要用数据输出缓冲器连接到输出。

参见图2C，由于处理变化，从电流/电压转换器20-1至20-n输出的数据CSA1至CSA4延迟时间区间t4。尽管数据CSA1至CSA4延迟了时间区间t4，信号Y的启动区间t3内输入数据CSA1至CSA4时，微分放大器22-1至22-n能稳定输出数据DO1至DO4。图2C中部分截除了数据DO1至DO4，但数据输出缓冲器把数据DO1至DO4连接到输出。因此，不会出现数据读出误差。

用电流/电压转换器和微分放大器构成半导体存储器的数据读出路径时，在高频操作期间出现数据读出误差，但不会出现处理变化产生的数据读出误差。

图3是另一常规半导体存储器的数据读出路径构成框图。图3所示半导体存储器包括存储器单元阵列10、电流/电压转换器20-1至20-n、锁存器28-1至28-n、数据输出缓冲器24-1至24-n、和数据输出驱动器26-1至26-n。

图3中LA指示锁存器，图1和图3中相同的部分用相同的符号指示，锁存器LA响应于信号Y而锁存和输出电流/电压转换器20-1至20-n的输出数据。图3中除锁存器LA之外其余元件参见对图1的描述可以了解。因此不再详细叙述。

图4A至4C是电流/电压转换器和锁存器的操作时序图。图4A是正常操作期间的时序图，图4B是高频操作期间的时序图，图4C是按处理变化的时序图。

图4A至4C中，CLK指示时钟信号，CMD指示命令信号，阴影线部分指示无效数据区间。

参见图4A，从电流/电压转换器20-1至20-n顺序输出数据CSA1至CSA4。锁存器28-1至28-n顺序接收数据CSA1至CSA4，并响应于信号Y顺序产生数据DO1至DO4。区间“t1”表示当加上读出命令时从产生时钟信号CLK的时间点到经过电流/电压转换器20-1至20-n输出第一数据CSA1的时间点之间的时间区间。区间“t2”表示当加上出命令时产生时钟信号CLK的时间点到产生信号Y的时间点之间的时间区间。区间“t3”表示信号Y的启动区间。

参见图4B，产生时钟信号CLK的周期变得更快，响应于时钟信号CLK，从电流/电压转换器20-1至20-n顺序输出数据CSA1至CSA4。锁存器28-1至28-n接收锁存数据CSA1至CSA4，并在信号Y的上升沿产生数据DO1至DO4。

即使在信号Y的启动区间t3期间从电流/电压转换器20-1至20-n输出的数据状态变化，锁存器28-1至28-n也会按“原样”保持在信号Y的上升沿锁存的信号。所以不会出现数据读出误差。

参见图4C，由于处理变化，从电流/电压转换器20-1至20-n输出的数据CSA1至CSA4延迟时间区间t4。锁存器28-1至28-n在信号Y的上升沿锁存无效数据，因此，不输出数据DO1。锁存器28-1至28-n锁存数据CSA1至CSA4并且响应于信号Y而输出数据DO2-DO4。该情况下，不输出数据DO1，导致数据读出误差。

如上所述，当在电流/电压转换器20-1至20-n的输出级配置锁存器28-1至28-n时，在高频操作期间，能稳定输出数据，但是出现处理变化时，会输出无效数据。

当常规半导体存储器构成为在数据读出路径中包括电流/电压转换器和微分放大器时，在高频操作期间出现数据读出误差，而在处理变化时数据能稳定读出。另一方面，当常规半导体存储器构成为在数据读出路径中包括电流/电压转换器和锁存器时，高频操作期间数据能稳定输出，而在处理变化时会出现数据读出误差。

CAS执行时间(latency)定义为当给半导体存储器加上读出命令时的时间点与当在该存储器的输出加有效数据的时间点之间的时钟周期的时间区间，其中时钟周期数是整数。例如，两个CAS执行时间的意思是指在施加读出命令之后两个时钟周期存储器输出有效数据。

当CAS执行时间是2时，要求半导体存储器的频率特性低于CAS执行时间是3时的频率特性。当CAS执行时间为3时，要求半导体存储器的时间tAA，即数据读出速度，不高于CAS执行时间是2时的时间tAA，但要求频率特性高于CAS执行时间是2时的频率特性。

因此，读出操作期间，在需要较高频率特性CAS执行时间操作的情况下，通过输出经锁存器输出电流/电压转换器的输出数据，能减小数据读出误差，并且，在读出操作期间，在需要较低频率特性的CAS执行时间操作情况下，通过经微分放大器输出电流/电压转换器的输出数据，能减小数据读出误差。

                          发明内容

本发明的一个目的是，提供一种半导体存储器，在需要较高频率特性的读出操作中和需要较低频率特性的读出操作中用不同的数据读出路径能稳定地输出数据。

本发明的另一目的是，提供一种能以稳定的形式输出数据的数据读出方法。

本发明涉及一种半导体存储器。该半导体存储器包括：存储器单元阵列，微分放大器和锁存电路，在第一执行时间操作情况下，用于锁存和输出从存储器单元阵列输出的每对信号对，和在第二执行时间操作情况下，放大从存储器单元阵列输出的每对信号对的电压差。

本发明还提供了另一种半导体存储器，它包括：存储器单元阵列；锁存装置，在第一执行时间操作的情况下，用于锁存和输出从存储器单元阵列输出的每对信号对；和微分放大电路，在第二执行时间操作情况下，用于放大和输出从存储器单元阵列输出的每对信号对。

本发明还提供了另一种半导体存储器，它包括：存储器单元阵列；第一放大电路，在第一执行时间操作情况下，用于放大和输出以存储单元输出的信号，和第二放大电路，在第二执行时间操作情况下，用于放大和输出从存储器单元阵列输出的信号。

本发明还提供了一种在半导体存储器中的数据读出方法。按照该方法，从存储器单元阵列读出数据。在第一执行时间操作情况下，锁存和输出从存储器单元阵列输出的数据。在第二执行时间操作情况下，放大和输出从存储器单元阵列输出的数据。

                         附图说明

通过对附图所示优选实施例的更具体的描述，将会更明白本发明的上述目的，其他目的，特征和优点，附图中各个不同图中相同的部分用相同的符号指示。附图中没标注必需的尺寸，着重展示发明的原理。

图1是常规半导体存储器的框图；

图2A至2C表示图1中的电流—电压转换器和微分放大器的操作的时序图；

图3是另一常规半导体存储器的框图；

图4A至4C是表示图3所示电流/电压转换器和锁存器操作的时序图；

图5是按本发明第一实施例的半导体存储器的框图；

图6是图5所示微分放大器和锁存器的电路图；

图7A是表示图5所示电流/电压转换器和微分放大器操作的时序图，其中CAS执行时间是2，微分放大器和锁存器作为微分放大器操作。

图7B是图5所示电流/电压转换器和微分放大器和锁存器的操作时序图，其中，CAS执行时间是3，微分放大器和锁存器作为锁存器操作。

图8是按本发明第二优选实施例的半导体存储器的框图；

图9是按本发明第三优选实施例的半导体存储器的框图；

图10是图9所示微分放大器和锁存器的电路图；

图11是图10所示微分放大器的电路图；

图12是图10所示锁存器的电路图；

                        具体实施方式

图5是按本发明第一优选实施例的半导体存储器的框图，图5所示的半导体存储器包括：微分放大器和锁存器30-1至30-n，与图1所示的现有半导体存储器中的微分放大器22-1至22-n形成对比。图1和图5中相同的符号指示相同的部分。

当CAS执行时间是2时，响应于信号Y，微分放大器和锁存器30-1至30-n经过微分放大器输出从电流/电压转换器20-1至20-n输出的数据，当CAS执行时间是3时，响应于信号Y，微分放大器和锁存器30-1至30-n经过锁存器输出从电流/电压转换器输出的数据。即，微分放大器和锁存器30-1至30-n响应于信号CL2和Y作为微分放大器操作，响应于信号CL3和Y作为锁存器操作。注意，图5所示半导体存储器包括电流/电压转换器20-1至20-n，但并不总是需要电流/电压转换器20-1至20-n。

除微分放大器和锁存器30-1至30-n之外，其余的元件通过图1的描述来了解，对它们不再描述，以免重复。

图6是图5所示微分放大器和锁存器的一个实施例的电路图。图6所示微分放大器和锁存器包括：PMOS锁存器40，它有PMOS晶体管P1和P2；预充电电路42，它有PMOS晶体管P3至P5；NMOS锁存器44，有NMOS晶体管N7和N8，NMOS晶体管N1至N6，N9至N11，和PMOS晶体管P6。

当CAS执行时间设定为2时，信号CL2有逻辑“高”电平。结果，NMOS晶体管N1，N4，N5和N6导通，而NMOS晶体管N7和N8截止。而且，信号CL3有逻辑“低”电平，所以，NMOS晶体管N2和N3截止。因此，该情况下，用PMOS锁存器40构成微分放大器和锁存器。信号Y有逻辑“低”电平时，PMOS晶体管P3至P5导通，所以，节点A和B预充电，PMOS晶体管P6导通，所以，节点C和D预充电。该状态下，信号Y转变成逻辑“高”电平时，NMOS晶体管N11导通，PMOS晶体管P6截止，禁止预充电电路42，启动微分放大器和锁存器的操作。这时，当从电流/电压转换器加有逻辑“高”电平的输入信号IN和有逻辑“低”电平的反向输入信号INB时，结点D进入逻辑“低”电平，结点C进入逻辑“高”电平。结果，结点A从预充电电平转变成逻辑“高”电平，结点B从预充电电平转变成逻辑“低”电平。因此，产生有逻辑“高”电平的输出数据OUT，和产生有逻辑“低”电平的反向输出数据OUTB。由PMOS锁存器40放大结点A和B的信号。但是，在信号Y的启动区间期间，输入数据IN和反向输入数据INB分别转变到逻辑“低”电平和逻辑“高”电平时，输出数据OUT和反向输出数据OUTB分别转变到逻辑“低”电平和逻辑“高”电平。即，微分放大器和锁存器DA和LA作为微分放大器操作。

当CAS执行时间定为3时，信号CL3有逻辑“高”电平。结果，NMOS晶体管N2和N3导通。这时，信号CL2有逻辑“低”电平，所以，NMOS晶体管N1，N4，N5和N6截止。因此，该情况下，用PMOS锁存器40和NMOS锁存器44构成微分放大器和锁存器。当信号Y转变到逻辑“高”电平时，NMOS晶体管N11导通，PMOS晶体管P6截止，禁止预充电电路42的操作，而启动微分放大器和锁存器DA和LA的操作。这时，当从电流/电压转换器加有逻辑“高”电平的输入数据IN和有逻辑“低”电平的反响输入数据INB时，结点D进入逻辑“低”电平，结点C进入逻辑“高”电平。结果，结点A转变成逻辑“高”电平，结点B转变成逻辑“低”电平。因此，输出数据OUT转变成逻辑“高”电平，反向输出数据OUTB转变成逻辑“低”电平。PMOS锁存器40和NMOS锁存器44锁存结点A和B的信号。之后，即使在信号Y的启动区间内，输入数据IN和反向数据INB分别转变到逻辑“低”电平和逻辑“高”电平，使结点C和D的信号电平转变，其原因是，由于NMOS锁存器44使结点A与C之间，结点B和D之间不能形成电流路径，因此，输出数据OUT和反向输出数据OUTB保持到锁存电平。即，微分放大器和锁存器DA和LA作为锁存器操作。

图7A是表示图5所示电流/电压转换器和微分放大器操作的时序图，其中，CAS执行时间设定为2时，微分放大器和锁存器作为微分放大器操作。图7B是表示图5所示电流/电压转换器和微分放大器和锁存器的操作的时序图。其中，CAS执行时间是3，微分放大器和锁存器作为锁存器操作。

在图7A和7B中，CLK指示时钟信号，CMD指示命令信号，阴影线部分指示无效数据区间。

参见图7A，由于微分放大器和锁存器作为微分放大器操作，当施加读出命令时，即使从时钟信号CLK的上升沿到信号Y的启动时间点的时间区间t5缩短，也能以稳定形式输出数据。而且，由于时间tAA2缩短，使信号Y的启动时间点变得更快，数据读出速度也变得更快。

参见图7B，由于微分放大器和锁存器作为锁存器操作，即使时钟信号CLK的周期缩短，也能稳定输出数据。即，即使在信号Y的启动时间t3内输入下一个数据，由于锁存和输出了前一个数据，所以不会出现数据读出误差。

因此，在CAS执行时间是2时，由于微分放大器和锁存器作为微分放大器，信号Y的启动时间变得更快，提高了数据读出速度。而且，在CAS执行时间是3的情况下，微分放大器和锁存器作为锁存器操作，因此不会出现数据读出误差。

图8是按本发明第二优选实施例的半导体存储器的框图。图8所示半导体存储器还包括设在电流/电压转换器20-1至20-n与微分放大器和锁存器30-1至30-n之间的微分放大器32-1至32-n。与图5所示结构相比，图5和图8中相同的数字指示相同的部分。

在图8所示半导体存储器中，由于从电流—电压转换器20-1至20-n输出的数据的电压差相对较小，用微分放大器32-1至32-n放大电流/电压转换器20-1至20-n的输出数据，之后，将该输出数据加到微分放大器和锁存器30-1至30-n，由此执行稳定的数据读出操作。

图9是按本发明第三优选实施例的半导体存储器的框图。图9所示的半导体存储器包括，配置在电流/电压转换器20-1至20-n与数据输出缓冲器24-1至24-n之间的微分放大器和锁存器50-1至50-n；微分放大器和锁存器50-1至50-n分别包括微分放大器52-1至52-n和锁存器54-1至54-n。图5和图9中相同的参考数字指示相同的部分。

在图9中，当CAS执行时间是2时，微分放大器52-1至52-n响应于信号Y而放大和输出电流/电压转换器20-1至20-n的输出数据。当CAS执行时间是3时，锁存器54-1至54-n锁存和输出在信号Y的上升沿处的电流/电压转换器的输出数据，即，图9所示半导体存储器的微分放大器和锁存器包括不构成为一个整体而是分开的微分放大器和锁存器，图9所示半导体存储器不总是需要电流/电压转换器20-1至20-n。

图10是图9所示微分放大器和锁存器的一个实施例的电路图。微分放大电路52除有微分放大器60之外还包括反相器11和CMOS传输门C1和C2电路。锁存电路54除有锁存器62外还包括反相器12和CMOS传输门C3和C4电路。

CAS执行时间设为2时，信号CL2有逻辑“高”电平，信号CL3有逻辑“低”电平。CMOS传输门C1和C2导通，所以，从电流/电压输换器输出的数据CSA和CSAB转变。此刻，当经CMOS传输门C1输出的数据是数据IN/INB时，微分放大器60放大数据IN/INB的电压差，以响应于信号Y产生数据OUT/OUTB。CMOS传输门C2传输数据OUT/OUTB。这时。经过CMOS传输门C2输出的数据是数据DO/DOB。

当CAS执行时间设定为3时，信号CL3有逻辑“高”电平。信号CL2有逻辑“低”电平。CMOS传输门C3和C4导通。所以从电流/电压转换器输出的数据CSA和CSAB转变。此刻，经过CMOS传输门C3输出的数据是数据IN/INB，锁存器62锁存数据IN/INB，以响应于信号Y产生数据OUT/OUTB。这时产生的信号Y的启动时间点变得比CAS执行时间为2时产生的信号Y的启动时间点慢。CMOS传输门C4传输数据OUT/OUTB。这时，通过CMOS传输门C4输出的数据是数据DO/DOB。尽管图10中没画，还可在微分放大器60的前置级配置另一个微分放大器。

图11是图10所示微分放大器的一个实施例的电路图。图11所示微分放大器包括图6所示微分放大器和锁存器的PMOS晶体管P1至P5和NMOS晶体管N9至N11。

以下描述图11所示微分放大器的操作。当信号Y有逻辑“低”电平，PMOS晶体管P3至P5导通。所以，结点A和B预充电。当信号Y转变到逻辑“高”电平时，PMOS晶体管P3至P5截止，NMOS晶体管N11导通，由此启动微分放大器的操作。该状态下，施加有逻辑“高”电平的数据IN和有逻辑“低”电平的数据INB，NMOS晶体管N10导通，NMOS晶体管N9截止。由此，结点A和B分别转变到逻辑“高”电平和逻辑“低”电平。PMOS锁存器40放大结点A和B的信号。因此，输出数据OUT和反向输出数据OUTB转变到逻辑“高”电平和逻辑“低”电平。但是，当在有逻辑“高”电平的信号Y期间产生有逻辑“低”电平的信号和有逻辑“高”电平的信号时，结点A和B分别转变到逻辑“低”电平和逻辑“高”电平。即，当在信号Y保持低电平的状态下数据IN和INB的电平变化时，输出数据OUT和反向输出数据OUTB的状态变化。

图12是图10所示锁存器的一个实施例的电路图。图12所示的锁存器包括图6所示微分放大器和锁存器的PMOS晶体管P1至P5和NMOS晶体管N2，N3和N9至N11。

以下描述图12所示锁存器的操作。当信号Y转变到逻辑“高”电平时，PMOS晶体管P3至P5截止。NMOS晶体管N11导通，由此启动锁存器的操作，在该状态下，当施加有逻辑“高”电平的数据IN和有逻辑“低”电平的数据INB时，NMOS晶体管N10导通，NMOS晶体管N9截止，由此，结点A和B分别转变到逻辑“高”电平和逻辑“低”电平。PMOS锁存器40和NMOS锁存器44分别锁存结点B和A。因此，输出数据OUT反向输出数据OUTB转变到逻辑“高”电平和逻辑“低”电平。但是，即使在信号Y是逻辑“高”电平时产生有逻辑“低”电平的数据和有逻辑“高”电平的数据，也不能通过NMOS锁存器44传送数据到结点A和B，因此结点A和B保持锁存电平。即，输出数据OUT和反向输出数据OUTB的电平不变而保持第一锁存电平。

图11所示微分放大器和锁存器作为微分放大器操作时的启动时间点变得比按图12所示锁存器操作的启动时间点快。

图11所示微分放大器和图12所示锁存器用图6所示的微分放大器和锁存器构成，但也能分别用常规的微分放大器和常规的锁存器构成。

如此处所述的，在频率特性需要较高的CAS执行时间操作的情况下，半导体存储器经锁存器输出电流/电压转换器的输出信号，而且，频在率特性需要较低的CAS执行时间操作的情况下，半导体存储器使信号Y的启动时间点比在需要较高频率特性的CAS执行时间操作情况下的信号Y的启动时间快，经微分放大器输出电流/电压转换器的输出数据，结果能降低数据读出误差。

已针对本发明的优选实施例具体描述了本发明，但本领域的技术人员应了解，在不脱离所示权利要求及界定的发明精神和发明范围的前提下，本发明在形式上和细节上还含有各种变化。

Claims (20)

1.一种半导体存储器，包括：

存储器单元阵列；

微分放大和锁存电路，在第一执行时间操作的情况下，用于锁存和输出从存储器单元阵列输出的每对信号对，和在第二执行时间操作情况下，用于放大从存储器单元阵列输出的每对信号对的电压差。

2.按权利要求1的半导体存储器，还包括电流/电压转换电路，用于把从存储器单元阵列输出的每对信号对的电流差转换成电压差，并且把该电压差输出到微分放大和锁存电路。

3.按权利要求1的半导体存储器，还包括配置在存储器单元阵列与微分放大和锁存电路之间的微分放大电路。

4.按权利要求1的半导体存储器，其中，微分放大和锁存电路包括：

第一NMOS晶体管，它连接在第一结点与第一电源电压之间，它响应于一启动信号而导通；

第二NMOS晶体管，它连接在第二结点与第一结点之间，它响应于从存储器单元阵列输出的一反向输出信号而导通；

第三NMOS晶体管，它连接在第三结点与第一结点之间，它响应于从存储器单元阵列输出的一输出信号而导通；

第一预充电电路，它连接在第二结点与第三结点之间，它响应于一反向启动信号而导通；

第一锁存器，在第一执行时间操作情况下，用于锁存第二节和第三结点的电压；

第二预充电电路，它响应于所述反向启动信号预充电第四和第五结点的电压；

第一开关电路，它在第一执行时间操作情况下导通，以把第二和第三结点的电压传送到第四和第五结点；

第二锁存器，它连接到第二电源电压，用于锁存第四结点和第五结点的电压；

禁止电路，在第二执行时间操作情况下用于禁止第一锁存器的操作；和

第二开关电路，在第二执行时间操作情况下导通，以把第二和第三结点的电压传送到第四和第五结点。

5.按权利要求4的半导体存储器，其中，第二执行时间操作的启动信号的启动时间点比第一执行时间操作的启动信号的启动时间点快。

6.一种半导体存储器，包括：

存储器单元阵列；

锁存电路，在第一执行时间操作情况下，用于锁存和输出从存储器单元阵列输出的每对信号对；和

微分放大电路，在第二执行时间操作情况下，用于放大和输出从存储器单元阵列输出的每对信号对。

7.按权利要求6的半导体存储器，还包括：电流/电压转换电路，用于把从存储器单元阵列输出的每对信号对的电流差转换成电压差，并把该电压差输出到锁存电路和微分放大电路。

8.按权利要求6的半导体存储器，还包括配置在存储器单元阵列与微分放大电路之间的另一个微分放大电路。

9.按权利要求6的半导体存储器，其中，锁存电路包括：

第一开关，它在第一执行时间操作情况下导通，以传送电流/电压转换电路的输出信号；

锁存电路，锁存和输出经过第一开关输出的信号；和

第二开关，在第一执行时间操作情况下，用于传送锁存电路的输出信号。

10.按权利要求9的半导体存储器，其中，锁存电路包括；

第一NMOS晶体管，它连接在第一结点与第一电源电压之间，响应于一启动信号而导通；

第二NMOS晶体管，它连接在第二结点与第一结点之间，响应于通过第一开关的一反向输出信号而导通；

第三NMOS晶体管，它连接在第三与第一结点之间，响应于通过第二开关输出的输出信号而导通；

第一锁存电路，用于锁存和输出第二结点和第三结点的信号到第四和第五结点；

第一预充电电路，响应于所述反向启动信号而预充电第四结点和第五结点；和

第二锁存器，它连接到第二电源电压，用于锁存第四结点和第五结点的信号。

11.按权利要求10的半导体存储器，其中，第二执行时间操作的启动信号的启动时间点比第一执行时间操作的启动信号的启动时间快。

12.按权利要求6的半导体存储器，其中，微分放大电路包括：

第三开关，它在第二执行时间操作情况下导通，以传送电流/电压转换电路的输出信号；

微分放大器，用于放大通过第三开关输出的信号；和

第四开关，在第二执行时间操作情况下传送微分放大器的输出信号。

13.按权利要求成12的半导体存储器，其中，微分放大器包括：

第四NMOS晶体管，它连接在第六结点与第一电源电压之间，响应于所述启动信号而导通；

第五NMOS晶体管，它连接在第七与第六结点之间，响应于通过第三开关输出的反向输出信号而导通；

第六NMOS晶体管，它连接在第八与第六结点之间，响应于通过第三开关输出的输出信号而导通；

第二预充电电路，响应于所述反向启动信号预充电第七和第八结点；和

第三锁存器，它连接到第二电源电压，锁存第七和第八结点的信号。

14.一种半导体存储器，包括：

存储器单元阵列；

第一放大电路，在第一执行时间操作情况下，放大和输出存储器单元阵列输出的信号；和

第二放大电路，在第二执行时间操作情况下，放大和输出从存储器单元阵列输出的信号。

15.按权利要求14的半导体存储器，其中，第一放大电路包括锁存器。

16.按权利要求14的半导体存储器，其中，第二放大电路包括微分放大器。

17.一种在半导体存储器中的数据读出方法，包括：

从存储器单元阵列输出数据；和

在第一执行时间操作情况下，锁存和输出从存储器单元阵列输出的数据，在第二执行时间操作情况下，放大和输出从存储器单元阵列输出的数据。

18.按权利要求17的方法，其中，在第二执行时间操作情况下，锁存和输出从存储器单元阵列输出的数据的时间点比第一执行时间操作情况下放大和输出从存储器单元阵列输出的数据的时间点快。

19.一种半导体存储器，包括：

存储器单元阵列；和

第一放大器，在第一CAS执行时间操作情况下，放大从存储器单元阵列输出的信号对；

第二放大器，在第二CAS执行时间操作情况下，放大从存储器单元阵列输出的信号对。

20.按权利要求19的半导体存储器，其中，第一放大器是微分放大器，第二放大器是锁存放大器。

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