JP2003077278A - 半導体メモリ装置及びそのデータ読出し方法 - Google Patents
半導体メモリ装置及びそのデータ読出し方法Info
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Abstract
(57)【要約】
【課題】 周波数特性に対する要求が大きい読出し動作
時と周波数特性に対する要求が相対的に小さな読出し動
作時のデータ読出し経路とを異なるようにすることによ
ってデータを安定的に出力することができる半導体メモ
リ装置及びそのデータ読出し方法を提供する。 【解決手段】 半導体メモリ装置及びそのデータ読出し
方法であって、メモリセルアレイ、及び第１待ち時間動
作の場合にはイネーブル信号に応答してメモリセルアレ
イから出力される信号対の各々をラッチして出力し、第
２待ち時間動作の場合にはイネーブル信号に応答してメ
モリセルアレイから出力される信号対の各々の電圧差を
増幅して出力するための差動増幅及びラッチ回路で構成
されている。したがって、高周波特性が要求される待ち
時間動作と相対的に高周波特性が要求されない待ち時間
動作とを区分し、相異なるデータ読出し経路を通してデ
ータが出力されるようにすることによって、データ読出
しエラーを減らすことができる。
時と周波数特性に対する要求が相対的に小さな読出し動
作時のデータ読出し経路とを異なるようにすることによ
ってデータを安定的に出力することができる半導体メモ
リ装置及びそのデータ読出し方法を提供する。 【解決手段】 半導体メモリ装置及びそのデータ読出し
方法であって、メモリセルアレイ、及び第１待ち時間動
作の場合にはイネーブル信号に応答してメモリセルアレ
イから出力される信号対の各々をラッチして出力し、第
２待ち時間動作の場合にはイネーブル信号に応答してメ
モリセルアレイから出力される信号対の各々の電圧差を
増幅して出力するための差動増幅及びラッチ回路で構成
されている。したがって、高周波特性が要求される待ち
時間動作と相対的に高周波特性が要求されない待ち時間
動作とを区分し、相異なるデータ読出し経路を通してデ
ータが出力されるようにすることによって、データ読出
しエラーを減らすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
びそのデータ読出し方法に係り、特に、メモリセルアレ
イから読み出されるデータを安定的に出力することがで
きる半導体メモリ装置及びそのデータ読出し方法に関す
る。
びそのデータ読出し方法に係り、特に、メモリセルアレ
イから読み出されるデータを安定的に出力することがで
きる半導体メモリ装置及びそのデータ読出し方法に関す
る。
【０００２】
【従来の技術】従来の半導体メモリ装置は、メモリセル
アレイから読み出されるデータを共通データ入出力ライ
ンに伝送する。共通データ入出力ラインに伝送されたデ
ータは、電流−電圧変換器、差動増幅器(またはラッ
チ)、データ出力バッファ、及びデータ出力ドライバを
通して出力される。
アレイから読み出されるデータを共通データ入出力ライ
ンに伝送する。共通データ入出力ラインに伝送されたデ
ータは、電流−電圧変換器、差動増幅器(またはラッ
チ)、データ出力バッファ、及びデータ出力ドライバを
通して出力される。
【０００３】すなわち、従来の半導体メモリ装置は、電
流−電圧変換器の出力端に差動増幅器を備えて電流−電
圧変換器の出力信号を増幅してデータ出力バッファに伝
送したり、ラッチを備えて電流−電圧変換器の出力信号
をラッチしてデータ出力バッファに伝送したりしてい
る。
流−電圧変換器の出力端に差動増幅器を備えて電流−電
圧変換器の出力信号を増幅してデータ出力バッファに伝
送したり、ラッチを備えて電流−電圧変換器の出力信号
をラッチしてデータ出力バッファに伝送したりしてい
る。
【０００４】図１は、従来の半導体メモリ装置のブロッ
ク図であって、メモリセルアレイ１０、電流−電圧変換
器（ＩＶＣ）２０−１〜２０−ｎ、差動増幅器（ＤＡ）
２２−１〜２２−ｎ、データ出力バッファ（ＤＯＢ）２
４−１〜２４−ｎ、及びデータ出力ドライバ（ＤＯＤ）
２６−１〜２６−ｎで構成されている。
ク図であって、メモリセルアレイ１０、電流−電圧変換
器（ＩＶＣ）２０−１〜２０−ｎ、差動増幅器（ＤＡ）
２２−１〜２２−ｎ、データ出力バッファ（ＤＯＢ）２
４−１〜２４−ｎ、及びデータ出力ドライバ（ＤＯＤ）
２６−１〜２６−ｎで構成されている。
【０００５】図１に示したブロック図は、更に、データ
読出し経路の構成を示し、ＬＩＯ１１／Ｂ〜ＬＩＯ１ｎ
／Ｂ、．．．、ＬＩＯｍ１／Ｂ〜ＬＩＯｍｎ／Ｂはロー
カルデータ入出力ライン対を、ＭＩＯ１／Ｂ〜ＭＩＯｎ
／Ｂはメインデータ入出力ライン対を各々示す。
読出し経路の構成を示し、ＬＩＯ１１／Ｂ〜ＬＩＯ１ｎ
／Ｂ、．．．、ＬＩＯｍ１／Ｂ〜ＬＩＯｍｎ／Ｂはロー
カルデータ入出力ライン対を、ＭＩＯ１／Ｂ〜ＭＩＯｎ
／Ｂはメインデータ入出力ライン対を各々示す。
【０００６】図１に示したブロックの各々の読出し動作
時の機能を以下に説明する。
時の機能を以下に説明する。
【０００７】メモリセルアレイ１０に貯蔵されたデータ
がローカルデータ入出力ライン対ＬＩＯ１１／Ｂ〜ＬＩ
Ｏ１ｎ／Ｂ、．．．、ＬＩＯｍ１／Ｂ〜ＬＩＯｍｎ／Ｂ
で伝送される。そして、ローカルデータ入出力ライン対
ＬＩＯ１１／Ｂ〜ＬＩＯ１ｎ／Ｂ、．．．、ＬＩＯｍ１
／Ｂ〜ＬＩＯｍｎ／Ｂで伝送されたデータは、メインデ
ータ入出力ライン対ＭＩＯ１／Ｂ〜ＭＩＯｎ／Ｂで伝送
される。電流−電圧変換器２０−１〜２０−ｎの各々
は、メインデータ入出力ライン対ＭＩＯ１／Ｂ〜ＭＩＯ
ｎ／Ｂの各々で伝送されるデータの電流差を電圧差に変
換して信号Ｘを発生する。差動増幅器２２−１〜２２−
ｎは、信号Ｙに応答して、電流−電圧変換器２０−１〜
２０−ｎの各々から出力される信号の電圧差を増幅して
信号Ｚを発生する。データ出力バッファ２４−１〜２４
−ｎの各々は、差動増幅器２２−１〜２２−ｎの各々か
ら出力される信号をバッファして出力する。データ出力
ドライバ２６−１〜２６−ｎの各々は、データ出力バッ
ファ２４−１〜２４−ｎの各々から出力されるデータを
駆動して、データＤ１〜Ｄｎを出力する。
がローカルデータ入出力ライン対ＬＩＯ１１／Ｂ〜ＬＩ
Ｏ１ｎ／Ｂ、．．．、ＬＩＯｍ１／Ｂ〜ＬＩＯｍｎ／Ｂ
で伝送される。そして、ローカルデータ入出力ライン対
ＬＩＯ１１／Ｂ〜ＬＩＯ１ｎ／Ｂ、．．．、ＬＩＯｍ１
／Ｂ〜ＬＩＯｍｎ／Ｂで伝送されたデータは、メインデ
ータ入出力ライン対ＭＩＯ１／Ｂ〜ＭＩＯｎ／Ｂで伝送
される。電流−電圧変換器２０−１〜２０−ｎの各々
は、メインデータ入出力ライン対ＭＩＯ１／Ｂ〜ＭＩＯ
ｎ／Ｂの各々で伝送されるデータの電流差を電圧差に変
換して信号Ｘを発生する。差動増幅器２２−１〜２２−
ｎは、信号Ｙに応答して、電流−電圧変換器２０−１〜
２０−ｎの各々から出力される信号の電圧差を増幅して
信号Ｚを発生する。データ出力バッファ２４−１〜２４
−ｎの各々は、差動増幅器２２−１〜２２−ｎの各々か
ら出力される信号をバッファして出力する。データ出力
ドライバ２６−１〜２６−ｎの各々は、データ出力バッ
ファ２４−１〜２４−ｎの各々から出力されるデータを
駆動して、データＤ１〜Ｄｎを出力する。
【０００８】図２Ａ〜図２Ｃにおいて、図１に示した半
導体メモリ装置の電流−電圧変換器及び差動増幅器の動
作を説明するための動作タイミング図である。図２Ａは
正常動作時の動作タイミング図を、図２Ｂは高周波動作
時の動作タイミング図を、図２Ｃは工程変化による動作
タイミング図を各々示す。
導体メモリ装置の電流−電圧変換器及び差動増幅器の動
作を説明するための動作タイミング図である。図２Ａは
正常動作時の動作タイミング図を、図２Ｂは高周波動作
時の動作タイミング図を、図２Ｃは工程変化による動作
タイミング図を各々示す。
【０００９】図２Ａ〜図２Ｃにおいて、ＣＬＫはクロッ
ク信号を、ＣＭＤは命令信号を示し、斜線を付けた部分
は無効データ区間を示す。
ク信号を、ＣＭＤは命令信号を示し、斜線を付けた部分
は無効データ区間を示す。
【００１０】図２Ａでは、電流−電圧変換器２０−１〜
２０−ｎからデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、Ｃ
ＳＡ４が連続的に出力される。差動増幅器２２−１〜２
２−ｎをイネーブルするための信号Ｙが入力されると、
差動増幅器２２−１〜２２−ｎは、信号Ｙに応答してデ
ータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４を取り込
み、データＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４を連続的に
発生する。期間ｔ１は読出し命令が印加される時のクロ
ック信号ＣＬＫの発生時点から最初のデータＣＳＡ１が
電流−電圧変換器２０−１〜２０−ｎを通して出力され
始める時点までを示す。期間ｔ２は読出し命令が印加さ
れる時のクロック信号ＣＬＫの発生時点から信号Ｙが発
生し始める時点までを示す。期間ｔ３は信号Ｙのイネー
ブル期間を示す。
２０−ｎからデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、Ｃ
ＳＡ４が連続的に出力される。差動増幅器２２−１〜２
２−ｎをイネーブルするための信号Ｙが入力されると、
差動増幅器２２−１〜２２−ｎは、信号Ｙに応答してデ
ータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４を取り込
み、データＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４を連続的に
発生する。期間ｔ１は読出し命令が印加される時のクロ
ック信号ＣＬＫの発生時点から最初のデータＣＳＡ１が
電流−電圧変換器２０−１〜２０−ｎを通して出力され
始める時点までを示す。期間ｔ２は読出し命令が印加さ
れる時のクロック信号ＣＬＫの発生時点から信号Ｙが発
生し始める時点までを示す。期間ｔ３は信号Ｙのイネー
ブル期間を示す。
【００１１】図２Ｂでは、クロック信号ＣＬＫの発生周
期が速くなり、クロック信号ＣＬＫに応答して電流−電
圧変換器２０−１〜２０−ｎからデータＣＳＡ１、ＣＳ
Ａ２、ＣＳＡ３、ＣＳＡ４が連続的に出力される。信号
Ｙに応答して差動増幅器２２−１〜２２−ｎはデータＣ
ＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４を取り込み、デ
ータＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４を連続的に出力す
る。ところで、データＣＳＡ２が信号Ｙのイネーブル期
間ｔ２内に差動増幅器２２−１〜２２−ｎに入力される
と、差動増幅器２２−１〜２２−ｎはデータＤＯ１を出
力しないで、次のデータＤＯ２を出力するようになる。
これは差動増幅器２２−１〜２２−ｎのイネーブル期間
ｔ２内にデータが遷移されると差動増幅器２２−１〜２
２−ｎの出力信号も変更されるためである。したがっ
て、図２Ｂの場合には、データＤＯ１が出力されなくな
ってデータ読出しエラーが発生する。図２Ｂでは、デー
タＤＯ２、ＤＯ３、ＤＯ４が切られて出力されるように
なるが、後段のデータ出力バッファによってデータＤＯ
２、ＤＯ３、ＤＯ４が連結されて出力されるようにな
る。
期が速くなり、クロック信号ＣＬＫに応答して電流−電
圧変換器２０−１〜２０−ｎからデータＣＳＡ１、ＣＳ
Ａ２、ＣＳＡ３、ＣＳＡ４が連続的に出力される。信号
Ｙに応答して差動増幅器２２−１〜２２−ｎはデータＣ
ＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４を取り込み、デ
ータＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４を連続的に出力す
る。ところで、データＣＳＡ２が信号Ｙのイネーブル期
間ｔ２内に差動増幅器２２−１〜２２−ｎに入力される
と、差動増幅器２２−１〜２２−ｎはデータＤＯ１を出
力しないで、次のデータＤＯ２を出力するようになる。
これは差動増幅器２２−１〜２２−ｎのイネーブル期間
ｔ２内にデータが遷移されると差動増幅器２２−１〜２
２−ｎの出力信号も変更されるためである。したがっ
て、図２Ｂの場合には、データＤＯ１が出力されなくな
ってデータ読出しエラーが発生する。図２Ｂでは、デー
タＤＯ２、ＤＯ３、ＤＯ４が切られて出力されるように
なるが、後段のデータ出力バッファによってデータＤＯ
２、ＤＯ３、ＤＯ４が連結されて出力されるようにな
る。
【００１２】図２Ｃでは、工程変化によって電流−電圧
変換器２０−１〜２０−ｎを通して出力されるデータＣ
ＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４が時間ｔ４ほど
遅延されて出力される。差動増幅器２２−１〜２２−ｎ
はデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４が時
間ｔ４ほど遅延されて出力されても、信号Ｙのイネーブ
ル期間ｔ２内にデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、
ＣＳＡ４が入力されると、差動増幅器２２−１〜２２−
ｎがデータＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４を安定して
発生できる。図２Ｃでは、データＤＯ１、ＤＯ２、ＤＯ
３、ＤＯ４が切られて出力されるようになるが、後段の
データ出力バッファによってデータＤＯ１、ＤＯ２、Ｄ
Ｏ３、ＤＯ４が連結されて出力されるようになる。した
がって、データ読出しエラーが発生しなくなる。
変換器２０−１〜２０−ｎを通して出力されるデータＣ
ＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４が時間ｔ４ほど
遅延されて出力される。差動増幅器２２−１〜２２−ｎ
はデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４が時
間ｔ４ほど遅延されて出力されても、信号Ｙのイネーブ
ル期間ｔ２内にデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、
ＣＳＡ４が入力されると、差動増幅器２２−１〜２２−
ｎがデータＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４を安定して
発生できる。図２Ｃでは、データＤＯ１、ＤＯ２、ＤＯ
３、ＤＯ４が切られて出力されるようになるが、後段の
データ出力バッファによってデータＤＯ１、ＤＯ２、Ｄ
Ｏ３、ＤＯ４が連結されて出力されるようになる。した
がって、データ読出しエラーが発生しなくなる。
【００１３】すなわち、図１に示したように半導体メモ
リ装置のデータ読出し経路を電流−電圧変換器と差動増
幅器とで構成すると高周波動作時にデータ読出しエラー
が発生するようになるが、工程変化によるデータ読出し
エラーは発生しなくなる。
リ装置のデータ読出し経路を電流−電圧変換器と差動増
幅器とで構成すると高周波動作時にデータ読出しエラー
が発生するようになるが、工程変化によるデータ読出し
エラーは発生しなくなる。
【００１４】図３は、従来の半導体メモリ装置のブロッ
ク図であって、メモリセルアレイ１０、電流−電圧変換
器２０−１〜２０−ｎ、ラッチ２８−１〜２８−ｎ、デ
ータ出力バッファ２４−１〜２４−ｎ、及びデータ出力
ドライバ２６−１〜２６−ｎで構成されている。図３に
示したブロック図は図１に示したブロック図の差動増幅
器２２−１〜２２−ｎの代りにラッチ２８−１〜２８−
ｎを備えて構成されている。図３では、ＬＡはラッチを
示し、図２に示したブロックと同様なブロックは同様の
符号及び番号で示した。
ク図であって、メモリセルアレイ１０、電流−電圧変換
器２０−１〜２０−ｎ、ラッチ２８−１〜２８−ｎ、デ
ータ出力バッファ２４−１〜２４−ｎ、及びデータ出力
ドライバ２６−１〜２６−ｎで構成されている。図３に
示したブロック図は図１に示したブロック図の差動増幅
器２２−１〜２２−ｎの代りにラッチ２８−１〜２８−
ｎを備えて構成されている。図３では、ＬＡはラッチを
示し、図２に示したブロックと同様なブロックは同様の
符号及び番号で示した。
【００１５】図３に示したブロック各々の機能を説明す
ると次の通りである。
ると次の通りである。
【００１６】図３では、図２に示したブロックと同様な
ブロックの機能は、図１に示した説明を参考とすると容
易に理解されよう。ラッチＬＡは信号Ｙに応答して電流
−電圧変換器２０−１〜２０−ｎの出力信号をラッチし
て出力する。
ブロックの機能は、図１に示した説明を参考とすると容
易に理解されよう。ラッチＬＡは信号Ｙに応答して電流
−電圧変換器２０−１〜２０−ｎの出力信号をラッチし
て出力する。
【００１７】図４Ａ〜図４Ｃは、図３に示した半導体メ
モリ装置の電流−電圧変換器及びラッチの動作を説明す
るための動作タイミング図であって、図４Ａは正常動作
時の動作タイミング図を、図４Ｂは高周波動作時の動作
タイミング図を、図４Ｃは工程変化による動作タイミン
グ図を各々示すものである。
モリ装置の電流−電圧変換器及びラッチの動作を説明す
るための動作タイミング図であって、図４Ａは正常動作
時の動作タイミング図を、図４Ｂは高周波動作時の動作
タイミング図を、図４Ｃは工程変化による動作タイミン
グ図を各々示すものである。
【００１８】図４Ａ〜図４Ｃでは、ＣＬＫはクロック信
号を、ＣＭＤは命令信号を示し、斜線を付けた部分は無
効データ区間を示す。
号を、ＣＭＤは命令信号を示し、斜線を付けた部分は無
効データ区間を示す。
【００１９】図４Ａでは、電流−電圧変換器２０−１〜
２０−ｎからデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、Ｃ
ＳＡ４が連続的に出力される。ラッチ２８−１〜２８−
ｎは信号Ｙに応答してデータＣＳＡ１、ＣＳＡ２、ＣＳ
Ａ３、ＣＳＡ４を取り込み、データＤＯ１、ＤＯ２、Ｄ
Ｏ３、ＤＯ４を連続的に発生する。期間ｔ１は読出し命
令が印加される時のクロック信号ＣＬＫの発生時点から
最初のデータＣＳＡ１が電流−電圧変換器２０−１〜２
０−ｎを通して出力され始める時点までを示す。期間ｔ
２は読出し命令が印加される時のクロック信号ＣＬＫの
発生時点から信号Ｙが発生し始める時点までを示す。期
間ｔ３は信号Ｙのイネーブル期間を示す。
２０−ｎからデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、Ｃ
ＳＡ４が連続的に出力される。ラッチ２８−１〜２８−
ｎは信号Ｙに応答してデータＣＳＡ１、ＣＳＡ２、ＣＳ
Ａ３、ＣＳＡ４を取り込み、データＤＯ１、ＤＯ２、Ｄ
Ｏ３、ＤＯ４を連続的に発生する。期間ｔ１は読出し命
令が印加される時のクロック信号ＣＬＫの発生時点から
最初のデータＣＳＡ１が電流−電圧変換器２０−１〜２
０−ｎを通して出力され始める時点までを示す。期間ｔ
２は読出し命令が印加される時のクロック信号ＣＬＫの
発生時点から信号Ｙが発生し始める時点までを示す。期
間ｔ３は信号Ｙのイネーブル期間を示す。
【００２０】図４Ｂでは、クロック信号ＣＬＫの発生周
期が速くなり、クロック信号ＣＬＫに応答して電流−電
圧変換器２０−１〜２０−ｎからデータＣＳＡ１、ＣＳ
Ａ２、ＣＳＡ３、ＣＳＡ４が連続的に出力される。信号
Ｙの立ち上がりエッジでラッチ２８−１〜２８−ｎはデ
ータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４を取り込
んでラッチし、データＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４
を出力する。ラッチ２８−１〜２８−ｎは信号Ｙのイネ
ーブル期間ｔ２内に電流−電圧変換器２０−１〜２０−
ｎから出力されるデータの状態が変わっても、信号Ｙの
立ち上がりエッジでラッチされたデータをそのまま維持
する。したがって、データ読出しエラーが発生しない。
期が速くなり、クロック信号ＣＬＫに応答して電流−電
圧変換器２０−１〜２０−ｎからデータＣＳＡ１、ＣＳ
Ａ２、ＣＳＡ３、ＣＳＡ４が連続的に出力される。信号
Ｙの立ち上がりエッジでラッチ２８−１〜２８−ｎはデ
ータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４を取り込
んでラッチし、データＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４
を出力する。ラッチ２８−１〜２８−ｎは信号Ｙのイネ
ーブル期間ｔ２内に電流−電圧変換器２０−１〜２０−
ｎから出力されるデータの状態が変わっても、信号Ｙの
立ち上がりエッジでラッチされたデータをそのまま維持
する。したがって、データ読出しエラーが発生しない。
【００２１】図４Ｃでは、工程変化によって電流−電圧
変換器２０−１〜２０−ｎを通してデータＣＳＡ１、Ｃ
ＳＡ２、ＣＳＡ３、ＣＳＡ４が時間ｔ４ほど遅延されて
出力される。ラッチ２８−１〜２８−ｎは信号Ｙの立ち
上がりエッジで無効データをラッチすることによって、
データＤＯ１を出力できなくなる。そして、ラッチ２８
−１〜２８−ｎは信号Ｙに応答してデータＣＳＡ２、Ｃ
ＳＡ３、ＣＳＡ４をラッチしてデータＤＯ２、ＤＯ３、
ＤＯ４を出力する。すなわち、この場合にはデータＤＯ
１を出力できないためにデータ読出しエラーが発生す
る。
変換器２０−１〜２０−ｎを通してデータＣＳＡ１、Ｃ
ＳＡ２、ＣＳＡ３、ＣＳＡ４が時間ｔ４ほど遅延されて
出力される。ラッチ２８−１〜２８−ｎは信号Ｙの立ち
上がりエッジで無効データをラッチすることによって、
データＤＯ１を出力できなくなる。そして、ラッチ２８
−１〜２８−ｎは信号Ｙに応答してデータＣＳＡ２、Ｃ
ＳＡ３、ＣＳＡ４をラッチしてデータＤＯ２、ＤＯ３、
ＤＯ４を出力する。すなわち、この場合にはデータＤＯ
１を出力できないためにデータ読出しエラーが発生す
る。
【００２２】上述したように、電流−電圧変換器２０−
１〜２０−ｎの出力端にラッチ２８−１〜２８−ｎを備
えると、高周波動作の場合にはデータを安定化するよう
に出力することができるが、工程変化が発生すると無効
データを出力するようになる。
１〜２０−ｎの出力端にラッチ２８−１〜２８−ｎを備
えると、高周波動作の場合にはデータを安定化するよう
に出力することができるが、工程変化が発生すると無効
データを出力するようになる。
【００２３】すなわち、従来の半導体メモリ装置のデー
タ読出し経路に電流−電圧変換器と差動増幅器を備える
ように構成すると、工程変化時にはデータを安定的に出
力できるが、高周波動作時にデータ読出しエラーが発生
するという問題点があった。
タ読出し経路に電流−電圧変換器と差動増幅器を備える
ように構成すると、工程変化時にはデータを安定的に出
力できるが、高周波動作時にデータ読出しエラーが発生
するという問題点があった。
【００２４】また、データ読出し経路に電流−電圧変換
器とラッチを備えるように構成すると、高周波動作時に
データを安定的に出力することができるが、工程変化時
にはデータ読出しエラーが発生するという問題点があっ
た。
器とラッチを備えるように構成すると、高周波動作時に
データを安定的に出力することができるが、工程変化時
にはデータ読出しエラーが発生するという問題点があっ
た。
【００２５】
【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてなされたものであり、例えば、データを安定
的に出力することができる半導体メモリ装置及びそのデ
ータ読出し方法を提供することを目的とする。
点に鑑みてなされたものであり、例えば、データを安定
的に出力することができる半導体メモリ装置及びそのデ
ータ読出し方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】前記目的を達成するため
の本発明の半導体メモリ装置は、周波数特性に対する要
求が大きい読出し動作時のデータ読出し経路と、周波数
特性に対する要求が相対的に小さな読出し動作時のデー
タ読出し経路とを異なるようにすることによって、デー
タを安定的に出力することを特徴とする。
の本発明の半導体メモリ装置は、周波数特性に対する要
求が大きい読出し動作時のデータ読出し経路と、周波数
特性に対する要求が相対的に小さな読出し動作時のデー
タ読出し経路とを異なるようにすることによって、デー
タを安定的に出力することを特徴とする。
【００２７】前記目的を達成するための本発明の半導体
メモリ装置のデータ読出し方法は、周波数特性に対する
要求が大きい読出し動作時のデータ読出し段階と、周波
数特性に対する要求が相対的に小さな読出し動作時のデ
ータ読出し段階とを含むようにすることによって、デー
タを安定的に出力することを特徴とする。
メモリ装置のデータ読出し方法は、周波数特性に対する
要求が大きい読出し動作時のデータ読出し段階と、周波
数特性に対する要求が相対的に小さな読出し動作時のデ
ータ読出し段階とを含むようにすることによって、デー
タを安定的に出力することを特徴とする。
【００２８】また、前記目的を達成するための本発明の
半導体メモリ装置は、メモリセルアレイ、第１待ち時間
動作の場合に前記メモリセルアレイから出力される信号
を増幅して出力するための第１増幅回路、及び第２待ち
時間動作の場合に前記メモリセルアレイから出力される
信号を増幅して出力するための第２増幅回路を備えるこ
とを特徴とする。
半導体メモリ装置は、メモリセルアレイ、第１待ち時間
動作の場合に前記メモリセルアレイから出力される信号
を増幅して出力するための第１増幅回路、及び第２待ち
時間動作の場合に前記メモリセルアレイから出力される
信号を増幅して出力するための第２増幅回路を備えるこ
とを特徴とする。
【００２９】前記目的を達成するための本発明の半導体
メモリ装置の一実施形態は、メモリセルアレイ、及び第
１待ち時間動作の場合にはイネーブル信号に応答して前
記メモリセルアレイから出力される信号対の各々をラッ
チして出力し、第２待ち時間動作の場合には前記イネー
ブル信号に応答して前記メモリセルアレイから出力され
る信号対の各々の電圧差を増幅して出力するための差動
増幅及びラッチ回路を備えることを特徴とする。
メモリ装置の一実施形態は、メモリセルアレイ、及び第
１待ち時間動作の場合にはイネーブル信号に応答して前
記メモリセルアレイから出力される信号対の各々をラッ
チして出力し、第２待ち時間動作の場合には前記イネー
ブル信号に応答して前記メモリセルアレイから出力され
る信号対の各々の電圧差を増幅して出力するための差動
増幅及びラッチ回路を備えることを特徴とする。
【００３０】前記目的を達成するための本発明の半導体
メモリ装置の他の実施形態は、メモリセルアレイ、第１
待ち時間動作の場合にはイネーブル信号に応答して前記
メモリセルアレイから出力される信号対の各々をラッチ
して出力するためのラッチ回路、及び第２待ち時間動作
の場合には前記イネーブル信号に応答して前記メモリセ
ルアレイから出力される信号対の各々の電圧差を増幅し
て出力するための差動増幅回路を備えることを特徴とす
る。
メモリ装置の他の実施形態は、メモリセルアレイ、第１
待ち時間動作の場合にはイネーブル信号に応答して前記
メモリセルアレイから出力される信号対の各々をラッチ
して出力するためのラッチ回路、及び第２待ち時間動作
の場合には前記イネーブル信号に応答して前記メモリセ
ルアレイから出力される信号対の各々の電圧差を増幅し
て出力するための差動増幅回路を備えることを特徴とす
る。
【００３１】前記他の目的を達成するための本発明の半
導体メモリ装置のデータ読出し方法は、メモリセルアレ
イからデータが出力される段階、及び第１待ち時間動作
の場合にはイネーブル信号に応答して前記メモリセルア
レイから出力されるデータをラッチして出力し、第２待
ち時間動作の場合には前記イネーブル信号に応答して前
記メモリセルアレイから出力されるデータを増幅して出
力する段階を含むことを特徴とする。
導体メモリ装置のデータ読出し方法は、メモリセルアレ
イからデータが出力される段階、及び第１待ち時間動作
の場合にはイネーブル信号に応答して前記メモリセルア
レイから出力されるデータをラッチして出力し、第２待
ち時間動作の場合には前記イネーブル信号に応答して前
記メモリセルアレイから出力されるデータを増幅して出
力する段階を含むことを特徴とする。
【００３２】
【発明の実施の形態】以下、添付した図面を参考として
本発明の好適な第１の実施形態に係る半導体メモリ装置
及びそのデータ読出し方法を説明する。 （第１の実施形態）図５は、本発明の好適な第１の実施
形態に係る半導体メモリ装置のブロック図であって、図
１に示したブロック図の差動増幅器２２−１〜２２−ｎ
の代りに差動増幅器及びラッチ３０−１〜３０−ｎが配
置されている。図５では、“ＤＡ＆ＬＡ”は差動増幅器
及びラッチを含む回路を示し、図１に示したブロックと
同様なブロックは同様の符号及び番号で示した。図５で
図１に示したブロックと同様なブロックの機能は、図１
に示したブロックの機能の説明を参考とすると容易に理
解されよう。
本発明の好適な第１の実施形態に係る半導体メモリ装置
及びそのデータ読出し方法を説明する。 （第１の実施形態）図５は、本発明の好適な第１の実施
形態に係る半導体メモリ装置のブロック図であって、図
１に示したブロック図の差動増幅器２２−１〜２２−ｎ
の代りに差動増幅器及びラッチ３０−１〜３０−ｎが配
置されている。図５では、“ＤＡ＆ＬＡ”は差動増幅器
及びラッチを含む回路を示し、図１に示したブロックと
同様なブロックは同様の符号及び番号で示した。図５で
図１に示したブロックと同様なブロックの機能は、図１
に示したブロックの機能の説明を参考とすると容易に理
解されよう。
【００３３】図５に示したブロックの各々の機能を説明
すると次の通りである。半導体メモリ装置は、一般的
に、ＣＡＳ(Ｃｏｌｕｍｎ Ａｄｒｅｓｓ Ｓｔｒｏｂｅ;
カラムアドレスストローブ)待ち時間が２の場合にはＣ
ＡＳ待ち時間（ＣＬ）が３の場合に比べて周波数特性に
対する要求が相対的に小さく、ＣＡＳ待ち時間が３の場
合にはＣＡＳ待ち時間が２の場合に比べて時間ｔＡＡ、
すなわち、データ読出し速度に対する要求は大きくない
反面、周波数特性に対する要求が相対的に大きい。
すると次の通りである。半導体メモリ装置は、一般的
に、ＣＡＳ(Ｃｏｌｕｍｎ Ａｄｒｅｓｓ Ｓｔｒｏｂｅ;
カラムアドレスストローブ)待ち時間が２の場合にはＣ
ＡＳ待ち時間（ＣＬ）が３の場合に比べて周波数特性に
対する要求が相対的に小さく、ＣＡＳ待ち時間が３の場
合にはＣＡＳ待ち時間が２の場合に比べて時間ｔＡＡ、
すなわち、データ読出し速度に対する要求は大きくない
反面、周波数特性に対する要求が相対的に大きい。
【００３４】そこで、本発明の好適な第１の実施形態に
係る半導体メモリ装置では、差動増幅器及びラッチ３０
−１〜３０−ｎは、ＣＡＳ待ち時間（ＣＬ）が２の場合
には信号Ｙに応答して電流−電圧変換器２０−１〜２０
−ｎを通して出力されるデータを差動増幅器を通して出
力し、ＣＡＳ待ち時間（ＣＬ）が３の場合には信号Ｙに
応答して電流−電圧変換器３０−１〜３０−ｎを通して
出力されるデータをラッチを通して出力する。すなわ
ち、差動増幅器及びラッチ３０−１〜３０−ｎの各々
は、信号ＣＬ２、Ｙに応答して差動増幅器で動作し、信
号ＣＬ３、Ｙに応答してラッチで動作する。
係る半導体メモリ装置では、差動増幅器及びラッチ３０
−１〜３０−ｎは、ＣＡＳ待ち時間（ＣＬ）が２の場合
には信号Ｙに応答して電流−電圧変換器２０−１〜２０
−ｎを通して出力されるデータを差動増幅器を通して出
力し、ＣＡＳ待ち時間（ＣＬ）が３の場合には信号Ｙに
応答して電流−電圧変換器３０−１〜３０−ｎを通して
出力されるデータをラッチを通して出力する。すなわ
ち、差動増幅器及びラッチ３０−１〜３０−ｎの各々
は、信号ＣＬ２、Ｙに応答して差動増幅器で動作し、信
号ＣＬ３、Ｙに応答してラッチで動作する。
【００３５】図５の実施形態の構成では、半導体メモリ
装置が電流−電圧変換器２０−１〜２０−ｎを備えるも
ので示したが、本発明の半導体メモリ装置は、必ずしも
電流−電圧変換器２０−１〜２０−ｎを備える必要はな
い。
装置が電流−電圧変換器２０−１〜２０−ｎを備えるも
ので示したが、本発明の半導体メモリ装置は、必ずしも
電流−電圧変換器２０−１〜２０−ｎを備える必要はな
い。
【００３６】図６は、図５に示した差動増幅器及びラッ
チ（ＤＡ＆ＬＡ）の実施形態の回路図であって、ＰＭＯ
ＳトランジスタＰ１、Ｐ２で構成されたＰＭＯＳラッチ
４０、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５で構成さ
れたプリチャージ回路４２、ＮＭＯＳトランジスタＮ
７、Ｎ８で構成されたＮＭＯＳラッチ４４、ＮＭＯＳト
ランジスタＮ１〜Ｎ６、Ｎ９〜Ｎ１１、及びＰＭＯＳト
ランジスタＰ６で構成されている。
チ（ＤＡ＆ＬＡ）の実施形態の回路図であって、ＰＭＯ
ＳトランジスタＰ１、Ｐ２で構成されたＰＭＯＳラッチ
４０、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５で構成さ
れたプリチャージ回路４２、ＮＭＯＳトランジスタＮ
７、Ｎ８で構成されたＮＭＯＳラッチ４４、ＮＭＯＳト
ランジスタＮ１〜Ｎ６、Ｎ９〜Ｎ１１、及びＰＭＯＳト
ランジスタＰ６で構成されている。
【００３７】図６に示した回路の動作を説明すると次の
通りである。
通りである。
【００３８】ＣＡＳ待ち時間が２に設定されると信号Ｃ
Ｌ２が“ハイ”レベルになる。そうすると、ＮＭＯＳト
ランジスタＮ１、Ｎ４、Ｎ５、Ｎ６がオンされて、これ
によりＮＭＯＳトランジスタＮ７、Ｎ８がオフされる。
この際、信号ＣＬ３は“ロー”レベルであるので、ＮＭ
ＯＳトランジスタＮ２、Ｎ３がオフされる。したがっ
て、この場合には差動増幅器及びラッチがＰＭＯＳラッ
チ４０でのみ構成されるようになる。信号Ｙが“ロー”
レベルの場合にＰＭＯＳトランジスタＰ３〜Ｐ５がオン
されてノードＡ、Ｂがプリチャージされて、ＰＭＯＳト
ランジスタＰ６がオンされてノードＣ、Ｄがプリチャー
ジされる。この状態で、信号Ｙが“ハイ”レベルに遷移
されると、ＮＭＯＳトランジスタＮ１１がオンされて、
ＰＭＯＳトランジスタＰ６がオフされて、プリチャージ
回路４２の動作がディスエーブルされることによって差
動増幅器及びラッチの動作がイネーブルされる。この
際、電流−電圧変換器から“ハイ”レベルの入力信号Ｉ
Ｎと“ロー”レベルの反転入力信号ＩＮＢが印加される
とノードＤが“ロー”レベルに、ノードＣが“ハイ”レ
ベルになる。したがって、ノードＡはプリチャージレベ
ルから“ハイ”レベルに遷移されて、ノードＢはプリチ
ャージレベルから“ロー”レベルに遷移される。したが
って、“ハイ”レベルの信号が出力信号ＯＵＴで発生し
て、“ロー”レベルの信号が反転出力信号ＯＵＴＢで発
生する。そして、ノードＡ、Ｂの信号がＰＭＯＳラッチ
４０によって増幅される。ところで、もし信号Ｙのイネ
ーブル期間内に入力信号ＩＮと反転入力信号ＩＮＢのレ
ベルが各々“ロー”レベルと“ハイ”レベルに遷移され
るとすると、出力信号ＯＵＴと反転出力信号ＯＵＴＢと
のレベルが各々“ロー”レベルと“ハイ”レベルに遷移
される。すなわち、差動増幅器及びラッチが差動増幅器
と同一に動作するようになる。
Ｌ２が“ハイ”レベルになる。そうすると、ＮＭＯＳト
ランジスタＮ１、Ｎ４、Ｎ５、Ｎ６がオンされて、これ
によりＮＭＯＳトランジスタＮ７、Ｎ８がオフされる。
この際、信号ＣＬ３は“ロー”レベルであるので、ＮＭ
ＯＳトランジスタＮ２、Ｎ３がオフされる。したがっ
て、この場合には差動増幅器及びラッチがＰＭＯＳラッ
チ４０でのみ構成されるようになる。信号Ｙが“ロー”
レベルの場合にＰＭＯＳトランジスタＰ３〜Ｐ５がオン
されてノードＡ、Ｂがプリチャージされて、ＰＭＯＳト
ランジスタＰ６がオンされてノードＣ、Ｄがプリチャー
ジされる。この状態で、信号Ｙが“ハイ”レベルに遷移
されると、ＮＭＯＳトランジスタＮ１１がオンされて、
ＰＭＯＳトランジスタＰ６がオフされて、プリチャージ
回路４２の動作がディスエーブルされることによって差
動増幅器及びラッチの動作がイネーブルされる。この
際、電流−電圧変換器から“ハイ”レベルの入力信号Ｉ
Ｎと“ロー”レベルの反転入力信号ＩＮＢが印加される
とノードＤが“ロー”レベルに、ノードＣが“ハイ”レ
ベルになる。したがって、ノードＡはプリチャージレベ
ルから“ハイ”レベルに遷移されて、ノードＢはプリチ
ャージレベルから“ロー”レベルに遷移される。したが
って、“ハイ”レベルの信号が出力信号ＯＵＴで発生し
て、“ロー”レベルの信号が反転出力信号ＯＵＴＢで発
生する。そして、ノードＡ、Ｂの信号がＰＭＯＳラッチ
４０によって増幅される。ところで、もし信号Ｙのイネ
ーブル期間内に入力信号ＩＮと反転入力信号ＩＮＢのレ
ベルが各々“ロー”レベルと“ハイ”レベルに遷移され
るとすると、出力信号ＯＵＴと反転出力信号ＯＵＴＢと
のレベルが各々“ロー”レベルと“ハイ”レベルに遷移
される。すなわち、差動増幅器及びラッチが差動増幅器
と同一に動作するようになる。
【００３９】ＣＡＳ待ち時間が３に設定されると信号Ｃ
Ｌ３が“ハイ”レベルになる。そうすると、ＮＭＯＳト
ランジスタＮ２、Ｎ３がオンされる。この際、信号ＣＬ
２は“ロー”レベルであるので、ＮＭＯＳトランジスタ
Ｎ１、Ｎ４、Ｎ５、Ｎ６がオフされる。したがって、こ
の場合には差動増幅器及びラッチがＰＭＯＳラッチ４０
とＮＭＯＳラッチ４４で構成される。信号Ｙが“ハイ”
レベルに遷移されると、ＮＭＯＳトランジスタＮ１１が
オンされて、ＰＭＯＳトランジスタＰ６がオフされて、
プリチャージ回路４２の動作がディスエーブルされるこ
とによって差動増幅器及びラッチの動作がイネーブルさ
れる。この際、電流−電圧変換器から“ハイ”レベルの
入力信号ＩＮと“ロー”レベルの反転入力信号ＩＮＢが
印加されるとノードＤが“ロー”レベルに、ノードＣが
“ハイ”レベルになる。したがって、ノードＡ、Ｂの各
々が“ハイ”レベル、“ロー”レベルに遷移される。し
たがって、出力信号ＯＵＴが“ハイ”レベルに、反転出
力信号ＯＵＴＢが“ロー”レベルに遷移される。この
際、ノードＡ、Ｂの信号レベルがＰＭＯＳラッチ４０と
ＮＭＯＳラッチ４４によってラッチされる。以後、信号
Ｙのイネーブル期間内に入力信号ＩＮと反転入力信号Ｉ
ＮＢのレベルが各々“ロー”レベルと“ハイ”レベルに
遷移されてノードＣ、Ｄの信号レベルが遷移されても、
ＮＭＯＳラッチ４４によってノードＡとノードＣとの間
及びノードＢとノードＤとの間に電流経路が形成されな
いので、出力信号ＯＵＴと反転出力信号ＯＵＴＢとがラ
ッチされたレベルを維持するようになる。すなわち、こ
の場合には差動増幅器及びラッチがラッチで動作するよ
うになる。
Ｌ３が“ハイ”レベルになる。そうすると、ＮＭＯＳト
ランジスタＮ２、Ｎ３がオンされる。この際、信号ＣＬ
２は“ロー”レベルであるので、ＮＭＯＳトランジスタ
Ｎ１、Ｎ４、Ｎ５、Ｎ６がオフされる。したがって、こ
の場合には差動増幅器及びラッチがＰＭＯＳラッチ４０
とＮＭＯＳラッチ４４で構成される。信号Ｙが“ハイ”
レベルに遷移されると、ＮＭＯＳトランジスタＮ１１が
オンされて、ＰＭＯＳトランジスタＰ６がオフされて、
プリチャージ回路４２の動作がディスエーブルされるこ
とによって差動増幅器及びラッチの動作がイネーブルさ
れる。この際、電流−電圧変換器から“ハイ”レベルの
入力信号ＩＮと“ロー”レベルの反転入力信号ＩＮＢが
印加されるとノードＤが“ロー”レベルに、ノードＣが
“ハイ”レベルになる。したがって、ノードＡ、Ｂの各
々が“ハイ”レベル、“ロー”レベルに遷移される。し
たがって、出力信号ＯＵＴが“ハイ”レベルに、反転出
力信号ＯＵＴＢが“ロー”レベルに遷移される。この
際、ノードＡ、Ｂの信号レベルがＰＭＯＳラッチ４０と
ＮＭＯＳラッチ４４によってラッチされる。以後、信号
Ｙのイネーブル期間内に入力信号ＩＮと反転入力信号Ｉ
ＮＢのレベルが各々“ロー”レベルと“ハイ”レベルに
遷移されてノードＣ、Ｄの信号レベルが遷移されても、
ＮＭＯＳラッチ４４によってノードＡとノードＣとの間
及びノードＢとノードＤとの間に電流経路が形成されな
いので、出力信号ＯＵＴと反転出力信号ＯＵＴＢとがラ
ッチされたレベルを維持するようになる。すなわち、こ
の場合には差動増幅器及びラッチがラッチで動作するよ
うになる。
【００４０】図７Ａ、図７Ｂは図５に示した半導体メモ
リ装置の電流−電圧変換器（ＩＶＣ）及び差動増幅器及
びラッチ（ＤＡ＆ＬＡ）の動作を説明するための動作タ
イミング図であって、図７ＡはＣＡＳ待ち時間が２であ
って、差動増幅器及びラッチが差動増幅器で動作する場
合の動作タイミング図を、図７ＢはＣＡＳ待ち時間が３
であって、差動増幅器及びラッチがラッチで動作する場
合の動作タイミング図をそれぞれ示すものである。
リ装置の電流−電圧変換器（ＩＶＣ）及び差動増幅器及
びラッチ（ＤＡ＆ＬＡ）の動作を説明するための動作タ
イミング図であって、図７ＡはＣＡＳ待ち時間が２であ
って、差動増幅器及びラッチが差動増幅器で動作する場
合の動作タイミング図を、図７ＢはＣＡＳ待ち時間が３
であって、差動増幅器及びラッチがラッチで動作する場
合の動作タイミング図をそれぞれ示すものである。
【００４１】図７Ａ及び図７Ｂでは、ＣＬＫはクロック
信号を、ＣＭＤは命令信号を示し、斜線を付けた部分は
無効データ区間を示す。
信号を、ＣＭＤは命令信号を示し、斜線を付けた部分は
無効データ区間を示す。
【００４２】図７Ａでは、差動増幅器及びラッチが差動
増幅器で動作するようになることによって、読出し命令
が印加される場合のクロック信号ＣＬＫの立ち上がりエ
ッジから信号Ｙのイネーブルのタイミングまでの期間ｔ
５が減るようになってもデータを安定的に出力すること
ができる。すなわち、信号Ｙのイネーブル期間ｔ３にこ
のデータを増幅して出力することができる。また、信号
Ｙのイネーブルのタイミングが速くなって時間ｔＡＡ２
が減るようになることによってデータ読出し速度が速く
なる。
増幅器で動作するようになることによって、読出し命令
が印加される場合のクロック信号ＣＬＫの立ち上がりエ
ッジから信号Ｙのイネーブルのタイミングまでの期間ｔ
５が減るようになってもデータを安定的に出力すること
ができる。すなわち、信号Ｙのイネーブル期間ｔ３にこ
のデータを増幅して出力することができる。また、信号
Ｙのイネーブルのタイミングが速くなって時間ｔＡＡ２
が減るようになることによってデータ読出し速度が速く
なる。
【００４３】図７Ｂでは、差動増幅器及びラッチがラッ
チで動作するようになることによって、クロック信号Ｃ
ＬＫの周期が短くなってもデータを安定的に出力するこ
とができる。すなわち、信号Ｙのイネーブル期間ｔ３内
で次のデータが入力されても、以前のデータをラッチし
て出力するためにデータ読出しエラーが発生しない。
チで動作するようになることによって、クロック信号Ｃ
ＬＫの周期が短くなってもデータを安定的に出力するこ
とができる。すなわち、信号Ｙのイネーブル期間ｔ３内
で次のデータが入力されても、以前のデータをラッチし
て出力するためにデータ読出しエラーが発生しない。
【００４４】したがって、本発明の半導体メモリ装置
は、ＣＡＳ待ち時間が２の場合には差動増幅器及びラッ
チが差動増幅器で動作するようにして、信号Ｙのイネー
ブルのタイミングが速くなるように設計することによっ
てデータ読出し速度が改善され、ＣＡＳ待ち時間が３の
場合にはラッチで動作するように設計することによって
データ読出しエラーが発生しない。 （第２の実施形態）図８は、本発明の好適な第２の実施
形態に係る半導体メモリ装置のブロック図であって、図
５に示した本発明の好適な第１の実施形態に係る半導体
メモリ装置の電流−電圧変換器２０−１〜２０−ｎと差
動増幅器及びラッチ３０−１〜３０−ｎとの間に差動増
幅器３２−１〜３２−ｎを追加的に備えて構成されてい
る。
は、ＣＡＳ待ち時間が２の場合には差動増幅器及びラッ
チが差動増幅器で動作するようにして、信号Ｙのイネー
ブルのタイミングが速くなるように設計することによっ
てデータ読出し速度が改善され、ＣＡＳ待ち時間が３の
場合にはラッチで動作するように設計することによって
データ読出しエラーが発生しない。 （第２の実施形態）図８は、本発明の好適な第２の実施
形態に係る半導体メモリ装置のブロック図であって、図
５に示した本発明の好適な第１の実施形態に係る半導体
メモリ装置の電流−電圧変換器２０−１〜２０−ｎと差
動増幅器及びラッチ３０−１〜３０−ｎとの間に差動増
幅器３２−１〜３２−ｎを追加的に備えて構成されてい
る。
【００４５】図８に示したブロックと同様なブロックは
同様の符号と番号で示した。
同様の符号と番号で示した。
【００４６】すなわち、図８に示した半導体メモリ装置
は、電流−電圧変換器２０−１〜２０−ｎから出力され
る信号の電圧差が小さいために、差動増幅器３２−１〜
３２−ｎを用いて電流−電圧変換器２０−１〜２０−ｎ
の出力信号をさらに増幅して差動増幅器及びラッチ３０
−１〜３０−ｎに印加することによって、データ読出し
動作をさらに安定的に行うことができる。 （第３の実施形態）図９は、本発明の好適な第３の実施
形態に係る半導体メモリ装置のブロック図であって、図
５に示した電流−電圧変換器２０−１〜２０−ｎとデー
タ出力バッファ２４−１〜２４−ｎとの間に連結された
差動増幅器及びラッチ５０−１〜５０−ｎで構成され、
差動増幅器及びラッチ５０−１〜５０−ｎの各々は並列
連結された差動増幅器５０−１〜５０−ｎとラッチ５２
−１〜５２−ｎとで構成されている。
は、電流−電圧変換器２０−１〜２０−ｎから出力され
る信号の電圧差が小さいために、差動増幅器３２−１〜
３２−ｎを用いて電流−電圧変換器２０−１〜２０−ｎ
の出力信号をさらに増幅して差動増幅器及びラッチ３０
−１〜３０−ｎに印加することによって、データ読出し
動作をさらに安定的に行うことができる。 （第３の実施形態）図９は、本発明の好適な第３の実施
形態に係る半導体メモリ装置のブロック図であって、図
５に示した電流−電圧変換器２０−１〜２０−ｎとデー
タ出力バッファ２４−１〜２４−ｎとの間に連結された
差動増幅器及びラッチ５０−１〜５０−ｎで構成され、
差動増幅器及びラッチ５０−１〜５０−ｎの各々は並列
連結された差動増幅器５０−１〜５０−ｎとラッチ５２
−１〜５２−ｎとで構成されている。
【００４７】図９では、図５に示したブロックと同様な
ブロックは同様の符号及び番号を用いて示した。
ブロックは同様の符号及び番号を用いて示した。
【００４８】図９では、差動増幅器５２−１〜５２−ｎ
はＣＡＳ待ち時間が２の場合に信号Ｙに応答して電流−
電圧変換器２０−１〜２０−ｎの出力信号を増幅して出
力する。ラッチ５４−１〜５４−ｎはＣＡＳ待ち時間が
３の場合に信号Ｙの立ち上がりエッジで電流−電圧変換
器２０−１〜２０−ｎの出力信号をラッチして出力す
る。
はＣＡＳ待ち時間が２の場合に信号Ｙに応答して電流−
電圧変換器２０−１〜２０−ｎの出力信号を増幅して出
力する。ラッチ５４−１〜５４−ｎはＣＡＳ待ち時間が
３の場合に信号Ｙの立ち上がりエッジで電流−電圧変換
器２０−１〜２０−ｎの出力信号をラッチして出力す
る。
【００４９】すなわち、図９に示した本発明の好適な第
３の実施形態に係る半導体メモリ装置は、図５に示した
差動増幅器及びラッチの構成を一体型で構成したもので
なく、別々に構成したものである。
３の実施形態に係る半導体メモリ装置は、図５に示した
差動増幅器及びラッチの構成を一体型で構成したもので
なく、別々に構成したものである。
【００５０】図８及び図９の好適な第２及び第３の実施
形態の構成でも、図５の構成と同様に半導体メモリ装置
が電流−電圧変換器２０−１〜２０−ｎを備えることを
示したが、本発明の半導体メモリ装置は、必ずしも電流
−電圧変換器２０−１〜２０−ｎを必ず備える必要はな
い。
形態の構成でも、図５の構成と同様に半導体メモリ装置
が電流−電圧変換器２０−１〜２０−ｎを備えることを
示したが、本発明の半導体メモリ装置は、必ずしも電流
−電圧変換器２０−１〜２０−ｎを必ず備える必要はな
い。
【００５１】図１０は、図９に示した差動増幅器及びラ
ッチの具体的な構成を示す図であって、差動増幅回路５
２は差動増幅器６０以外にインバータＩ１及びＣＭＯＳ
伝送ゲートＣ１、Ｃ２を追加的に備え、ラッチ回路５４
はラッチ６２以外にインバータＩ２及びＣＭＯＳ伝送ゲ
ートＣ３、Ｃ４を追加的に備えて構成されている。
ッチの具体的な構成を示す図であって、差動増幅回路５
２は差動増幅器６０以外にインバータＩ１及びＣＭＯＳ
伝送ゲートＣ１、Ｃ２を追加的に備え、ラッチ回路５４
はラッチ６２以外にインバータＩ２及びＣＭＯＳ伝送ゲ
ートＣ３、Ｃ４を追加的に備えて構成されている。
【００５２】図１０に示した回路の動作を説明すると次
の通りである。
の通りである。
【００５３】ＣＡＳ待ち時間が２に設定されると信号Ｃ
Ｌ２が“ハイ”レベルになって信号ＣＬ３が“ロー”レ
ベルになる。そうすると、ＣＭＯＳ伝送ゲートＣ１、Ｃ
２がオンされて電流−電圧変換器から出力される信号Ｃ
ＳＡ、ＣＳＡＢが伝送される。この際、ＣＭＯＳ伝送ゲ
ートＣ１を通して出力される信号を信号ＩＮ／ＩＮＢと
すると、差動増幅器６０は信号Ｙに応答して信号ＩＮ／
ＩＮＢの電圧差を増幅して信号ＯＵＴ／ＯＵＴＢを発生
する。ＣＭＯＳ伝送ゲートＣ２は信号ＯＵＴ／ＯＵＴＢ
を伝送する。この際、ＣＭＯＳ伝送ゲートＣ２を通して
出力される信号が信号ＤＯ／ＤＯＢになる。
Ｌ２が“ハイ”レベルになって信号ＣＬ３が“ロー”レ
ベルになる。そうすると、ＣＭＯＳ伝送ゲートＣ１、Ｃ
２がオンされて電流−電圧変換器から出力される信号Ｃ
ＳＡ、ＣＳＡＢが伝送される。この際、ＣＭＯＳ伝送ゲ
ートＣ１を通して出力される信号を信号ＩＮ／ＩＮＢと
すると、差動増幅器６０は信号Ｙに応答して信号ＩＮ／
ＩＮＢの電圧差を増幅して信号ＯＵＴ／ＯＵＴＢを発生
する。ＣＭＯＳ伝送ゲートＣ２は信号ＯＵＴ／ＯＵＴＢ
を伝送する。この際、ＣＭＯＳ伝送ゲートＣ２を通して
出力される信号が信号ＤＯ／ＤＯＢになる。
【００５４】ＣＡＳ待ち時間が３に設定されると信号Ｃ
Ｌ３が“ハイ”レベルになって信号ＣＬ２が“ロー”レ
ベルになる。そうすると、ＣＭＯＳ伝送ゲートＣ３、Ｃ
４がオンされて電流−電圧変換器から出力される信号Ｃ
ＳＡ、ＣＳＡＢが伝送される。この際、ＣＭＯＳ伝送ゲ
ートＣ３を通して出力される信号を信号ＩＮ／ＩＮＢと
すると、ラッチ６２は信号Ｙに応答して信号ＩＮ／ＩＮ
Ｂをラッチして信号ＯＵＴ／ＯＵＴＢを発生する。この
際、発生する信号ＹのイネーブルのタイミングはＣＡＳ
待ち時間が２の場合に発生する信号Ｙのイネーブルのタ
イミングより遅くなる。ＣＭＯＳ伝送ゲートＣ４は信号
ＯＵＴ／ＯＵＴＢを伝送する。この際、ＣＭＯＳ伝送ゲ
ートＣ４を通して出力される信号が信号ＤＯ／ＤＯＢに
なる。
Ｌ３が“ハイ”レベルになって信号ＣＬ２が“ロー”レ
ベルになる。そうすると、ＣＭＯＳ伝送ゲートＣ３、Ｃ
４がオンされて電流−電圧変換器から出力される信号Ｃ
ＳＡ、ＣＳＡＢが伝送される。この際、ＣＭＯＳ伝送ゲ
ートＣ３を通して出力される信号を信号ＩＮ／ＩＮＢと
すると、ラッチ６２は信号Ｙに応答して信号ＩＮ／ＩＮ
Ｂをラッチして信号ＯＵＴ／ＯＵＴＢを発生する。この
際、発生する信号ＹのイネーブルのタイミングはＣＡＳ
待ち時間が２の場合に発生する信号Ｙのイネーブルのタ
イミングより遅くなる。ＣＭＯＳ伝送ゲートＣ４は信号
ＯＵＴ／ＯＵＴＢを伝送する。この際、ＣＭＯＳ伝送ゲ
ートＣ４を通して出力される信号が信号ＤＯ／ＤＯＢに
なる。
【００５５】図示しなかったが、図１０に示した実施形
態の回路で、差動増幅器６０の前段にもう一つの差動増
幅器を追加的に備えて構成してもよい。
態の回路で、差動増幅器６０の前段にもう一つの差動増
幅器を追加的に備えて構成してもよい。
【００５６】図１１に示した回路は、図６に示した差動
増幅器及びラッチから差動増幅器の構成のみを示したも
のである。
増幅器及びラッチから差動増幅器の構成のみを示したも
のである。
【００５７】図１１は、図１０に示した差動増幅器の実
施形態の回路図であって、図６に示した差動増幅器及び
ラッチのＰＭＯＳトランジスタＰ１〜Ｐ５、及びＮＭＯ
ＳトランジスタＮ９〜Ｎ１１で構成されている。
施形態の回路図であって、図６に示した差動増幅器及び
ラッチのＰＭＯＳトランジスタＰ１〜Ｐ５、及びＮＭＯ
ＳトランジスタＮ９〜Ｎ１１で構成されている。
【００５８】図１１に示した回路の動作を説明すると次
の通りである。
の通りである。
【００５９】信号Ｙが“ロー”レベルの場合にＰＭＯＳ
トランジスタＰ３〜Ｐ５がオンされてノードＡ、Ｂがプ
リチャージされる。
トランジスタＰ３〜Ｐ５がオンされてノードＡ、Ｂがプ
リチャージされる。
【００６０】信号Ｙが“ハイ”レベルに遷移されるとＰ
ＭＯＳトランジスタＰ３〜Ｐ５がオフされてＮＭＯＳト
ランジスタＮ１１がオンされて差動増幅器の動作がイネ
ーブルされる。この状態で、“ハイ”レベルの信号ＩＮ
と“ロー”レベルの信号ＩＮＢが印加されるとＮＭＯＳ
トランジスタＮ１０がオンされてＮＭＯＳトランジスタ
Ｎ９がオフされてノードＡ、Ｂが各々“ハイ”レベルと
“ロー”レベルに遷移される。ＰＭＯＳラッチ４０はノ
ードＡ、Ｂの信号を増幅する。したがって、出力信号Ｏ
ＵＴと反転出力信号ＯＵＴＢが各々“ハイ”レベルと
“ロー”レベルに遷移される。ところで、信号Ｙが“ハ
イ”レベルを維持する状態で“ロー”レベルと“ハイ”
レベルの信号ＩＮ、ＩＮＢが発生するとノードＡ、Ｂが
各々“ロー”レベルと“ハイ”レベルに遷移される。す
なわち、信号Ｙが“ハイ”レベルを維持する状態で信号
ＩＮ、ＩＮＢのレベルが変われば出力信号ＯＵＴと反転
出力信号ＯＵＴＢの状態も変わるようになる。
ＭＯＳトランジスタＰ３〜Ｐ５がオフされてＮＭＯＳト
ランジスタＮ１１がオンされて差動増幅器の動作がイネ
ーブルされる。この状態で、“ハイ”レベルの信号ＩＮ
と“ロー”レベルの信号ＩＮＢが印加されるとＮＭＯＳ
トランジスタＮ１０がオンされてＮＭＯＳトランジスタ
Ｎ９がオフされてノードＡ、Ｂが各々“ハイ”レベルと
“ロー”レベルに遷移される。ＰＭＯＳラッチ４０はノ
ードＡ、Ｂの信号を増幅する。したがって、出力信号Ｏ
ＵＴと反転出力信号ＯＵＴＢが各々“ハイ”レベルと
“ロー”レベルに遷移される。ところで、信号Ｙが“ハ
イ”レベルを維持する状態で“ロー”レベルと“ハイ”
レベルの信号ＩＮ、ＩＮＢが発生するとノードＡ、Ｂが
各々“ロー”レベルと“ハイ”レベルに遷移される。す
なわち、信号Ｙが“ハイ”レベルを維持する状態で信号
ＩＮ、ＩＮＢのレベルが変われば出力信号ＯＵＴと反転
出力信号ＯＵＴＢの状態も変わるようになる。
【００６１】図１２は図１０に示したラッチの実施形態
の回路図であって、図６に示した差動増幅器及びラッチ
のＰＭＯＳトランジスタＰ１〜Ｐ５、及びＮＭＯＳトラ
ンジスタＮ２、Ｎ３、Ｎ９〜Ｎ１１で構成されている。
の回路図であって、図６に示した差動増幅器及びラッチ
のＰＭＯＳトランジスタＰ１〜Ｐ５、及びＮＭＯＳトラ
ンジスタＮ２、Ｎ３、Ｎ９〜Ｎ１１で構成されている。
【００６２】図１２に示した回路の動作を説明すると次
の通りである。
の通りである。
【００６３】信号Ｙが“ロー”レベルの場合にＰＭＯＳ
トランジスタＰ３〜Ｐ５がオンされてノードＡ、Ｂがプ
リチャージされる。
トランジスタＰ３〜Ｐ５がオンされてノードＡ、Ｂがプ
リチャージされる。
【００６４】信号Ｙが“ハイ”レベルに遷移されるとＰ
ＭＯＳトランジスタＰ３〜Ｐ５がオフされてＮＭＯＳト
ランジスタＮ１１がオンされてラッチの動作がイネーブ
ルされる。この状態で、“ハイ”レベルの信号ＩＮと
“ロー”レベルの信号ＩＮＢが印加されるとＮＭＯＳト
ランジスタＮ１０がオンされてＮＭＯＳトランジスタＮ
９がオフされてノードＡ、Ｂが各々“ハイ”レベルと
“ロー”レベルに遷移される。ＮＭＯＳラッチ４４とＰ
ＭＯＳラッチ４０はノードＡ、Ｂのデータをラッチす
る。したがって、出力信号ＯＵＴと反転出力信号ＯＵＴ
Ｂが各々“ハイ”レベルと“ロー”レベルに遷移され
る。ところで、信号Ｙが“ハイ”レベルを維持する状態
で“ロー”レベルと“ハイ”レベルの信号ＩＮ、ＩＮＢ
が発生してもＮＭＯＳラッチ４４を通してノードＡ、Ｂ
にデータが伝送されることができないのでノードＡ、Ｂ
は各々ラッチされたレベルを維持するようになる。すな
わち、出力信号ＯＵＴと反転出力信号ＯＵＴＢのレベル
が変わらないで最初にラッチされたレベルを維持するよ
うになる。
ＭＯＳトランジスタＰ３〜Ｐ５がオフされてＮＭＯＳト
ランジスタＮ１１がオンされてラッチの動作がイネーブ
ルされる。この状態で、“ハイ”レベルの信号ＩＮと
“ロー”レベルの信号ＩＮＢが印加されるとＮＭＯＳト
ランジスタＮ１０がオンされてＮＭＯＳトランジスタＮ
９がオフされてノードＡ、Ｂが各々“ハイ”レベルと
“ロー”レベルに遷移される。ＮＭＯＳラッチ４４とＰ
ＭＯＳラッチ４０はノードＡ、Ｂのデータをラッチす
る。したがって、出力信号ＯＵＴと反転出力信号ＯＵＴ
Ｂが各々“ハイ”レベルと“ロー”レベルに遷移され
る。ところで、信号Ｙが“ハイ”レベルを維持する状態
で“ロー”レベルと“ハイ”レベルの信号ＩＮ、ＩＮＢ
が発生してもＮＭＯＳラッチ４４を通してノードＡ、Ｂ
にデータが伝送されることができないのでノードＡ、Ｂ
は各々ラッチされたレベルを維持するようになる。すな
わち、出力信号ＯＵＴと反転出力信号ＯＵＴＢのレベル
が変わらないで最初にラッチされたレベルを維持するよ
うになる。
【００６５】図１１に示した差動増幅器で動作する場合
における信号Ｙのイネーブルのタイミングは図１２に示
したラッチで動作する場合における信号Ｙのイネーブル
のタイミングより速くなる。
における信号Ｙのイネーブルのタイミングは図１２に示
したラッチで動作する場合における信号Ｙのイネーブル
のタイミングより速くなる。
【００６６】図１１に示した差動増幅器と図１２に示し
たラッチは、図６に示した差動増幅器及びラッチを用い
て構成したが、図１０の差動増幅器及びラッチを一般的
な差動増幅器及びラッチを用いて構成してもかまわな
い。
たラッチは、図６に示した差動増幅器及びラッチを用い
て構成したが、図１０の差動増幅器及びラッチを一般的
な差動増幅器及びラッチを用いて構成してもかまわな
い。
【００６７】すなわち、本発明の半導体メモリ装置及び
そのデータ読出し方法は、周波数特性に対する要求が相
対的に大きいＣＡＳ待ち時間動作の場合には、電流−電
圧変換器の出力信号をラッチを通して出力し、周波数特
性に対する要求が相対的に小さなＣＡＳ待ち時間動作の
場合には、信号Ｙのイネーブルのタイミングを周波数特
性に対する要求が相対的に大きいＣＡＳ待ち時間動作の
場合における信号Ｙのイネーブルのタイミングより速く
発生し、電流−電圧変換器の出力信号を差動増幅器を通
して出力することによってデータ読出しエラーを減らす
ことができる。
そのデータ読出し方法は、周波数特性に対する要求が相
対的に大きいＣＡＳ待ち時間動作の場合には、電流−電
圧変換器の出力信号をラッチを通して出力し、周波数特
性に対する要求が相対的に小さなＣＡＳ待ち時間動作の
場合には、信号Ｙのイネーブルのタイミングを周波数特
性に対する要求が相対的に大きいＣＡＳ待ち時間動作の
場合における信号Ｙのイネーブルのタイミングより速く
発生し、電流−電圧変換器の出力信号を差動増幅器を通
して出力することによってデータ読出しエラーを減らす
ことができる。
【００６８】以上のように、本発明をその好適な実施形
態を参照して説明したが、当業者は、特許請求の範囲に
記載された本発明の思想及び領域から逸脱しない範囲内
で、本発明を多様に修正及び変更させることができるこ
とが理解できよう。
態を参照して説明したが、当業者は、特許請求の範囲に
記載された本発明の思想及び領域から逸脱しない範囲内
で、本発明を多様に修正及び変更させることができるこ
とが理解できよう。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
例えば、データを安定的に出力することができる半導体
メモリ装置及びそのデータ読出し方法を提供することが
できる。
例えば、データを安定的に出力することができる半導体
メモリ装置及びそのデータ読出し方法を提供することが
できる。
【図１】従来の半導体メモリ装置の一例の構成を示すブ
ロック図である。
ロック図である。
【図２Ａ】、
【図２Ｂ】、
【図２Ｃ】図１に示した半導体メモリ装置の電流−電圧
変換器及び差動増幅器の動作を説明するための動作タイ
ミング図である。
変換器及び差動増幅器の動作を説明するための動作タイ
ミング図である。
【図３】従来の半導体メモリ装置の他の例の構成を示す
ブロック図である。
ブロック図である。
【図４Ａ】、
【図４Ｂ】、
【図４Ｃ】図３に示した半導体メモリ装置の電流−電圧
変換器及びラッチの動作を説明するための動作タイミン
グ図である。
変換器及びラッチの動作を説明するための動作タイミン
グ図である。
【図５】本発明の好適な第１の実施形態に係る半導体メ
モリ装置のブロック図である。
モリ装置のブロック図である。
【図６】図５に示した差動増幅器及びラッチの実施形態
の回路図である。
の回路図である。
【図７Ａ】、
【図７Ｂ】図５に示した半導体メモリ装置の電流−電圧
変換器及び差動増幅器及びラッチの高周波動作時の動作
を説明するための動作タイミング図である。
変換器及び差動増幅器及びラッチの高周波動作時の動作
を説明するための動作タイミング図である。
【図８】本発明の好適な第２の実施形態に係る半導体メ
モリ装置のブロック図である。
モリ装置のブロック図である。
【図９】本発明の好適な第３の実施形態に係る半導体メ
モリ装置のブロック図である。
モリ装置のブロック図である。
【図１０】図９に示した差動増幅器及びラッチの具体的
な構成を示す図である。
な構成を示す図である。
【図１１】図１０に示した差動増幅器の実施形態の回路
図である。
図である。
【図１２】図１０に示したラッチの実施形態の回路図で
ある。
ある。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5M024 AA36 BB14 BB15 BB35 CC72
CC79 DD23 DD29 PP01 PP02
PP03 PP07
Claims (18)
- 【請求項１】 メモリセルアレイと、 第１待ち時間動作の場合には前記メモリセルアレイから
出力される信号対の各々をラッチして出力し、第２待ち
時間動作の場合には前記メモリセルアレイから出力され
る信号対の各々の電圧差を増幅して出力するための差動
増幅及びラッチ回路と、 を備えることを特徴とする半導体メモリ装置。 - 【請求項２】 前記メモリセルアレイから出力される信
号対の各々の電流差を電圧差に変換して前記差動増幅及
びラッチ回路に出力するための電流−電圧変換回路をさ
らに備えることを特徴とする請求項１に記載の半導体メ
モリ装置。 - 【請求項３】 前記メモリセルアレイと前記差動増幅及
びラッチ回路との間に差動増幅回路をさらに備えること
を特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項４】 前記差動増幅及びラッチ回路は、 第１ノードと第１電源電圧との間に連結されてイネーブ
ル信号に応答してオンされる第１ＮＭＯＳトランジスタ
と、 第２ノードと前記第１ノードとの間に連結されて前記メ
モリセルアレイから出力される反転出力信号に応答して
オンされる第２ＮＭＯＳトランジスタと、 第３ノードと前記第１ノードとの間に連結されて前記メ
モリセルアレイから出力される出力信号に応答してオン
される第３ＮＭＯＳトランジスタと、 前記第２ノードと前記第３ノードとの間に連結されて反
転イネーブル信号に応答してオンされる第１プリチャー
ジ回路と、 前記第１待ち時間動作の場合に前記第２ノード及び前記
第３ノードの電圧をラッチするための第１ラッチと、 前記反転イネーブル信号に応答して第４ノード及び第５
ノードの電圧をプリチャージするための第２プリチャー
ジ回路と、 前記第１待ち時間動作の場合にオンされて前記第２ノー
ド及び前記第３ノードの電圧を前記第４ノード及び前記
第５ノードに伝送するための第１スイッチング回路と、 第２電源電圧に連結されて前記第４ノード及び前記第５
ノードの電圧をラッチするための第２ラッチと、 前記第２待ち時間動作の場合に前記第１ラッチの動作を
ディスエーブルするためのディスエーブル回路と、 前記第２待ち時間動作の場合にオンされて前記第２ノー
ド及び前記第３ノードの電圧を前記第４ノード及び前記
第５ノードに伝送するための第２スイッチング回路と、 を備えることを特徴とする請求項１に記載の半導体メモ
リ装置。 - 【請求項５】前記第２待ち時間動作の場合における前記
イネーブル信号のイネーブルのタイミングが、前記第１
待ち時間動作の場合における前記イネーブル信号のイネ
ーブルのタイミングより速いことを特徴とする請求項４
に記載の半導体メモリ装置。 - 【請求項６】 メモリセルアレイと、第１待ち時間動作
の場合に前記メモリセルアレイから出力される信号対の
各々をラッチして出力するためのラッチ回路と、 第２待ち時間動作の場合に前記メモリセルアレイから出
力される信号対の各々の電圧差を増幅して出力するため
の差動増幅回路と、 を備えることを特徴とする半導体メモリ装置。 - 【請求項７】 前記メモリセルアレイから出力される信
号対の各々の電流差を電圧差に変換して前記差動増幅及
びラッチ回路に出力するための電流−電圧変換回路をさ
らに備えることを特徴とする請求項６に記載の半導体メ
モリ装置。 - 【請求項８】 前記メモリセルアレイと前記差動増幅回
路との間に差動増幅回路をさらに備えることを特徴とす
る請求項６に記載の半導体メモリ装置。 - 【請求項９】 前記ラッチ回路は、 前記第１待ち時間動作の場合にオンされて前記電流−電
圧変換回路の出力信号を伝送するための第１スイッチ
と、 前記第１スイッチを通して出力される信号をラッチして
出力するためのラッチ回路と、 前記第１待ち時間動作の場合に前記ラッチ回路の出力信
号を伝送するための第２スイッチと、 を備えることを特徴とする請求項６に記載の半導体メモ
リ装置。 - 【請求項１０】 前記ラッチ回路は、 第１ノードと第１電源電圧との間に連結されてイネーブ
ル信号に応答してオンされる第１ＮＭＯＳトランジスタ
と、 第２ノードと前記第１ノードとの間に連結されて前記第
１スイッチを通して出力される反転出力信号に応答して
オンされる第２ＮＭＯＳトランジスタと、 第３ノードと前記第１ノードとの間に連結されて前記第
２スイッチを通して出力される出力信号に応答してオン
される第３ＮＭＯＳトランジスタと、 前記第２ノード及び前記第３ノードの信号をラッチして
第４ノード及び第５ノードに出力するための第１ラッチ
と、 反転イネーブル信号に応答して前記第４ノード及び前記
第５ノードをプリチャージするための第１プリチャージ
回路と、 第２電源電圧に連結されて前記第４ノード及び前記第５
ノードの信号をラッチするための第２ラッチと、 を備えることを特徴とする請求項９に記載の半導体メモ
リ装置。 - 【請求項１１】 前記第２待ち時間動作の場合における
前記イネーブル信号のイネーブルのタイミングが、前記
第１待ち時間動作の場合における前記イネーブル信号の
イネーブルのタイミングより速いことを特徴とする請求
項１０に記載の半導体メモリ装置。 - 【請求項１２】 前記差動増幅回路は、 前記第２待ち時間動作の場合にオンされて前記電流−電
圧変換回路の出力信号を伝送するための第３スイッチ
と、 前記第３スイッチを通して出力される信号を増幅するた
めの差動増幅器と、 前記第２待ち時間動作の場合に前記差動増幅器の出力信
号を伝送するための第４スイッチと、 を備えることを特徴とする請求項６に記載の半導体メモ
リ装置。 - 【請求項１３】 前記差動増幅器は、 第６ノードと第１電源電圧との間に連結されて前記イネ
ーブル信号に応答してオンされる第４ＮＭＯＳトランジ
スタと、 第７ノードと前記第６ノードとの間に連結されて前記第
３スイッチを通して出力される反転出力信号に応答して
オンされる第５ＮＭＯＳトランジスタと、 第８ノードと前記第６ノードとの間に連結されて前記第
３スイッチを通して出力される出力信号に応答してオン
される第６ＮＭＯＳトランジスタと、 前記反転イネーブル信号に応答して前記第７ノード及び
前記第８ノードをプリチャージするための第２プリチャ
ージ回路と、 第２電源電圧に連結されて前記第７ノード及び前記第８
ノードの信号をラッチするための第３ラッチと、 を備えることを特徴とする請求項１２に記載の半導体メ
モリ装置。 - 【請求項１４】 メモリセルアレイと、 第１待ち時間動作の場合に前記メモリセルアレイから出
力される信号を増幅して出力するための第１増幅回路
と、 第２待ち時間動作の場合に前記メモリセルアレイから出
力される信号を増幅して出力するための第２増幅回路
と、 を備えることを特徴とする半導体メモリ装置。 - 【請求項１５】 前記第１増幅回路は、 ラッチを備えることを特徴とする請求項１４に記載の半
導体メモリ装置。 - 【請求項１６】 前記第２増幅回路は、 差動増幅器を備えることを特徴とする請求項１４に記載
の半導体メモリ装置。 - 【請求項１７】 メモリセルアレイからデータが出力さ
れる段階と、 第１待ち時間動作の場合には前記メモリセルアレイから
出力される信号をラッチして出力し、第２待ち時間動作
の場合には前記メモリセルアレイから出力される信号を
増幅して出力する段階と、 を含むことを特徴とする半導体メモリ装置のデータ読出
し方法。 - 【請求項１８】 前記第２待ち時間動作の場合における
前記メモリセルアレイから出力されるデータをラッチし
て出力するタイミングが、前記第１待ち時間動作の場合
における前記メモリセルアレイから出力されるデータを
増幅して出力するタイミングより速いことを特徴とする
請求項１７に記載の半導体メモリ装置のデータ読出し方
法。
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