JP3592943B2 - 半導体集積回路及び半導体集積回路システム - Google Patents
半導体集積回路及び半導体集積回路システム Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、高速にデータ伝送を行ない且つ消費電力が低い半導体集積回路及び半導体集積回路システムの改良に関する。
【０００２】
【従来の技術】
近年、ＩＥＥＥ１３９４物理層ＬＳＩに代表される半導体集積回路は、マルチメディア等のように高速で大量にデータ処理を行なうシステムを実現するために、機器間データ伝送を高速で行なう技術を搭載しており、現在では２００Ｍｂｐｓのデータ伝送レートを実現し、４００Ｍｂｐｓの半導体集積回路もサンプル出荷されている。また、研究レベルでは１Ｇｂｐｓを超える高速データ伝送技術も開発されている。
【０００３】
前記ＩＥＥＥ１３９４物理層ＬＳＩは、データ伝送を行なう場合、送信側はデータをＤＣ電流の形で差動のツイストペアケーブルに出力する。ツイストペアケーブル間には抵抗素子が接続され、この抵抗素子に流れる電流により現われるツイストペアケーブル間の電位差が受信側の入力となる。また、このＩＥＥＥ１３９４物理層ＬＳＩは、ＤＳリンク方式というデータ伝送方式を採用し、データ伝送には、一つのポートに付きデータ線ペアとストローブ線ペアとの２ペアの伝送線を用いる。前記ＩＥＥＥ１３９４の仕様はｄｒａｆｔ ｓｔａｎｄａｒｄ ｖｅｒ８．４の中で示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、前記ＩＥＥＥ１３９４物理層ＬＳＩでの技術では、上述のように、ＤＣ電流をツイストペアケーブルに出力するために、常時電流が流れ、出力部の消費電流が大きいという問題点がある。特に、ポート数が増大すると、消費電流の増大が重大な問題となってくる。更に、ＤＳリンク方式は、データ線ペア又はストローブ線ペアの何れか一方でのみデータの遷移を発生させるが、データ遷移が無い他方においてもＤＣ電流は流し続けており、このＤＣ電流の常時流通も消費電流を大きくする原因となっている。
【０００５】
本発明の目的は、前記問題点に鑑み、ＩＥＥＥ１３９４のような高速データ伝送のための電流駆動型のデータ伝送方式において、消費電流を低減するための最適な構成の半導体集積回路及び半導体集積回路システムを提供することにある。
【０００６】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、データ線ペアやストローブ線ペア等の複数のデータバスペアを用いてデータ伝送する場合、何れかのデータバスペアを電流駆動し、このデータバスペアに流れた電流を他のデータバスペアの電流駆動に利用する。
【０００７】
即ち、請求項１記載の発明の半導体集積回路システムは、第１のチップ及び第２のチップと、抵抗素子で終端された複数の相補型データバスとを備え、前記複数の相補型データバスを用いて前記第１及び第２のチップ間でデータ伝送を行う半導体集積回路システムであって、前記複数の相補型データバスを電流駆動する電流駆動型の駆動回路と、前記複数の相補型のデータバスを電源及びグランド間で一本の電流経路とし、且つこの電流経路を変更する経路変更手段とを備えたことを特徴とする。
【０００８】
また、請求項２記載の発明は、前記請求項１記載の半導体集積回路システムにおいて、前記複数の相補型データバスは、各々、データ線ペアの一方が前記第１のチップから第２のチップへ電流を流し、他方が前記第２のチップから第１のチップに対し電流を流すことを特徴とする。
【０００９】
更に、請求項３記載の発明は、前記請求項１記載の半導体集積回路システムにおいて、各相補型データバスの終端抵抗に現れる電位差を入力する入力回路を有し、前記入力回路は、前記各相補型データバスの終端抵抗に現れる電位差の中心電位のレンジを全て含むワイドレンジ型の入力回路で構成されることを特徴とする。
【００１０】
加えて、請求項４記載の発明は、前記請求項１記載の半導体集積回路システムにおいて、前記複数の相補型データバスの終端抵抗に現れる電位差の中心電位は、全体として、電源電位側又はグランド側に偏ることを特徴とする。
【００１１】
また、請求項５記載の発明の半導体集積回路は、抵抗素子で終端された複数のデータバスペアが接続される半導体集積回路であって、前記複数のデータバスペアを電源及びグランド間で一本の電流経路とし、且つこの電流経路を変更する経路変更手段を備え、前記経路変更手段は、第１の電源に接続される第１の電流源と、第２の電源に接続される第２の電流源と、前記第１の電流源に接続され、前記複数のデータバスペアの何れかに電流を供給する制御を行う第１及び第２のスイッチ素子と、前記第２の電流源に接続され、前記複数のデータバスペアの他の何れかから電流を引き抜く制御を行う第３及び第４のスイッチ素子と、前記複数のデータバスペア間を接続する第５のスイッチ素子とを備えたことを特徴としている。
【００１２】
更に、請求項６記載の発明は、前記請求項５記載の半導体集積回路において、前記経路変更手段は、更に、前記第１ないし第５のスイッチ素子を制御する制御回路を有し、前記制御回路は、前記経路変更手段の第１ないし第５のスイッチ素子と共に同一チップ上に配置されることを特徴とする。
【００１３】
加えて、請求項７記載の発明の半導体集積回路は、抵抗素子で終端された複数のデータバスペアが接続される半導体集積回路であって、前記複数のデータバスペアを電源及びグランド間で一本の電流経路とし、且つこの電流経路を変更する経路変更手段を備え、前記経路変更手段は、第１の電源に接続され、前記複数のデータバスペアの何れかに電流を供給する第１の電流源と、第２の電源に接続され、前記複数のデータバスペアの何れかから電流を引き抜く第２の電流源と、前記複数のデータバスペアのうち隣接するデータバスペア間でデータ線同志を接続する第１ないし第４のスイッチ素子とを備えたことを特徴とする。
【００１４】
また、請求項８記載の発明は、前記請求項７記載の半導体集積回路において、前記経路変更手段は、更に、前記第１及び第２のスイッチ素子を制御する制御回路を有し、前記制御回路は、前記経路変更手段の第１及び第２のスイッチ素子と共に同一チップ上に配置されることを特徴とする。
【００１５】
更に、請求項９記載の発明は、前記請求項５、６、７又は８記載の半導体集積回路において、別途、各データバスペアに対応して設けられ、対応するデータバスペアにデータが伝送されない不活性状態の時、この不活性状態のデータバスペア以外のデータバスペアから見て、前記不活性状態のデータバスペアを擬似的に活性状態と同じ状態にする疑似回路を備えることを特徴とする。
【００１６】
前記した構成により、請求項１ないし請求項９記載の発明では、ＩＥＥＥ１３９４のような高速データ伝送のための電流駆動型のデータ伝送方式において、何れかのデータバスペアを電流駆動した際の電流を他のデータバスペアの電流駆動に利用したので、データ伝送に要する消費電流を効果的に低減できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態の半導体集積回路システムについて、図面を参照しながら説明する。
【００１８】
図１は本発明の半導体集積回路システムの原理を示す。
【００１９】
同図において、１は第１のチップ、２は第２のチップ、ＤＢＡ、ＤＢＢはデータバスペア（相補型データバス）、ＲＡ、ＲＢはデータバスペアＤＢＡ、ＤＢＢの終端に配置された終端抵抗、ＶＤＤは電源、ＶＳＳはグランドである。前記第１のチップ１と第２のチップ２間には、前記２対のデータバスペアＤＢＡ、ＤＢＢが設けられる。第１のチップ１にはデータバス駆動回路４が設けられ、この駆動回路４は、前記データバスペアＤＢＡ、ＤＢＢをＤＣ電流駆動する。この電流駆動の際、終端抵抗ＲＡ、ＲＢに流されるＤＣ電流により第２チップ２の入力部における電圧が決定される。
【００２０】
本発明では、ＤＣ電流が２対のデータバスペアＤＢＡ、ＤＢＢに流れることによる消費電流を低減させるために、一方のデータバスペアＤＢＡに流れたＤＣ電流をそのままグランドＶＳＳに流さず、他方のデータバスペアＤＢＢの駆動に用いている。即ち、第１のチップ１の駆動回路４は、電源ＶＤＤからデータバスペアＤＢＡに電流を駆動する。データバスペアＤＢＡの一方のデータ線は電流を第１のチップ１から第２のチップ２に送り、他方のデータ線は終端抵抗ＲＡを介して流れてきた電流を第２のチップ２から第１のチップ１に送る。第１のチップ１では、戻ってきた電流を更に駆動回路４がデータバスペアＤＢＢの一方のデータ線に送り、同様にして、他方のデータ線を介して戻ってきた電流は前記駆動回路４によりグランドＶＳＳに流し込まれる。この構成の採用により、２組のデータバスペアＤＢＡ、ＤＢＢに流れるＤＣ電流は１／２に低減される。
【００２１】
図２は、前記動作を模式的に示したタイミングチャートである。２組のデータバスペアＤＢＡ、ＤＢＢの電位は、同図に示すように、終端抵抗ＲＡ，ＲＢや駆動回路４での電圧降下に起因して、異なるレベルになる。
【００２２】
ここで、本原理では、２組のデータバスペアＤＢＡ、ＤＢＢに流れる電流を一本の電流経路で流すように構成しているが、３組以上のデータバスペアを、電源電圧の値よりも電流による電圧降下が小さい範囲で、同様に構成することも可能である。この場合には、ＤＣ電流は１／データバスペア本数に低減される。
【００２３】
図３は、前記原理をＩＥＥＥ１３９４のデータ伝送に適応した本実施の形態を示す。
【００２４】
図３において、第１のチップ１のデータバス駆動回路４には、出力回路５と制御回路６とが配置される。この両回路５、６により経路変更手段１０を構成する。Ｄａｔａ−Ａ、Ｄａｔａ−ＸＡはデータ線ペア（相補型データバス）、Ｓｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢはストローブ線ペア（相補型データバス）である。前記出力回路５は、前記データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ及びストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢに対し、図１の原理と同様の電流駆動を行う。本実施の形態では、例えば、電源ＶＤＤからデータ線ペアの一方のデータ線Ｄａｔａ−Ａに対してＤＣ電流を供給し、終端抵抗ＲＡ１、ＲＡ２を介して他方のデータ線Ｄａｔａ−ＸＡを通じて、ＤＣ電流を出力回路５に戻す。次に、出力回路５は、戻ってきたＤＣ電流をストローブ線ペアの一方のストローブ線Ｓｔｒｏｂｅ−Ｂに供給する。最後に、終端抵抗ＲＢ１、ＲＢ２を介して他方のストローブ線Ｓｔｒｏｂｅ−ＸＢを通って戻ってきた電流は、出力回路５によりグランドＶＳＳに流される。
【００２５】
前記制御回路６は、前記出力回路５がデータ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡとストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢとを終端抵抗ＲＡ１、ＲＡ２、ＲＢ１、ＲＢ２と共に電源ＶＤＤからグランドＶＳＳまでを一本の電流経路で流すように制御し、この電流経路を種々変更するように出力回路５を制御する。
【００２６】
一方、第２のチップ２には入力回路７が設けられる。この入力回路７は、終端抵抗ＲＡ２、ＲＢ２の両端に現われる電位差を入力として動作する。終端抵抗ＲＡ２、ＲＢ２の両端に現われる電位差は、ＤＣ電流が流れているために等しいが、電位のレベル自体は電圧降下により大きく異なってしまい、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡからの入力とストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢからの入力とでは、入力タイミングが異なってしまう。しかし、ＤＳリンク方式を採用するＩＥＥＥ１３９４規格のＬＳＩにおいては、上述のタイミングのズレはＤＳリンク方式の特徴により大きな問題とはならない。即ち、ＤＳリンク方式では、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡにより伝送されて来るデータが変化した場合には、この変化したデータのエッジを用いてデータを取り込み、データが変化しない場合には、ストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢで伝送されてくるストローブ信号が変化してデータの取り込みを行うからである。即ち、データが変化した場合の厳しいデータ取り込みのタイミングのみ自分自身でデータを取り込み、データが変化せずに同一値が続く場合には、ストローブ信号が多少ずれても同一値のデータは確実に取り込まれる。従って、ＤＳリンク方式を採用するＩＥＥＥ１３９４規格のようなＬＳＩにおいては、本方式の原理で説明したように、消費電流の低減効果を十分に生かすことが可能である。
【００２７】
前記第２のチップ２の入力回路７は、図４に示すような内部構成を持つもので構成可能である。図４の入力回路は、前記データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ及びストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢの終端抵抗ＲＡ２、ＲＢ２に現れる電位差の中心電位（コモンモードレベル）Ｖ０Ａ、Ｖ０Ｂ（図２参照）のレンジを全て含むワイドレンジ型のＲａｉｌ−ｔｏ−Ｒａｉｌ回路である。従って、この両コモンモードレベルＶ０Ａ、Ｖ０Ｂが相互で異なっても、このＲａｉｌ−ｔｏ−Ｒａｉｌ回路は、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ及びストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢのデータを同一タイミングで取り込み可能である。
【００２８】
尚、前記入力回路７を前記ワイドレンジ型のＲａｉｌ−ｔｏ−Ｒａｉｌ回路で構成することは必ずしも必要でない。例えば、電源ＶＤＤとグランドＶＳＳ間に抵抗を配置し、この抵抗の配置位置に応じて、前記データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ及びストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢのコモンモードレベルＶ０Ａ、Ｖ０Ｂを共に電源電圧側又はグランド側に偏らせれば、Ｒａｉｌ−ｔｏ−Ｒａｉｌ回路は不要である。
【００２９】
図５は、本実施の形態の図３に示した出力回路（半導体集積回路）５の内部構成を示す。同図において、ＶＤＤは電源（第１の電源）、ＶＳＳはグランド（第２の電源）、ＩＳ１、ＩＳ２は前記電源ＶＤＤに接続された第１の電流源、ＩＳ３、ＩＳ４は前記グランドＶＳＳに接続された第２の電流源である。ＳＷ１、ＳＷ２は各々前記電流源ＩＳ１、ＩＳ２に接続された第１及び第２のスイッチ素子、ＳＷ８、ＳＷ９は各々前記電流源ＩＳ３、ＩＳ４に接続された第３及び第４のスイッチ素子である。また、ＳＷ３〜ＳＷ７は、前記第１〜第４のスイッチ素子間に配置された第５のスイッチ素子としての５個のスイッチ素子である。データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡの一方Ｄａｔａ−Ａは２個のスイッチ素子ＳＷ１，ＳＷ３間に、データ線ペアの他方Ｄａｔａ−ＸＡは２個のスイッチ素子ＳＷ２，ＳＷ４間に、ストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢの一方Ｓｔｒｏｂｅ−Ｂは２個のスイッチ素子ＳＷ７，ＳＷ９間に、ストローブ線ペアの他方Ｓｔｒｏｂｅ −ＸＢは２個のスイッチ素子ＳＷ６，ＳＷ８間に各々接続される。
【００３０】
前記電流源ＩＳ１〜ＩＳ４は等しい電流駆動能力を有して同じ電流を駆動し、２個の電流源ＩＳ１、ＩＳ２がペア、他の２個の電流源ＩＳ３、ＩＳ４がペアとなり、電流源ＩＳ１、ＩＳ２の何れか一方がデータ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡに電流を駆動し、電流源ＩＳ３、ＩＳ４の何れか一方がストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢからの電流を引き抜く。例えば、電流源ＩＳ１が電流を駆動する場合には他方の電流源ＩＳ２は駆動せず、電流源ＩＳ３が電流を引き抜く場合には他方の電流源ＩＳ４は電流を引き抜かない。尚、２個の電流源ＩＳ１、ＩＳ２を共用化し、他の２個の電流源ＩＳ３、ＩＳ４を共用化して、各々一個の電流源としても良い。
【００３１】
各スイッチ素子ＳＷ１〜ＳＷ９は、図６に示したように、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ及びストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢにどのようなデータ（Ｈ又はＬレベルのデータ）を伝送するかに応じて、図３に示した制御回路６によりＯＮ−ＯＦＦ切り換えされる。各スイッチ素子ＳＷ１〜ＳＷ９をどの組み合わせで駆動した場合においても、電源ＶＤＤからグランドＶＳＳに流れる電流が、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ及びストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢの全体が一本の電流経路として流れるように制御回路６で制御され、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡを駆動するＤＣ電流を用いてストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢを駆動することが可能な構成をとっている。
【００３２】
（出力回路の変形例）
図７は、本実施の形態の半導体集積回路システムに用いる出力回路５の変形例を示す。
【００３３】
同図の出力回路５’において、ＶＤＤは電源、ＶＳＳはグランド、ＩＳ１１、ＩＳ１２は電源ＶＤＤに接続された第１の電流源、ＩＳ１３、ＩＳ１４はグランドＶＳＳに接続された第２の電流源、ＳＷ１１，ＳＷ１２，ＳＷ１７，ＳＷ１８はスイッチ素子、ＳＷ１３〜ＳＷ１６は各々第１ないし第４のスイッチ素子、Ｄａｔａ−Ａ、Ｄａｔａ−ＸＡはデータ線ペア、Ｓｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢはストローブ線ペアである。
【００３４】
図７に示す出力回路５’は、基本的には、図５に示した出力回路５と同じ動作を行う。ＤＣ電流を流し続ける電流駆動型の出力回路５は、スイッチ素子での電圧降下分も利いてくるため、電流経路におけるスイッチ素子の数を減らすことも重要である。本変形例の出力回路５’では、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡとストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢとの間に、４個のスイッチ素子ＳＷ１３〜ＳＷ１６が配置される。スイッチ素子ＳＷ１３は、データ線ペアの他方Ｄａｔａ−ＸＡとストローブ線ペアの一方Ｓｔｒｏｂｅ−Ｂとを接続し、スイッチ素子ＳＷ１４は、データ線ペアの一方Ｄａｔａ−Ａとストローブ線ペアの一方Ｓｔｒｏｂｅ−Ｂとを接続し、スイッチ素子ＳＷ１５は、データ線ペアの他方Ｄａｔａ−ＸＡとストローブ線ペアの他方Ｓｔｒｏｂｅ−ＸＢとを接続し、スイッチ素子ＳＷ１６は、データ線ペアの一方Ｄａｔａ−Ａとストローブ線ペアの他方Ｓｔｒｏｂｅ−ＸＢとを接続する。
【００３５】
図５の出力回路５では、２対のデータバスペアを同一電流経路で駆動するのに最大５個のスイッチ素子を用いるのに対し、本変形例では、最大３個のスイッチ素子しか介さない。従って、出力回路５’での電圧降下分が少なくなるので、図５の出力回路５よりも多くのデータバスペアを同一電流経路の形で駆動することが可能になる。
【００３６】
本変形例においても、図８に示すように、データバスペアにどのようなデータを伝送するかに応じて、各スイッチ素子ＳＷ１１〜ＳＷ１８を制御回路６でＯＮ−ＯＦＦ切り換えする。図５及び図７の出力回路５、５’共に半導体集積回路に組み込む場合には、出力回路５、５’の前段に、図６及び図８に示す切換制御を行う制御回路６が第１のチップ１内に設けられる。
【００３７】
（出力回路の他の変形例）
図９は、本実施の形態の半導体集積回路システムに用いる出力回路の他の変形例を示す。
【００３８】
同図の出力回路５’’において、ＩＳ２１〜ＩＳ２４は電流源、ＳＷ２１〜ＳＷ４０はスイッチ素子、Ｄａｔａ−Ａ、Ｄａｔａ−ＸＡ、Ｄａｔａ−Ｂ、Ｄａｔａ−ＸＢ、Ｄａｔａ−Ｃ、Ｄａｔａ−ＸＣは各々各ポートのデータバスペア、ＲＤ３５〜ＲＤ４０は疑似終端抵抗、ＶＤＤは電源、ＶＳＳはグランドである。図９に示す出力回路５’’は、３対のデータバスペアと接続されているが、基本的には図５の出力回路５’と同じ動作を行う。
【００３９】
本変形例では、出力回路５’’の特徴は、各ポートを不活性にした場合にそのポートが動作しているかのように振る舞う疑似回路を設けた点である。例えば、データバスペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡのポートを不活性にした場合に、単に出力を切り離すだけでは、同一電流経路の形で駆動を行っている他のデータバスペアＤａｔａ−Ｂ，Ｄａｔａ−ＸＢ、Ｄａｔａ−Ｃ，Ｄａｔａ−ＸＣのポートの系のインピーダンスが変化して、これ等２つのポートの電圧レベルが大きく変化してしまう。その結果、この２つのポートに接続される受信側の受信能力を大きく変化させてしまい、高速で動作する際のタイミング調整が適切でなくなる。本変形例では、この問題を解決するために不活性にしたポートがある場合でも、全ポートが動作しているようにするために、抵抗とスイッチ素子で構成した疑似回路が設けられる。
【００４０】
即ち、抵抗ＲＤ３５及びスイッチ素子ＳＷ３５で構成される疑似回路１１及び抵抗ＲＤ３６及びスイッチ素子ＳＷ３６で構成される疑似回路１２はデータバスペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ用、抵抗ＲＤ３７及びスイッチ素子ＳＷ３７で構成される疑似回路１３及び抵抗ＲＤ３８及びスイッチ素子ＳＷ３８で構成される疑似回路１４はデータバスペアＤａｔａ−Ｂ、Ｄａｔａ−ＸＢ用、抵抗ＲＤ３９及びスイッチ素子ＳＷ３９で構成される疑似回路１５及び抵抗ＲＤ４０及びスイッチ素子ＳＷ４０で構成される疑似回路１６はデータバスペアＤａｔａ−Ｃ、Ｄａｔａ−ＸＣ用である。
【００４１】
例えば、データバスペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡのポートが不活性の場合には、スイッチ素子ＳＷ３５、ＳＷ３６をオンさせて、疑似終端素子ＲＤ３５、ＲＤ３６に電流を流し、あたかもデータバスペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡに電流が流れたように、他の２つのポートに対して電圧レベルを与える。以上の構成により、不活性のポートが存在する場合においても、受信側の回路は、全ポートが動作している時と同じ条件で動作することができる。
【００４２】
本変形例においても、図１０に示すように、各データバスペアにどのようなデータを伝送するかに応じて、各スイッチ素子ＳＷ２１〜ＳＷ４０を制御回路６でＯＮ−ＯＦＦ切り換えする。図９の出力回路５’’も、半導体集積回路に組み込む場合には、図１０の制御を行う制御回路６を出力回路５’’の前段に設けることが必要である。
【００４３】
本変形例では、電源ＶＤＤの電圧を３ｖに設定した場合、３つのデータバスペア（Ｄａｔａ−Ａ，Ｄａｔａ−ＸＡ）、（Ｄａｔａ−Ｂ，Ｄａｔａ−ＸＢ）、（Ｄａｔａ−Ｃ，Ｄａｔａ−ＸＣ）で各々、２００ｍｖの振幅が得られることがシミュレーションにより確認できた。
【００４４】
【発明の効果】
以上説明したように、請求項１ないし請求項９記載の発明によれば、ＩＥＥＥ１３９４のような高速データ伝送のための電流駆動型のデータ伝送方式において、何れかのデータバスペアを電流駆動した際の電流を他のデータバスペアの電流駆動に利用したので、データ伝送に要する消費電流を効果的に低減できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路システムの原理図である。
【図２】本発明の半導体集積回路システムの原理における模式的なタイミングチャートを示す図である。
【図３】本発明の原理をＩＥＥＥ１３９４に適応した半導体集積回路システムの実施の形態を示す図である。
【図４】同実施の形態の半導体集積回路システムに備える入力回路の具体的構成を示す図である。
【図５】同実施の形態の半導体集積回路システムに備える出力回路の具体的構成を示す図である。
【図６】同出力回路を制御する制御回路の動作説明図である。
【図７】本発明の実施の形態の半導体集積回路システに備える出力回路の変形例を示す図である。
【図８】同出力回路を制御する制御回路の動作説明図である。
【図９】本発明の実施の形態の半導体集積回路システに備える出力回路の他の変形例を示す図である。
【図１０】同出力回路を制御する制御回路の動作説明図である。
【符号の説明】
１ 第１のチップ
２ 第２のチップ
ＤＢＡ、ＤＢＢ データバスペア（相補型データバス）
ＲＡ，ＲＢ，ＲＡ１，ＲＡ２，ＲＢ１，ＲＢ２ 終端抵抗
ＶＤＤ 電源（第１の電源）
ＶＳＳ グランド（第２の電源）
４ 駆動回路
５、５’、５’’ 出力回路
６ 制御回路
Ｄａｔａ−Ａ、Ｄａｔａ−ＸＡ データ線ペア
（相補型データバス）、（データバスペア）
Ｓｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢ ストローブ線ペア
（相補型データバス）、（データバスペア）
７ 入力回路
ＩＳ１，ＩＳ２，ＩＳ１１，ＩＳ１２ 第１の電流源
ＩＳ３，ＩＳ４，ＩＳ１３，ＩＳ１４ 第２の電流源
ＳＷ１，ＳＷ１３ 第１のスイッチ素子
ＳＷ２ 第２のスイッチ素子
ＳＷ３〜ＳＷ７ 第５のスイッチ素子
ＳＷ８ 第３のスイッチ素子
ＳＷ９ 第４のスイッチ素子
ＳＷ１３ 第１のスイッチ素子
ＳＷ１４ 第２のスイッチ素子
ＳＷ１５ 第３のスイッチ素子
ＳＷ１６ 第４のスイッチ素子
１０ 経路変更手段
１１〜１６ 疑似回路
【発明の属する技術分野】
本発明は、高速にデータ伝送を行ない且つ消費電力が低い半導体集積回路及び半導体集積回路システムの改良に関する。
【０００２】
【従来の技術】
近年、ＩＥＥＥ１３９４物理層ＬＳＩに代表される半導体集積回路は、マルチメディア等のように高速で大量にデータ処理を行なうシステムを実現するために、機器間データ伝送を高速で行なう技術を搭載しており、現在では２００Ｍｂｐｓのデータ伝送レートを実現し、４００Ｍｂｐｓの半導体集積回路もサンプル出荷されている。また、研究レベルでは１Ｇｂｐｓを超える高速データ伝送技術も開発されている。
【０００３】
前記ＩＥＥＥ１３９４物理層ＬＳＩは、データ伝送を行なう場合、送信側はデータをＤＣ電流の形で差動のツイストペアケーブルに出力する。ツイストペアケーブル間には抵抗素子が接続され、この抵抗素子に流れる電流により現われるツイストペアケーブル間の電位差が受信側の入力となる。また、このＩＥＥＥ１３９４物理層ＬＳＩは、ＤＳリンク方式というデータ伝送方式を採用し、データ伝送には、一つのポートに付きデータ線ペアとストローブ線ペアとの２ペアの伝送線を用いる。前記ＩＥＥＥ１３９４の仕様はｄｒａｆｔ ｓｔａｎｄａｒｄ ｖｅｒ８．４の中で示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、前記ＩＥＥＥ１３９４物理層ＬＳＩでの技術では、上述のように、ＤＣ電流をツイストペアケーブルに出力するために、常時電流が流れ、出力部の消費電流が大きいという問題点がある。特に、ポート数が増大すると、消費電流の増大が重大な問題となってくる。更に、ＤＳリンク方式は、データ線ペア又はストローブ線ペアの何れか一方でのみデータの遷移を発生させるが、データ遷移が無い他方においてもＤＣ電流は流し続けており、このＤＣ電流の常時流通も消費電流を大きくする原因となっている。
【０００５】
本発明の目的は、前記問題点に鑑み、ＩＥＥＥ１３９４のような高速データ伝送のための電流駆動型のデータ伝送方式において、消費電流を低減するための最適な構成の半導体集積回路及び半導体集積回路システムを提供することにある。
【０００６】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、データ線ペアやストローブ線ペア等の複数のデータバスペアを用いてデータ伝送する場合、何れかのデータバスペアを電流駆動し、このデータバスペアに流れた電流を他のデータバスペアの電流駆動に利用する。
【０００７】
即ち、請求項１記載の発明の半導体集積回路システムは、第１のチップ及び第２のチップと、抵抗素子で終端された複数の相補型データバスとを備え、前記複数の相補型データバスを用いて前記第１及び第２のチップ間でデータ伝送を行う半導体集積回路システムであって、前記複数の相補型データバスを電流駆動する電流駆動型の駆動回路と、前記複数の相補型のデータバスを電源及びグランド間で一本の電流経路とし、且つこの電流経路を変更する経路変更手段とを備えたことを特徴とする。
【０００８】
また、請求項２記載の発明は、前記請求項１記載の半導体集積回路システムにおいて、前記複数の相補型データバスは、各々、データ線ペアの一方が前記第１のチップから第２のチップへ電流を流し、他方が前記第２のチップから第１のチップに対し電流を流すことを特徴とする。
【０００９】
更に、請求項３記載の発明は、前記請求項１記載の半導体集積回路システムにおいて、各相補型データバスの終端抵抗に現れる電位差を入力する入力回路を有し、前記入力回路は、前記各相補型データバスの終端抵抗に現れる電位差の中心電位のレンジを全て含むワイドレンジ型の入力回路で構成されることを特徴とする。
【００１０】
加えて、請求項４記載の発明は、前記請求項１記載の半導体集積回路システムにおいて、前記複数の相補型データバスの終端抵抗に現れる電位差の中心電位は、全体として、電源電位側又はグランド側に偏ることを特徴とする。
【００１１】
また、請求項５記載の発明の半導体集積回路は、抵抗素子で終端された複数のデータバスペアが接続される半導体集積回路であって、前記複数のデータバスペアを電源及びグランド間で一本の電流経路とし、且つこの電流経路を変更する経路変更手段を備え、前記経路変更手段は、第１の電源に接続される第１の電流源と、第２の電源に接続される第２の電流源と、前記第１の電流源に接続され、前記複数のデータバスペアの何れかに電流を供給する制御を行う第１及び第２のスイッチ素子と、前記第２の電流源に接続され、前記複数のデータバスペアの他の何れかから電流を引き抜く制御を行う第３及び第４のスイッチ素子と、前記複数のデータバスペア間を接続する第５のスイッチ素子とを備えたことを特徴としている。
【００１２】
更に、請求項６記載の発明は、前記請求項５記載の半導体集積回路において、前記経路変更手段は、更に、前記第１ないし第５のスイッチ素子を制御する制御回路を有し、前記制御回路は、前記経路変更手段の第１ないし第５のスイッチ素子と共に同一チップ上に配置されることを特徴とする。
【００１３】
加えて、請求項７記載の発明の半導体集積回路は、抵抗素子で終端された複数のデータバスペアが接続される半導体集積回路であって、前記複数のデータバスペアを電源及びグランド間で一本の電流経路とし、且つこの電流経路を変更する経路変更手段を備え、前記経路変更手段は、第１の電源に接続され、前記複数のデータバスペアの何れかに電流を供給する第１の電流源と、第２の電源に接続され、前記複数のデータバスペアの何れかから電流を引き抜く第２の電流源と、前記複数のデータバスペアのうち隣接するデータバスペア間でデータ線同志を接続する第１ないし第４のスイッチ素子とを備えたことを特徴とする。
【００１４】
また、請求項８記載の発明は、前記請求項７記載の半導体集積回路において、前記経路変更手段は、更に、前記第１及び第２のスイッチ素子を制御する制御回路を有し、前記制御回路は、前記経路変更手段の第１及び第２のスイッチ素子と共に同一チップ上に配置されることを特徴とする。
【００１５】
更に、請求項９記載の発明は、前記請求項５、６、７又は８記載の半導体集積回路において、別途、各データバスペアに対応して設けられ、対応するデータバスペアにデータが伝送されない不活性状態の時、この不活性状態のデータバスペア以外のデータバスペアから見て、前記不活性状態のデータバスペアを擬似的に活性状態と同じ状態にする疑似回路を備えることを特徴とする。
【００１６】
前記した構成により、請求項１ないし請求項９記載の発明では、ＩＥＥＥ１３９４のような高速データ伝送のための電流駆動型のデータ伝送方式において、何れかのデータバスペアを電流駆動した際の電流を他のデータバスペアの電流駆動に利用したので、データ伝送に要する消費電流を効果的に低減できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態の半導体集積回路システムについて、図面を参照しながら説明する。
【００１８】
図１は本発明の半導体集積回路システムの原理を示す。
【００１９】
同図において、１は第１のチップ、２は第２のチップ、ＤＢＡ、ＤＢＢはデータバスペア（相補型データバス）、ＲＡ、ＲＢはデータバスペアＤＢＡ、ＤＢＢの終端に配置された終端抵抗、ＶＤＤは電源、ＶＳＳはグランドである。前記第１のチップ１と第２のチップ２間には、前記２対のデータバスペアＤＢＡ、ＤＢＢが設けられる。第１のチップ１にはデータバス駆動回路４が設けられ、この駆動回路４は、前記データバスペアＤＢＡ、ＤＢＢをＤＣ電流駆動する。この電流駆動の際、終端抵抗ＲＡ、ＲＢに流されるＤＣ電流により第２チップ２の入力部における電圧が決定される。
【００２０】
本発明では、ＤＣ電流が２対のデータバスペアＤＢＡ、ＤＢＢに流れることによる消費電流を低減させるために、一方のデータバスペアＤＢＡに流れたＤＣ電流をそのままグランドＶＳＳに流さず、他方のデータバスペアＤＢＢの駆動に用いている。即ち、第１のチップ１の駆動回路４は、電源ＶＤＤからデータバスペアＤＢＡに電流を駆動する。データバスペアＤＢＡの一方のデータ線は電流を第１のチップ１から第２のチップ２に送り、他方のデータ線は終端抵抗ＲＡを介して流れてきた電流を第２のチップ２から第１のチップ１に送る。第１のチップ１では、戻ってきた電流を更に駆動回路４がデータバスペアＤＢＢの一方のデータ線に送り、同様にして、他方のデータ線を介して戻ってきた電流は前記駆動回路４によりグランドＶＳＳに流し込まれる。この構成の採用により、２組のデータバスペアＤＢＡ、ＤＢＢに流れるＤＣ電流は１／２に低減される。
【００２１】
図２は、前記動作を模式的に示したタイミングチャートである。２組のデータバスペアＤＢＡ、ＤＢＢの電位は、同図に示すように、終端抵抗ＲＡ，ＲＢや駆動回路４での電圧降下に起因して、異なるレベルになる。
【００２２】
ここで、本原理では、２組のデータバスペアＤＢＡ、ＤＢＢに流れる電流を一本の電流経路で流すように構成しているが、３組以上のデータバスペアを、電源電圧の値よりも電流による電圧降下が小さい範囲で、同様に構成することも可能である。この場合には、ＤＣ電流は１／データバスペア本数に低減される。
【００２３】
図３は、前記原理をＩＥＥＥ１３９４のデータ伝送に適応した本実施の形態を示す。
【００２４】
図３において、第１のチップ１のデータバス駆動回路４には、出力回路５と制御回路６とが配置される。この両回路５、６により経路変更手段１０を構成する。Ｄａｔａ−Ａ、Ｄａｔａ−ＸＡはデータ線ペア（相補型データバス）、Ｓｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢはストローブ線ペア（相補型データバス）である。前記出力回路５は、前記データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ及びストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢに対し、図１の原理と同様の電流駆動を行う。本実施の形態では、例えば、電源ＶＤＤからデータ線ペアの一方のデータ線Ｄａｔａ−Ａに対してＤＣ電流を供給し、終端抵抗ＲＡ１、ＲＡ２を介して他方のデータ線Ｄａｔａ−ＸＡを通じて、ＤＣ電流を出力回路５に戻す。次に、出力回路５は、戻ってきたＤＣ電流をストローブ線ペアの一方のストローブ線Ｓｔｒｏｂｅ−Ｂに供給する。最後に、終端抵抗ＲＢ１、ＲＢ２を介して他方のストローブ線Ｓｔｒｏｂｅ−ＸＢを通って戻ってきた電流は、出力回路５によりグランドＶＳＳに流される。
【００２５】
前記制御回路６は、前記出力回路５がデータ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡとストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢとを終端抵抗ＲＡ１、ＲＡ２、ＲＢ１、ＲＢ２と共に電源ＶＤＤからグランドＶＳＳまでを一本の電流経路で流すように制御し、この電流経路を種々変更するように出力回路５を制御する。
【００２６】
一方、第２のチップ２には入力回路７が設けられる。この入力回路７は、終端抵抗ＲＡ２、ＲＢ２の両端に現われる電位差を入力として動作する。終端抵抗ＲＡ２、ＲＢ２の両端に現われる電位差は、ＤＣ電流が流れているために等しいが、電位のレベル自体は電圧降下により大きく異なってしまい、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡからの入力とストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢからの入力とでは、入力タイミングが異なってしまう。しかし、ＤＳリンク方式を採用するＩＥＥＥ１３９４規格のＬＳＩにおいては、上述のタイミングのズレはＤＳリンク方式の特徴により大きな問題とはならない。即ち、ＤＳリンク方式では、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡにより伝送されて来るデータが変化した場合には、この変化したデータのエッジを用いてデータを取り込み、データが変化しない場合には、ストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢで伝送されてくるストローブ信号が変化してデータの取り込みを行うからである。即ち、データが変化した場合の厳しいデータ取り込みのタイミングのみ自分自身でデータを取り込み、データが変化せずに同一値が続く場合には、ストローブ信号が多少ずれても同一値のデータは確実に取り込まれる。従って、ＤＳリンク方式を採用するＩＥＥＥ１３９４規格のようなＬＳＩにおいては、本方式の原理で説明したように、消費電流の低減効果を十分に生かすことが可能である。
【００２７】
前記第２のチップ２の入力回路７は、図４に示すような内部構成を持つもので構成可能である。図４の入力回路は、前記データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ及びストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢの終端抵抗ＲＡ２、ＲＢ２に現れる電位差の中心電位（コモンモードレベル）Ｖ０Ａ、Ｖ０Ｂ（図２参照）のレンジを全て含むワイドレンジ型のＲａｉｌ−ｔｏ−Ｒａｉｌ回路である。従って、この両コモンモードレベルＶ０Ａ、Ｖ０Ｂが相互で異なっても、このＲａｉｌ−ｔｏ−Ｒａｉｌ回路は、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ及びストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢのデータを同一タイミングで取り込み可能である。
【００２８】
尚、前記入力回路７を前記ワイドレンジ型のＲａｉｌ−ｔｏ−Ｒａｉｌ回路で構成することは必ずしも必要でない。例えば、電源ＶＤＤとグランドＶＳＳ間に抵抗を配置し、この抵抗の配置位置に応じて、前記データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ及びストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢのコモンモードレベルＶ０Ａ、Ｖ０Ｂを共に電源電圧側又はグランド側に偏らせれば、Ｒａｉｌ−ｔｏ−Ｒａｉｌ回路は不要である。
【００２９】
図５は、本実施の形態の図３に示した出力回路（半導体集積回路）５の内部構成を示す。同図において、ＶＤＤは電源（第１の電源）、ＶＳＳはグランド（第２の電源）、ＩＳ１、ＩＳ２は前記電源ＶＤＤに接続された第１の電流源、ＩＳ３、ＩＳ４は前記グランドＶＳＳに接続された第２の電流源である。ＳＷ１、ＳＷ２は各々前記電流源ＩＳ１、ＩＳ２に接続された第１及び第２のスイッチ素子、ＳＷ８、ＳＷ９は各々前記電流源ＩＳ３、ＩＳ４に接続された第３及び第４のスイッチ素子である。また、ＳＷ３〜ＳＷ７は、前記第１〜第４のスイッチ素子間に配置された第５のスイッチ素子としての５個のスイッチ素子である。データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡの一方Ｄａｔａ−Ａは２個のスイッチ素子ＳＷ１，ＳＷ３間に、データ線ペアの他方Ｄａｔａ−ＸＡは２個のスイッチ素子ＳＷ２，ＳＷ４間に、ストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢの一方Ｓｔｒｏｂｅ−Ｂは２個のスイッチ素子ＳＷ７，ＳＷ９間に、ストローブ線ペアの他方Ｓｔｒｏｂｅ −ＸＢは２個のスイッチ素子ＳＷ６，ＳＷ８間に各々接続される。
【００３０】
前記電流源ＩＳ１〜ＩＳ４は等しい電流駆動能力を有して同じ電流を駆動し、２個の電流源ＩＳ１、ＩＳ２がペア、他の２個の電流源ＩＳ３、ＩＳ４がペアとなり、電流源ＩＳ１、ＩＳ２の何れか一方がデータ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡに電流を駆動し、電流源ＩＳ３、ＩＳ４の何れか一方がストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢからの電流を引き抜く。例えば、電流源ＩＳ１が電流を駆動する場合には他方の電流源ＩＳ２は駆動せず、電流源ＩＳ３が電流を引き抜く場合には他方の電流源ＩＳ４は電流を引き抜かない。尚、２個の電流源ＩＳ１、ＩＳ２を共用化し、他の２個の電流源ＩＳ３、ＩＳ４を共用化して、各々一個の電流源としても良い。
【００３１】
各スイッチ素子ＳＷ１〜ＳＷ９は、図６に示したように、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ及びストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢにどのようなデータ（Ｈ又はＬレベルのデータ）を伝送するかに応じて、図３に示した制御回路６によりＯＮ−ＯＦＦ切り換えされる。各スイッチ素子ＳＷ１〜ＳＷ９をどの組み合わせで駆動した場合においても、電源ＶＤＤからグランドＶＳＳに流れる電流が、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ及びストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢの全体が一本の電流経路として流れるように制御回路６で制御され、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡを駆動するＤＣ電流を用いてストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢを駆動することが可能な構成をとっている。
【００３２】
（出力回路の変形例）
図７は、本実施の形態の半導体集積回路システムに用いる出力回路５の変形例を示す。
【００３３】
同図の出力回路５’において、ＶＤＤは電源、ＶＳＳはグランド、ＩＳ１１、ＩＳ１２は電源ＶＤＤに接続された第１の電流源、ＩＳ１３、ＩＳ１４はグランドＶＳＳに接続された第２の電流源、ＳＷ１１，ＳＷ１２，ＳＷ１７，ＳＷ１８はスイッチ素子、ＳＷ１３〜ＳＷ１６は各々第１ないし第４のスイッチ素子、Ｄａｔａ−Ａ、Ｄａｔａ−ＸＡはデータ線ペア、Ｓｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢはストローブ線ペアである。
【００３４】
図７に示す出力回路５’は、基本的には、図５に示した出力回路５と同じ動作を行う。ＤＣ電流を流し続ける電流駆動型の出力回路５は、スイッチ素子での電圧降下分も利いてくるため、電流経路におけるスイッチ素子の数を減らすことも重要である。本変形例の出力回路５’では、データ線ペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡとストローブ線ペアＳｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ −ＸＢとの間に、４個のスイッチ素子ＳＷ１３〜ＳＷ１６が配置される。スイッチ素子ＳＷ１３は、データ線ペアの他方Ｄａｔａ−ＸＡとストローブ線ペアの一方Ｓｔｒｏｂｅ−Ｂとを接続し、スイッチ素子ＳＷ１４は、データ線ペアの一方Ｄａｔａ−Ａとストローブ線ペアの一方Ｓｔｒｏｂｅ−Ｂとを接続し、スイッチ素子ＳＷ１５は、データ線ペアの他方Ｄａｔａ−ＸＡとストローブ線ペアの他方Ｓｔｒｏｂｅ−ＸＢとを接続し、スイッチ素子ＳＷ１６は、データ線ペアの一方Ｄａｔａ−Ａとストローブ線ペアの他方Ｓｔｒｏｂｅ−ＸＢとを接続する。
【００３５】
図５の出力回路５では、２対のデータバスペアを同一電流経路で駆動するのに最大５個のスイッチ素子を用いるのに対し、本変形例では、最大３個のスイッチ素子しか介さない。従って、出力回路５’での電圧降下分が少なくなるので、図５の出力回路５よりも多くのデータバスペアを同一電流経路の形で駆動することが可能になる。
【００３６】
本変形例においても、図８に示すように、データバスペアにどのようなデータを伝送するかに応じて、各スイッチ素子ＳＷ１１〜ＳＷ１８を制御回路６でＯＮ−ＯＦＦ切り換えする。図５及び図７の出力回路５、５’共に半導体集積回路に組み込む場合には、出力回路５、５’の前段に、図６及び図８に示す切換制御を行う制御回路６が第１のチップ１内に設けられる。
【００３７】
（出力回路の他の変形例）
図９は、本実施の形態の半導体集積回路システムに用いる出力回路の他の変形例を示す。
【００３８】
同図の出力回路５’’において、ＩＳ２１〜ＩＳ２４は電流源、ＳＷ２１〜ＳＷ４０はスイッチ素子、Ｄａｔａ−Ａ、Ｄａｔａ−ＸＡ、Ｄａｔａ−Ｂ、Ｄａｔａ−ＸＢ、Ｄａｔａ−Ｃ、Ｄａｔａ−ＸＣは各々各ポートのデータバスペア、ＲＤ３５〜ＲＤ４０は疑似終端抵抗、ＶＤＤは電源、ＶＳＳはグランドである。図９に示す出力回路５’’は、３対のデータバスペアと接続されているが、基本的には図５の出力回路５’と同じ動作を行う。
【００３９】
本変形例では、出力回路５’’の特徴は、各ポートを不活性にした場合にそのポートが動作しているかのように振る舞う疑似回路を設けた点である。例えば、データバスペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡのポートを不活性にした場合に、単に出力を切り離すだけでは、同一電流経路の形で駆動を行っている他のデータバスペアＤａｔａ−Ｂ，Ｄａｔａ−ＸＢ、Ｄａｔａ−Ｃ，Ｄａｔａ−ＸＣのポートの系のインピーダンスが変化して、これ等２つのポートの電圧レベルが大きく変化してしまう。その結果、この２つのポートに接続される受信側の受信能力を大きく変化させてしまい、高速で動作する際のタイミング調整が適切でなくなる。本変形例では、この問題を解決するために不活性にしたポートがある場合でも、全ポートが動作しているようにするために、抵抗とスイッチ素子で構成した疑似回路が設けられる。
【００４０】
即ち、抵抗ＲＤ３５及びスイッチ素子ＳＷ３５で構成される疑似回路１１及び抵抗ＲＤ３６及びスイッチ素子ＳＷ３６で構成される疑似回路１２はデータバスペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡ用、抵抗ＲＤ３７及びスイッチ素子ＳＷ３７で構成される疑似回路１３及び抵抗ＲＤ３８及びスイッチ素子ＳＷ３８で構成される疑似回路１４はデータバスペアＤａｔａ−Ｂ、Ｄａｔａ−ＸＢ用、抵抗ＲＤ３９及びスイッチ素子ＳＷ３９で構成される疑似回路１５及び抵抗ＲＤ４０及びスイッチ素子ＳＷ４０で構成される疑似回路１６はデータバスペアＤａｔａ−Ｃ、Ｄａｔａ−ＸＣ用である。
【００４１】
例えば、データバスペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡのポートが不活性の場合には、スイッチ素子ＳＷ３５、ＳＷ３６をオンさせて、疑似終端素子ＲＤ３５、ＲＤ３６に電流を流し、あたかもデータバスペアＤａｔａ−Ａ、Ｄａｔａ−ＸＡに電流が流れたように、他の２つのポートに対して電圧レベルを与える。以上の構成により、不活性のポートが存在する場合においても、受信側の回路は、全ポートが動作している時と同じ条件で動作することができる。
【００４２】
本変形例においても、図１０に示すように、各データバスペアにどのようなデータを伝送するかに応じて、各スイッチ素子ＳＷ２１〜ＳＷ４０を制御回路６でＯＮ−ＯＦＦ切り換えする。図９の出力回路５’’も、半導体集積回路に組み込む場合には、図１０の制御を行う制御回路６を出力回路５’’の前段に設けることが必要である。
【００４３】
本変形例では、電源ＶＤＤの電圧を３ｖに設定した場合、３つのデータバスペア（Ｄａｔａ−Ａ，Ｄａｔａ−ＸＡ）、（Ｄａｔａ−Ｂ，Ｄａｔａ−ＸＢ）、（Ｄａｔａ−Ｃ，Ｄａｔａ−ＸＣ）で各々、２００ｍｖの振幅が得られることがシミュレーションにより確認できた。
【００４４】
【発明の効果】
以上説明したように、請求項１ないし請求項９記載の発明によれば、ＩＥＥＥ１３９４のような高速データ伝送のための電流駆動型のデータ伝送方式において、何れかのデータバスペアを電流駆動した際の電流を他のデータバスペアの電流駆動に利用したので、データ伝送に要する消費電流を効果的に低減できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路システムの原理図である。
【図２】本発明の半導体集積回路システムの原理における模式的なタイミングチャートを示す図である。
【図３】本発明の原理をＩＥＥＥ１３９４に適応した半導体集積回路システムの実施の形態を示す図である。
【図４】同実施の形態の半導体集積回路システムに備える入力回路の具体的構成を示す図である。
【図５】同実施の形態の半導体集積回路システムに備える出力回路の具体的構成を示す図である。
【図６】同出力回路を制御する制御回路の動作説明図である。
【図７】本発明の実施の形態の半導体集積回路システに備える出力回路の変形例を示す図である。
【図８】同出力回路を制御する制御回路の動作説明図である。
【図９】本発明の実施の形態の半導体集積回路システに備える出力回路の他の変形例を示す図である。
【図１０】同出力回路を制御する制御回路の動作説明図である。
【符号の説明】
１ 第１のチップ
２ 第２のチップ
ＤＢＡ、ＤＢＢ データバスペア（相補型データバス）
ＲＡ，ＲＢ，ＲＡ１，ＲＡ２，ＲＢ１，ＲＢ２ 終端抵抗
ＶＤＤ 電源（第１の電源）
ＶＳＳ グランド（第２の電源）
４ 駆動回路
５、５’、５’’ 出力回路
６ 制御回路
Ｄａｔａ−Ａ、Ｄａｔａ−ＸＡ データ線ペア
（相補型データバス）、（データバスペア）
Ｓｔｒｏｂｅ−Ｂ、Ｓｔｒｏｂｅ−ＸＢ ストローブ線ペア
（相補型データバス）、（データバスペア）
７ 入力回路
ＩＳ１，ＩＳ２，ＩＳ１１，ＩＳ１２ 第１の電流源
ＩＳ３，ＩＳ４，ＩＳ１３，ＩＳ１４ 第２の電流源
ＳＷ１，ＳＷ１３ 第１のスイッチ素子
ＳＷ２ 第２のスイッチ素子
ＳＷ３〜ＳＷ７ 第５のスイッチ素子
ＳＷ８ 第３のスイッチ素子
ＳＷ９ 第４のスイッチ素子
ＳＷ１３ 第１のスイッチ素子
ＳＷ１４ 第２のスイッチ素子
ＳＷ１５ 第３のスイッチ素子
ＳＷ１６ 第４のスイッチ素子
１０ 経路変更手段
１１〜１６ 疑似回路
Claims (9)
- 第１のチップ及び第２のチップと、
抵抗素子で終端された複数の相補型データバスとを備え、
前記複数の相補型データバスを用いて前記第１及び第２のチップ間でデータ伝送を行う半導体集積回路システムであって、
前記複数の相補型データバスを電流駆動する電流駆動型の駆動回路と、
前記複数の相補型のデータバスを電源及びグランド間で一本の電流経路とし、且つこの電流経路を変更する経路変更手段と
を備えたことを特徴とする半導体集積回路システム。 - 前記複数の相補型データバスは、各々、
データ線ペアの一方が前記第１のチップから第２のチップへ電流を流し、他方が前記第２のチップから第１のチップに対し電流を流す
ことを特徴とする請求項１記載の半導体集積回路システム。 - 各相補型データバスの終端抵抗に現れる電位差を入力する入力回路を有し、
前記入力回路は、前記各相補型データバスの終端抵抗に現れる電位差の中心電位のレンジを全て含むワイドレンジ型の入力回路で構成される
ことを特徴とする請求項１記載の半導体集積回路システム。 - 前記複数の相補型データバスの終端抵抗に現れる電位差の中心電位は、全体として、電源電位側又はグランド側に偏る
ことを特徴とする請求項１記載の半導体集積回路システム。 - 抵抗素子で終端された複数のデータバスペアが接続される半導体集積回路であって、
前記複数のデータバスペアを電源及びグランド間で一本の電流経路とし、且つこの電流経路を変更する経路変更手段を備え、
前記経路変更手段は、
第１の電源に接続される第１の電流源と、
第２の電源に接続される第２の電流源と、
前記第１の電流源に接続され、前記複数のデータバスペアの何れかに電流を供給する制御を行う第１及び第２のスイッチ素子と、
前記第２の電流源に接続され、前記複数のデータバスペアの他の何れかから電流を引き抜く制御を行う第３及び第４のスイッチ素子と、
前記複数のデータバスペア間を接続する第５のスイッチ素子と
を備えたことを特徴とする半導体集積回路。 - 前記経路変更手段は、更に、前記第１ないし第５のスイッチ素子を制御する制御回路を有し、
前記制御回路は、前記経路変更手段の第１ないし第５のスイッチ素子と共に同一チップ上に配置される
ことを特徴とする請求項５記載の半導体集積回路。 - 抵抗素子で終端された複数のデータバスペアが接続される半導体集積回路であって、
前記複数のデータバスペアを電源及びグランド間で一本の電流経路とし、且つこの電流経路を変更する経路変更手段を備え、
前記経路変更手段は、
第１の電源に接続され、前記複数のデータバスペアの何れかに電流を供給する第１の電流源と、
第２の電源に接続され、前記複数のデータバスペアの何れかから電流を引き抜く第２の電流源と、
前記複数のデータバスペアのうち隣接するデータバスペア間でデータ線同志を接続する第１ないし第４のスイッチ素子と
を備えたことを特徴とする半導体集積回路。 - 前記経路変更手段は、更に、前記第１及び第２のスイッチ素子を制御する制御回路を有し、
前記制御回路は、前記経路変更手段の第１及び第２のスイッチ素子と共に同一チップ上に配置される
ことを特徴とする請求項７記載の半導体集積回路。 - 別途、各データバスペアに対応して設けられ、対応するデータバスペアにデータが伝送されない不活性状態の時、この不活性状態のデータバスペア以外のデータバスペアから見て、前記不活性状態のデータバスペアを擬似的に活性状態と同じ状態にする疑似回路を備える
ことを特徴とする請求項５、６、７又は８記載の半導体集積回路。
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