CN113851182A - 存储器的测试方法及测试装置 - Google Patents

存储器的测试方法及测试装置 Download PDF

Info

Publication number
CN113851182A
CN113851182A CN202111106307.6A CN202111106307A CN113851182A CN 113851182 A CN113851182 A CN 113851182A CN 202111106307 A CN202111106307 A CN 202111106307A CN 113851182 A CN113851182 A CN 113851182A
Authority
CN
China
Prior art keywords
memory
value
write
writing
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111106307.6A
Other languages
English (en)
Other versions
CN113851182B (zh
Inventor
黄炜
吴耆贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202111106307.6A priority Critical patent/CN113851182B/zh
Publication of CN113851182A publication Critical patent/CN113851182A/zh
Priority to US17/659,336 priority patent/US11862276B2/en
Application granted granted Critical
Publication of CN113851182B publication Critical patent/CN113851182B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本申请涉及集成电路技术领域，尤其涉及一种存储器的测试方法及测试装置。所述存储器的测试方法包括如下步骤：提供待测存储器，所述待测存储器中包括若干存储单元；以预设频率交替写入第一写入值和第二写入值至所述存储单元；写入测试写入值至所述存储单元；判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认所述存储单元的电容频率特性异常。本申请实现了对待测存储器的电容频率特性的准确测试，改善了存储器产品的良率。

Description

存储器的测试方法及测试装置
技术领域
本申请涉及集成电路技术领域，尤其涉及一种存储器的测试方法及测试装置。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
在存储器中，电容器的电容会表现出一定的频率特性，即电容器的电容会随着频率的升高而降低，因此，在存储器使用过程中会有一定概率出现电容频率特性的失效。但是，当前并没有有效的方法对存储器的电容频率特性进行测试，从而无法对电容频率特性差的存储单元进行及时修补，最终导致存储器的质量降低。
因此，如何有效的对存储器的电容频率特性进行测试，以改善存储器的良率，是当前亟待解决的技术问题。
发明内容
本申请一些实施例提供一种存储器的测试方法及测试装置，用于解决不能有效对存储器的电容频率特性进行测试的问题，以改善存储器的良率。
根据一些实施例，本申请提供了一种存储器的测试方法，包括如下步骤：
提供待测存储器，所述待测存储器中包括若干存储单元；
以预设频率交替写入第一写入值和第二写入值至所述存储单元；
写入测试写入值至所述存储单元；
判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认所述存储单元的电容频率特性异常。
在一些实施例中，所述待测存储器中还包括均与所述存储单元电连接的字线和位线；以预设频率交替写入第一写入值和第二写入值至所述存储单元的具体步骤包括：
开启所述字线；
以所述预设频率自所述位线交替向所述存储单元写入所述第一写入值和所述第二写入值。
在一些实施例中，以预设频率交替写入第一写入值和第二写入值至所述存储单元的具体步骤包括：
执行若干次如下第一循环步骤：
写入所述第一写入值至所述存储单元；
自所述第一写入值写入完成开始至延迟预设时间之后写入第二写入值至所述存储单元；
自所述第二写入值写入完成开始至延迟所述预设时间之后执行下一次所述第一循环步骤。
在一些实施例中，所述预设频率的数量为多个，且多个所述预设频率互不相同；所述存储器的测试方法还包括如下步骤：
依次以每一个所述预设频率作为当前预设频率，并针对每一个所述当前预设频率执行如下第二循环步骤：
以所述当前预设频率交替写入所述第一写入值和所述第二写入值至所述存储单元；
写入测试写入值至所述存储单元；
判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认在所述当前预设频率下所述存储单元的电容频率特性异常。
在一些实施例中，所述存储器的测试方法还包括如下步骤：
设置多个预设次数，且多个所述预设次数互不相同；
依次以每一个所述预设次数作为当前预设次数，并针对每一个所述当前预设次数执行如下第三循环步骤：
以预设频率交替写入第一写入值和第二写入值至所述存储单元，且交替写入的次数为所述当前预设次数；
写入测试写入值至所述存储单元；
判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认在所述当前预设次数下所述存储单元的电容频率特性异常。
在一些实施例中，所述预设次数为3次～2000次。
在一些实施例中，所述待测存储器包括多个所述存储单元，且多个所述存储单元排布成存储阵列；所述存储器的测试方法还包括：
依次在每一个所述存储单元中以所述预设频率交替写入第一写入值和第二写入值；
于整个所述存储阵列中写满所述测试写入值；
判断自所述存储阵列中读取的数据是否均为所述测试写入值，若否，则确认所述存储阵列中存在电容频率特性异常的所述存储单元。
在一些实施例中，所述测试写入值为1。
在一些实施例中，所述预设频率为0.1MHz～15MHz。
根据另一些实施例，本申请还提供了一种存储器的测试装置，包括：
测试电路，用于以预设频率交替写入第一写入值和第二写入值至待测存储器的存储单元；
写入电路，用于写入测试写入值至所述存储单元；
读取电路，用于读取所述存储单元中的数据；
处理器，用于判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认所述存储单元的电容频率特性异常。
在一些实施例中，所述待测存储器中还包括均与所述存储单元电连接的字线和位线；
所述测试电路用于开启所述字线，并以所述预设频率自所述位线交替向所述存储单元写入所述第一写入值和所述第二写入值。
在一些实施例中，所述测试电路包括：
写入子电路，用于写入所述第一写入值至所述存储单元；
计时器，用于自所述第一写入值写入完成开始至延迟预设时间之后控制所述写入子电路写入第二写入值至所述存储单元，所述计时器还用于自所述第二写入值写入完成开始至延迟所述预设时间之后控制所述写入子电路再次写入所述第一写入值至所述存储单元。
在一些实施例中，所述预设频率的数量为多个，且多个所述预设频率互不相同；
依次以每一个所述预设频率作为当前预设频率，针对每一个所述当前预设频率：
所述测试电路用于以所述当前预设频率交替写入所述第一写入值和所述第二写入值至所述存储单元，所述写入电路写入所述测试写入值至所述存储单元，所述读取电路读取所述存储单元中的数据，所述处理器判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认在所述当前预设频率下所述存储单元的电容频率特性异常。
在一些实施例中，还包括：
输入器，用于接收用户输入的多个预设次数，且多个所述预设次数互不相同；
依次以每一个所述预设次数作为当前预设次数，针对每一个所述当前预设次数：
所述测试电路以预设频率交替写入第一写入值和第二写入值至所述存储单元，且交替写入的次数为所述当前预设次数，所述写入电路写入所述测试写入值至所述存储单元，所述读取电路读取所述存储单元中的数据，所述处理器判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认在所述当前预设次数下所述存储单元的电容频率特性异常。
在一些实施例中，所述预设次数为3次～2000次。
本申请一些实施例提供的存储器的测试方法及测试装置，通过以预设频率交替写入第一写入值和第二写入值至待测存储器的存储单元，通过写入不同的写入值，实现所述存储单元中电容极板电压的高频转换，之后通过判断读取的数值与写入的测试写入值是否相同来判断所述存储单元在高频转换的过程中是否出现失效的情况，实现了对待测存储器的电容频率特性的准确测试，有助于及时对失效的存储单元进行修补，改善了存储器产品的良率。
附图说明
附图1是本申请具体实施方式中存储器的测试方法流程图；
附图2是本申请具体实施方式对待测存储器进行测试过程中的示意图；
附图3是本申请具体实施方式的一种测试结果示意图；
附图4是本申请具体实施方式中存储器的测试装置结构框图。
具体实施方式
下面结合附图对本申请提供的存储器的测试方法及测试装置的具体实施方式做详细说明。
本具体实施方式提供了一种存储器的测试方法，附图1是本申请具体实施方式中存储器的测试方法流程图，附图2是本申请具体实施方式对待测存储器进行测试过程中的示意图。如图1和图2所示，所述存储器的测试方法，包括如下步骤：
步骤S11，提供待测存储器，所述待测存储器中包括若干存储单元。
具体来说，所述待测存储器可以是但不限于DRAM。以所述待测存储器为DRAM为例进行说明。所述待测存储器中包括多个所述存储单元，且多个所述存储单元呈阵列排布，形成存储阵列。所述存储单元中包括电容器。在对所述待测存储器进行写入操作时，通过调整在所述电容器的上极板和下极板上施加的电压的大小，从而将不同的写入值写入所述存储单元。本具体实施方式中所述的多个是指两个以上。
步骤S12，以预设频率交替写入第一写入值和第二写入值至所述存储单元。
在一些实施例中，所述待测存储器中还包括均与所述存储单元电连接的字线和位线；以预设频率交替写入第一写入值和第二写入值至所述存储单元的具体步骤包括：
开启所述字线；
以所述预设频率自所述位线交替向所述存储单元写入所述第一写入值和所述第二写入值。
在一些实施例中，以预设频率交替写入第一写入值和第二写入值至所述存储单元的具体步骤包括：
执行若干次如下第一循环步骤：
写入所述第一写入值至所述存储单元；
自所述第一写入值写入完成开始至延迟预设时间之后写入第二写入值至所述存储单元；
自所述第二写入值写入完成开始至延迟所述预设时间之后执行下一次所述第一循环步骤。
具体来说，可以通过调整时序tCCD(相邻两个列地址选通脉冲之间的时间间隔)来实现以所述预设频率自所述位线交替向所述存储单元写入所述第一写入值和所述第二写入值。以所述第一写入值为1、所述第二写入值为0为例，以预设频率交替写入第一写入值和第二写入值至所述存储单元的具体步骤包括：首先，开启与所述存储单元电连接的所述字线；然后，通过所述位线向所述存储单元写入1；自1写入所述存储单元之后、并延迟所述预设时间之后，再通过所述位线向所述存储单元写入0；自0写入所述存储单元之后、并延迟所述预设时间之后，再通过所述位线向所述存储单元写入1；如此往复循环，于同一个所述存储单元中交替写入1和0，且相邻的两次写入操作之间的时间间隔(即相邻两个位线脉冲之间的时间间隔)为所述预设时间。
本具体实施方式通过交替写入两个不同的写入值至同一个所述存储单元，使得所述存储单元内部的电容器的两个极板(即上极板和下级板)上的电压高频的转换，从而实现对所述存储单元的电容频率特性进行测试。
步骤S13，写入测试写入值至所述存储单元。
步骤S14，判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认所述存储单元的电容频率特性异常。
具体来说，在执行多次以预设频率交替写入第一写入值和第二写入值至所述存储单元的操作之后，写入所述测试写入值至所述存储单元。之后，读取所述存储单元中的数据，若读取到的数据与所述测试写入值相同，则说明在以预设频率交替写入第一写入值和第二写入值至所述存储单元的过程中，所述存储单元未失效，即确认所述存储单元的电容频率特性正常。若读取到的数据与所述测试写入值不同，则说明在以预设频率交替写入第一写入值和第二写入值至所述存储单元的过程中，所述存储单元出现了故障(即失效)，即确认所述存储单元的电容频率特性异常。
在确认所述存储单元的电容频率特性异常之后，可以通过熔丝等结构采用冗余单元替换电容频率特性异常的所述存储单元，以实现对待测存储器的及时修补，从而提升存储器的质量。
在一些实施例中，所述待测存储器包括多个所述存储单元，且多个所述存储单元排布成存储阵列；所述存储器的测试方法还包括：
依次在每一个所述存储单元中以所述预设频率交替写入第一写入值和第二写入值；
于整个所述存储阵列中写满所述测试写入值；
判断自所述存储阵列中读取的数据是否均为所述测试写入值，若否，则确认所述存储阵列中存在电容频率特性异常的所述存储单元。
举例来说，如图2所示，所述待测存储器中包括沿Z轴方向平行排布的多个所述存储阵列，每个所述存储阵列包括沿X轴方向和Y轴方向呈二维阵列排布的多个所述存储单元。其中，X轴方向为所述存储阵列的行延伸方向，Y轴方向为所述存储阵列的列延伸方向。所述存储阵列中包括多条沿X轴方向延伸的字线和多条沿Y轴方向延伸的位线，且多条所述字线沿Y轴方向平行排布、多条所述位线沿X轴方向平行排布。依次在每一个所述存储单元中以所述预设频率交替写入第一写入值和第二写入值(即图2中的(a)操作)的具体步骤可以为：
选定一个所述存储阵列中的一条位线作为目标位线，并开启所述目标位线；
对所述存储阵列中的多条所述字线依次执行第一重复步骤；
关闭所述目标位线，并以与所述目标位线相邻的下一条所述位线作为下一次所述第一重复步骤的目标位线；
所述第一重复步骤包括：
选定一条字线作为第一目标字线，并开启所述第一目标字线；
自所述目标位线以所述预设频率交替写入第一写入值和所述第二写入值；
交替写入若干次之后，关闭所述第一目标字线，并以与所述第一目标字线相邻的下一条所述字线作为下一次第一重复步骤的第一目标字线。
在所述待测存储器的所有所述存储单元均执行完以所述预设频率交替写入第一写入值和第二写入值的操作之后，对所述待测存储器中所有的所述存储单元执行刷新操作(即图2中的(b)操作)。接着，于所述待测存储器中写满所述测试写入值(即图2中的(c)操作)。然后，读取所述待测存储器中的数据(即图2中的(d)操作)。判断自所述存储阵列中读取的数据是否均为所述测试写入值，若否，则确认所述存储阵列中存在电容频率特性异常的所述存储单元。其中，读取所述待测存储器中的数据的具体步骤包括：
多次执行第二重复步骤，直至存储阵列中所有的所述存储单元均被读取，所述第二重复步骤包括：
选定一条字线作为第二目标字线，并读取与所述第二目标字线相连的所有存储单元；
与所述第二目标字线相连的所有存储单元均被读取之后，以与所述第二目标字线相邻的下一条所述字线作为下一次第二重复步骤的第二目标字线。
为了检测频率对存储单元电容频率特性的影响，在一些实施例中，所述预设频率的数量为多个，且多个所述预设频率互不相同；所述存储器的测试方法还包括如下步骤：
依次以每一个所述预设频率作为当前预设频率，并针对每一个所述当前预设频率执行如下第二循环步骤：
以所述当前预设频率交替写入所述第一写入值和所述第二写入值至所述存储单元；
写入测试写入值至所述存储单元；
判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认在所述当前预设频率下所述存储单元的电容频率特性异常。
在一些实施例中，所述预设频率为0.1MHz～15MHz。例如，所述预设频率为0.390625MHz、1.5625MHz、3.125MHz、或者12.5MHz。
具体来说，通过设置多个互不相同的所述预设频率，且对所述存储单元在每一所述预设频率下的所述电容频率特性进行测试，从而可以确定易导致所述存储单元失效的频率范围、或者所述存储单元耐受的频率范围，从而有针对性的对所述存储的单元进行修补或者改进。在本具体实施方式中通过调整tCCD可以达到设置多个互不相同的预设频率的目标。在其他具体实施方式中，本领域技术人员也可以根据实际需要采用其他方式达到调整所述预设频率的效果。
为了检测交替写入的次数对存储单元电容频率特性的影响，在一些实施例中，所述存储器的测试方法还包括如下步骤：
设置多个预设次数，且多个所述预设次数互不相同；
依次以每一个所述预设次数作为当前预设次数，并针对每一个所述当前预设次数执行如下第三循环步骤：
以预设频率交替写入第一写入值和第二写入值至所述存储单元，且交替写入的次数为所述当前预设次数；
写入测试写入值至所述存储单元；
判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认在所述当前预设次数下所述存储单元的电容频率特性异常。
在一些实施例中，所述预设次数为3次～2000次。例如，所述预设次数为5次、10次、50次、100次、500次、或者1000次。
具体来说，通过设置多个互不相同的所述预设次数，且对所述存储单元在每一所述预设次数下的所述电容频率特性进行测试，从而可以确定易导致所述存储单元失效的预设次数范围、或者所述存储单元的使用寿命范围，从而有针对性的对所述存储的单元进行修补或者改进。
在一些实施例中，所述测试写入值为1。在另一些实施例中，所述测试写入值还可以为0。
附图3是本申请具体实施方式的一种测试结果示意图。图3中的横坐标为预设频率和预设次数、纵坐标为失效的存储单元的数量。图3中的第一曲线S1表示第一待测存储器的电容频率特性测试结果、第二曲线S2表示第二待测存储器的电容频率特性测试结果、第三曲线S3表示第三待测存储器的电容频率特性测试结果。图3中的第一部分P1表示在所述预设次数固定不变(所述预设次数均为C1)时，待测存储器中(包括第一待测存储器、第二待测存储器和第三待测存储器)失效的存储单元的数量与预设频率之间的关系。其中，第一预设频率F1<第二预设频率F2<第三预设频率F3<第四预设频率F4。可见，待测存储器中失效的存储单元的数量随着预设频率的增大而增多。图3中的第二部分P2表示在所述预设频率固定不变(所述预设频率均为F4)时，待测存储器中(包括第一待测存储器、第二待测存储器和第三待测存储器)失效的存储单元的数量与预设次数之间的关系。其中，第一预设次数C1>第二预设次数C2>第三预设次数C3>第四预设次数F4>第五预设次数F5。
根据另一些实施例，本申请还提供了一种存储器的测试装置，附图4是本申请具体实施方式中存储器的测试装置结构框图。本具体实施方式提供的所述存储器的测试装置可以采用如图1-图3所示的存储器的测试方法对存储器进行测试。如图4所示，所述存储器的测试装置，包括：
测试电路40，用于以预设频率交替写入第一写入值和第二写入值至待测存储器的存储单元；
写入电路41，用于写入测试写入值至所述存储单元；
读取电路42，用于读取所述存储单元中的数据；
处理器43，用于判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认所述存储单元的电容频率特性异常。
在一些实施例中，所述待测存储器中还包括均与所述存储单元电连接的字线和位线；
所述测试电路40用于开启所述字线，并以所述预设频率自所述位线交替向所述存储单元写入所述第一写入值和所述第二写入值。
在一些实施例中，所述测试电路40包括：
写入子电路，用于写入所述第一写入值至所述存储单元；
计时器，用于自所述第一写入值写入完成开始至延迟预设时间之后控制所述写入子电路写入第二写入值至所述存储单元，所述计时器还用于自所述第二写入值写入完成开始至延迟所述预设时间之后控制所述写入子电路再次写入所述第一写入值至所述存储单元。
在一些实施例中，所述预设频率的数量为多个，且多个所述预设频率互不相同；
依次以每一个所述预设频率作为当前预设频率，针对每一个所述当前预设频率：
所述测试电路40用于以所述当前预设频率交替写入所述第一写入值和所述第二写入值至所述存储单元，所述写入电路41写入所述测试写入值至所述存储单元，所述读取电路42读取所述存储单元中的数据，所述处理器43判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认在所述当前预设频率下所述存储单元的电容频率特性异常。
在一些实施例中，还包括：
输入器44，用于接收用户输入的多个预设次数，且多个所述预设次数互不相同；
依次以每一个所述预设次数作为当前预设次数，针对每一个所述当前预设次数：
所述测试电路40以预设频率交替写入第一写入值和第二写入值至所述存储单元，且交替写入的次数为所述当前预设次数，所述写入电路41写入所述测试写入值至所述存储单元，所述读取电路42读取所述存储单元中的数据，所述处理器43判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认在所述当前预设次数下所述存储单元的电容频率特性异常。
在一些实施例中，所述预设次数为3次～2000次。
本具体实施方式提供的存储器的测试方法及测试装置，通过以预设频率交替写入第一写入值和第二写入值至待测存储器的存储单元，通过写入不同的写入值，实现所述存储单元中电容极板电压的高频转换，之后通过判断读取的数值与写入的测试写入值是否相同来判断所述存储单元在高频转换的过程中是否出现失效的情况，实现了对待测存储器的电容频率特性的准确测试，有助于及时对失效的存储单元进行修补，改善了存储器产品的良率。
以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (15)

1.一种存储器的测试方法，其特征在于，包括如下步骤：
提供待测存储器，所述待测存储器中包括若干存储单元；
以预设频率交替写入第一写入值和第二写入值至所述存储单元；
写入测试写入值至所述存储单元；
判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认所述存储单元的电容频率特性异常。
2.根据权利要求1所述的存储器的测试方法，其特征在于，所述待测存储器中还包括均与所述存储单元电连接的字线和位线；以预设频率交替写入第一写入值和第二写入值至所述存储单元的具体步骤包括：
开启所述字线；
以所述预设频率自所述位线交替向所述存储单元写入所述第一写入值和所述第二写入值。
3.根据权利要求1所述的存储器的测试方法，其特征在于，以预设频率交替写入第一写入值和第二写入值至所述存储单元的具体步骤包括：
执行若干次如下第一循环步骤：
写入所述第一写入值至所述存储单元；
自所述第一写入值写入完成开始至延迟预设时间之后写入第二写入值至所述存储单元；
自所述第二写入值写入完成开始至延迟所述预设时间之后执行下一次所述第一循环步骤。
4.根据权利要求1所述的存储器的测试方法，其特征在于，所述预设频率的数量为多个，且多个所述预设频率互不相同；所述存储器的测试方法还包括如下步骤：
依次以每一个所述预设频率作为当前预设频率，并针对每一个所述当前预设频率执行如下第二循环步骤：
以所述当前预设频率交替写入所述第一写入值和所述第二写入值至所述存储单元；
写入测试写入值至所述存储单元；
判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认在所述当前预设频率下所述存储单元的电容频率特性异常。
5.根据权利要求1所述的存储器的测试方法，其特征在于，所述存储器的测试方法还包括如下步骤：
设置多个预设次数，且多个所述预设次数互不相同；
依次以每一个所述预设次数作为当前预设次数，并针对每一个所述当前预设次数执行如下第三循环步骤：
以预设频率交替写入第一写入值和第二写入值至所述存储单元，且交替写入的次数为所述当前预设次数；
写入测试写入值至所述存储单元；
判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认在所述当前预设次数下所述存储单元的电容频率特性异常。
6.根据权利要求5所述的存储器的测试方法，其特征在于，所述预设次数为3次～2000次。
7.根据权利要求1所述的存储器的测试方法，其特征在于，所述待测存储器包括多个所述存储单元，且多个所述存储单元排布成存储阵列；所述存储器的测试方法还包括：
依次在每一个所述存储单元中以所述预设频率交替写入第一写入值和第二写入值；
于整个所述存储阵列中写满所述测试写入值；
判断自所述存储阵列中读取的数据是否均为所述测试写入值，若否，则确认所述存储阵列中存在电容频率特性异常的所述存储单元。
8.根据权利要求1所述的存储器的测试方法，其特征在于，所述测试写入值为1。
9.根据权利要求1所述的存储器的测试方法，其特征在于，所述预设频率为0.1MHz～15MHz。
10.一种存储器的测试装置，其特征在于，包括：
测试电路，用于以预设频率交替写入第一写入值和第二写入值至待测存储器的存储单元；
写入电路，用于写入测试写入值至所述存储单元；
读取电路，用于读取所述存储单元中的数据；
处理器，用于判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认所述存储单元的电容频率特性异常。
11.根据权利要求10所述的存储器的测试装置，其特征在于，所述待测存储器中还包括均与所述存储单元电连接的字线和位线；
所述测试电路用于开启所述字线，并以所述预设频率自所述位线交替向所述存储单元写入所述第一写入值和所述第二写入值。
12.根据权利要求10所述的存储器的测试装置，其特征在于，所述测试电路包括：
写入子电路，用于写入所述第一写入值至所述存储单元；
计时器，用于自所述第一写入值写入完成开始至延迟预设时间之后控制所述写入子电路写入第二写入值至所述存储单元，所述计时器还用于自所述第二写入值写入完成开始至延迟所述预设时间之后控制所述写入子电路再次写入所述第一写入值至所述存储单元。
13.根据权利要求10所述的存储器的测试装置，其特征在于，所述预设频率的数量为多个，且多个所述预设频率互不相同；
依次以每一个所述预设频率作为当前预设频率，针对每一个所述当前预设频率：
所述测试电路用于以所述当前预设频率交替写入所述第一写入值和所述第二写入值至所述存储单元，所述写入电路写入所述测试写入值至所述存储单元，所述读取电路读取所述存储单元中的数据，所述处理器判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认在所述当前预设频率下所述存储单元的电容频率特性异常。
14.根据权利要求10所述的存储器的测试装置，其特征在于，还包括：
输入器，用于接收用户输入的多个预设次数，且多个所述预设次数互不相同；
依次以每一个所述预设次数作为当前预设次数，针对每一个所述当前预设次数：
所述测试电路以预设频率交替写入第一写入值和第二写入值至所述存储单元，且交替写入的次数为所述当前预设次数，所述写入电路写入所述测试写入值至所述存储单元，所述读取电路读取所述存储单元中的数据，所述处理器判断自所述存储单元中读取的数据是否为所述测试写入值，若否，则确认在所述当前预设次数下所述存储单元的电容频率特性异常。
15.根据权利要求14所述的存储器的测试装置，其特征在于，所述预设次数为3次～2000次。
CN202111106307.6A 2021-09-22 2021-09-22 存储器的测试方法及测试装置 Active CN113851182B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111106307.6A CN113851182B (zh) 2021-09-22 2021-09-22 存储器的测试方法及测试装置
US17/659,336 US11862276B2 (en) 2021-09-22 2022-04-15 Memory test method and memory test apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111106307.6A CN113851182B (zh) 2021-09-22 2021-09-22 存储器的测试方法及测试装置

Publications (2)

Publication Number Publication Date
CN113851182A true CN113851182A (zh) 2021-12-28
CN113851182B CN113851182B (zh) 2023-12-12

Family

ID=78975018

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111106307.6A Active CN113851182B (zh) 2021-09-22 2021-09-22 存储器的测试方法及测试装置

Country Status (2)

Country Link
US (1) US11862276B2 (zh)
CN (1) CN113851182B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114333961A (zh) * 2022-01-10 2022-04-12 长鑫存储技术有限公司 存储器阵列的测试方法、装置、设备及存储介质
CN114550801A (zh) * 2022-02-25 2022-05-27 长鑫存储技术有限公司 存储芯片的测试方法和测试装置、电子设备
WO2024113780A1 (zh) * 2022-12-01 2024-06-06 苏州元脑智能科技有限公司 一种fc链路管理方法、装置、设备及可读存储介质

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11283397A (ja) * 1998-03-30 1999-10-15 Nec Corp 半導体記憶装置とその試験方法
US20010009022A1 (en) * 1998-06-30 2001-07-19 Sun Microsystems, Inc. Adaptive memory control
US20020040454A1 (en) * 1995-10-06 2002-04-04 Raad George B. Self-test ram using external synchronous clock
CN1700356A (zh) * 2004-05-18 2005-11-23 富士通株式会社 半导体存储器
JP2012033241A (ja) * 2010-07-30 2012-02-16 Elpida Memory Inc 半導体装置、及び半導体試験方法
CN104347108A (zh) * 2013-08-09 2015-02-11 爱思开海力士有限公司 存储器、包括其的存储系统以及操作存储器的方法
CN106971760A (zh) * 2017-04-01 2017-07-21 北京兆易创新科技股份有限公司 基于nand闪存的阈值电压校验方法、装置和nand存储设备
CN112927750A (zh) * 2021-03-01 2021-06-08 长鑫存储技术有限公司 失效单元测试方法及装置、存储介质、电子设备
CN113160876A (zh) * 2021-04-23 2021-07-23 深圳佰维存储科技股份有限公司 Dram测试方法、装置、计算机可读存储介质及电子设备

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8934311B2 (en) 2011-09-06 2015-01-13 Samsung Electronics Co., Ltd. Semiconductor memory device capable of screening a weak bit and repairing the same
US10068634B2 (en) * 2016-03-16 2018-09-04 International Business Machines Corporation Simultaneous write and read calibration of an interface within a circuit
KR20210039171A (ko) * 2019-10-01 2021-04-09 에스케이하이닉스 주식회사 메모리 시스템을 포함하는 데이터 처리 시스템에서 동작 정보를 송수신하는 방법 및 장치

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020040454A1 (en) * 1995-10-06 2002-04-04 Raad George B. Self-test ram using external synchronous clock
JPH11283397A (ja) * 1998-03-30 1999-10-15 Nec Corp 半導体記憶装置とその試験方法
US20010009022A1 (en) * 1998-06-30 2001-07-19 Sun Microsystems, Inc. Adaptive memory control
CN1700356A (zh) * 2004-05-18 2005-11-23 富士通株式会社 半导体存储器
JP2012033241A (ja) * 2010-07-30 2012-02-16 Elpida Memory Inc 半導体装置、及び半導体試験方法
CN104347108A (zh) * 2013-08-09 2015-02-11 爱思开海力士有限公司 存储器、包括其的存储系统以及操作存储器的方法
US20150043292A1 (en) * 2013-08-09 2015-02-12 SK Hynix Inc. Memory, memory system including the same and method for operating memory
CN106971760A (zh) * 2017-04-01 2017-07-21 北京兆易创新科技股份有限公司 基于nand闪存的阈值电压校验方法、装置和nand存储设备
CN112927750A (zh) * 2021-03-01 2021-06-08 长鑫存储技术有限公司 失效单元测试方法及装置、存储介质、电子设备
CN113160876A (zh) * 2021-04-23 2021-07-23 深圳佰维存储科技股份有限公司 Dram测试方法、装置、计算机可读存储介质及电子设备

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114333961A (zh) * 2022-01-10 2022-04-12 长鑫存储技术有限公司 存储器阵列的测试方法、装置、设备及存储介质
CN114333961B (zh) * 2022-01-10 2023-09-05 长鑫存储技术有限公司 存储器阵列的测试方法、装置、设备及存储介质
CN114550801A (zh) * 2022-02-25 2022-05-27 长鑫存储技术有限公司 存储芯片的测试方法和测试装置、电子设备
WO2024113780A1 (zh) * 2022-12-01 2024-06-06 苏州元脑智能科技有限公司 一种fc链路管理方法、装置、设备及可读存储介质

Also Published As

Publication number Publication date
US20230092554A1 (en) 2023-03-23
CN113851182B (zh) 2023-12-12
US11862276B2 (en) 2024-01-02

Similar Documents

Publication Publication Date Title
EP3437099B1 (en) Refresh circuitry
CN113851182B (zh) 存储器的测试方法及测试装置
US7506226B2 (en) System and method for more efficiently using error correction codes to facilitate memory device testing
US7450458B2 (en) Dynamic random access memories and method for testing performance of the same
EP0747906A2 (en) A method of testing a random access memory
KR100760052B1 (ko) 장애 발생 어드레스 저장 방법 및 메모리 장치
US11823756B2 (en) Method and device for testing memory array structure, and storage medium
US10650908B2 (en) Semiconductor device and system including the same
CN116540059B (zh) 半导体芯片测试方法、装置、设备及存储介质
WO2017204876A1 (en) System method and apparatus for screening a memory system
KR20080057385A (ko) 반도체 메모리 장치의 메모리 셀 불량 테스트 방법
US8310889B2 (en) Semiconductor device
CN115810388A (zh) 存储器的检测方法及检测装置
CN110827878B (zh) 存储器装置
CN112599178A (zh) Dram测试方法、装置、可读存储介质及电子设备
US11621052B1 (en) Method for testing memory device and test system
US11183261B2 (en) Test device for memory, method for detecting hardware failure in memory device, and test apparatus of memory array
US12094516B2 (en) Method and apparatus for intensifying current leakage between adjacent memory cells, and method and apparatus for current leakage detection
JP2011165231A (ja) 半導体メモリの試験方法、半導体メモリの試験のためのプログラム、および、半導体メモリの試験装置
CN117476087A (zh) 存储芯片的测试方法、装置、设备及存储介质
CN115798560A (zh) 半导体结构的测试方法及测试装置
CN114512172A (zh) 半导体结构的测试方法及测试装置
CN116486881A (zh) 存储器的检测方法、装置及模拟检测方法
CN116798500A (zh) 存储芯片的测试方法及设备
CN115910138A (zh) 一种mram写失效的检测处理方法及检测处理电路、mram

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant