CN115910138A - 一种mram写失效的检测处理方法及检测处理电路、mram - Google Patents

Abstract

本发明提供了一种MRAM写失效的检测处理方法及检测处理电路、MRAM，该检测处理方法包括：采用电压值为V1的写电压，向MRAM的待测存储区写入第一数据；该待测存储区在应用时的正常写电压值为V2，且V1＜V2；读取待测存储区中所存储的数据，获得第二数据；比较第一数据和第二数据，检测出待测存储区中写失效的存储元。使得在进行写失效的检测过程中，WER与写电流的关系曲线存在较长拖尾的异常存储元的失效概率提升程度，远大于WER与写电流的关系曲线存在较短拖尾的正常存储元的失效概率提升程度，从而能够检测出更多写失效的异常存储元，提升整体的失效存储元的检测覆盖率。检测处理方法能够通过简单的算法电路即可实现检测，更加高效的运用到筛片工序中。

Description

一种MRAM写失效的检测处理方法及检测处理电路、MRAM

技术领域

本发明涉及半导体技术领域，尤其涉及一种MRAM写失效的检测处理方法及检测处理电路、MRAM。

背景技术

随着汽车电子、智能家居等不同应用场景的芯片对低功耗的要求越来越高，作为芯片内最关键模块之一的低功耗MRAM(MagnetoresistiveRandom Access Memory，磁性随机存储器)正逐渐成为业界的研究热点。MRAM存储元的失效率是影响MRAM良率以及可靠性的重要因素。MRAM存储元的失效类型包括硬失效(Hard Fail)和软失效(Soft Fail)。HardFail包括存储元的开路、存储元的短路、以及读失效。软失效包括写失效。其中，硬失效是容易检测出的失效类型，而写失效因为具有随机性，无法准确定位写失效概率大的存储元，且写失效的存储元数量直接影响了MRAM的写入成功率。现有的测试方法主要采用实际应用时的正常写电压值对MRAM的存储元进行检测，导致写失效的检测覆盖率低。

发明内容

本发明提供了一种MRAM写失效的检测处理方法及检测处理电路、MRAM，用以提升整体的失效存储元的检测覆盖率。

第一方面，本发明提供了一种MRAM写失效的检测处理方法，该检测处理方法包括：

步骤1：采用电压值为V1的写电压，向MRAM的待测存储区写入第一数据；其中，该待测存储区在应用时的正常写电压值为V2，且V1＜V2；

步骤2：读取待测存储区中所存储的数据，获得第二数据；

步骤3：比较第一数据和第二数据，检测出待测存储区中写失效的存储元。

在上述的方案中，通过降低在检测MRAM写失效过程中的写电压，以比待测存储区在实际应用时的正常写电压值小的写电压值V1，向MRAM的待测存储区写入第一数据，使得在进行写失效的检测过程中，每个存储元的写失效的失效概率，大于正常写电压时存储元的失效概率。尤其是WER与写电流(Write Current)的关系曲线存在较长拖尾的异常存储元的失效概率提升程度，远大于WER与写电流的关系曲线存在较短拖尾的正常存储元的失效概率提升程度，从而能够检测出更多写失效的异常存储元，进而提升整体的失效存储元的检测覆盖率。上述检测处理方法能够通过简单的算法电路即可实现检测，能够更加高效的运用到筛片工序中。另外，可以针对不同容量的MRAM和工艺条件，调整电压值V1，从而使灵活性更强。

在一个具体的实施方式中，MRAM包含主存储区和冗余存储区，待测存储区位于主存储区，冗余存储区包含有B个修复单元。在向MRAM的待测存储区写入第一数据之前，该检测处理方法还包括：将待测存储区划分为多个待测单元，每个待测单元中的存储元个数与修复单元中的存储元个数相同。以便于对划分出的每个待测单元中的写失效存储元个数进行检测，同时便于后续对某个待测单元使用一个修复单元进行替换。

在一个具体的实施方式中，采用电压值为V1的写电压向MRAM的待测存储区写入第一数据包括：采用电压值为V1的写电压，分别向每个待测单元中写入第一数据。读出待测存储区中所存储的数据，获得第二数据包括：读出每个待测单元中所存储的数据，从每个待测单元中获得第二数据。比较第一数据和第二数据，检测出待测存储区中写失效的存储元包括：比较写入每个待测单元的第一数据、以及从该待测单元中获取的第二数据，检测出每个待测单元中写失效的存储元。通过将待测存储区划分为多个待测单元，每个待测单元的存储元个数和冗余存储区的一个修复单元的存储元个数相同，从而便于检测出每个待测单元的存储元失效个数，进而便于对存储元失效个数较多的待测单元进行冗余修复。

在一个具体的实施方式中，该检测处理方法还包括：

步骤4：统计每个待测单元中写失效的存储元个数，并标记出写失效存储元个数排名为前M个的待测单元；其中，M≤B；

步骤5：重复步骤1～4，重复次数为N次，获得N×M个标记出的待测单元。通过在每次读写测试中标记出写失效存储元个数排名前M个的待测单元，并重复进行读写测试N次，获得N×M个标记出的待测单元，以便于分析这些被标记出的待测单元的位置分布，分析每个待测单元中被标记出的失效存储元数，并利用这些信息进行深层次的加工制造、良率控制等分析。

在一个具体的实施方式中，该检测处理方法还包括：

步骤6：从N×M个标记出的待测单元中，统计并标记出重复频次排名为前M个的待测单元；

步骤7：从冗余存储区中选出M个修复单元，对步骤6中标记出的M个待测单元进行冗余修复。

通过再从N×M个标记出的待测单元中，统计并标记出重复频次排名为前M个的待测单元，之后对该M个待测单元进行冗余修复，以检测出写失效存储元个数的概率最大的前M个待测单元，提高所检测出的写失效的待测单元的准确性。且能够针对不同容量的MRAM和工艺条件，调整重复进行读写测试的次数N，从而使灵活性更强。

第二方面，本发明还提供了一种MRAM写失效的检测处理电路，该检测处理电路包括设置在MRAM中的发送控制模块、数据发生器、电源模块、写操作模块、读操作模块及比较校验模块。其中，发送控制模块用于从MRAM的存储区中划定出待测存储区。数据发生器用于产生第一数据。电源模块用于产生电压值为V1的写电压，其中，待测存储区在应用时的正常写电源为V2，且V1＜V2。写操作模块用于采用电压值为V1的写电压，向待测存储区写入第一数据。读操作模块用于读取待测存储区中所存储的数据，获得第二数据。比较校验模块用于比较第一数据和第二数据，检测出待测存储区中写失效的存储元。

在上述的方案中，通过降低在检测MRAM写失效过程中的写电压，以比待测存储区在实际应用时的正常写电压值小的写电压值V1，向MRAM的待测存储区写入第一数据，使得在进行写失效的检测过程中，每个存储元的写失效的失效概率，大于正常写电压时存储元的失效概率。尤其是WER与写电流的关系曲线存在较长拖尾的异常存储元的失效概率提升程度，远大于WER与写电流的关系曲线存在较短拖尾的正常存储元的失效概率提升程度，从而能够检测出更多写失效的异常存储元，进而提升整体的失效存储元的检测覆盖率。上述检测处理方法能够通过简单的算法电路即可实现检测，能够更加高效的运用到筛片工序中。另外，可以针对不同容量的MRAM和工艺条件，调整电压值V1，从而使灵活性更强。

在一个具体的实施方式中，MRAM包含有主存储区和冗余存储区，冗余存储区包含有B个修复单元。发送控制模块用于从主存储区中划定出待测存储区，并将待测存储区划分为多个待测单元；每个待测单元中的存储元个数与修复单元中的存储元个数相同。以便于对划分出的每个待测单元中的写失效存储元个数进行检测，同时便于后续对某个待测单元使用一个修复单元进行替换。

在一个具体的实施方式中，写操作模块用于采用电压值为V1的写电压，分别向每个待测单元中写入第一数据。读操作模块用于读取每个待测单元中所存储的数据，从每个待测单元中获得第二数据。比较校验模块用于比较写入每个待测单元的第一数据、以及从该待测单元中获得的第二数据，检测出每个待测单元中写失效的存储元。通过将待测存储区划分为多个待测单元，每个待测单元的存储元个数和冗余存储区的一个修复单元的存储元个数相同，从而便于检测出每个待测单元的存储元失效个数，进而便于对存储元失效个数较多的待测单元进行冗余修复。

在一个具体的实施方式中，该检测处理电路还包括统计标记模块、冗余修复模块。其中，统计标记模块用于统计每个待测单元中写失效的存储元个数，并标记出写失效存储元个数排名为前M个的待测单元，其中，M≤B。发送控制模块还用于控制写操作模块、读操作模块、比较校验模块及统计标记模块重复执行相应操作N次，获得N×M个标记出的待测单元。通过在每次读写测试中标记出写失效存储元个数排名前M个的待测单元，并重复进行读写测试N次，获得N×M个标记出的待测单元，以便于分析这些被标记出的待测单元的位置分布，分析每个待测单元中被标记出的失效存储元数，并利用这些信息进行深层次的加工制造、良率控制等分析。

在一个具体的实施方式中，统计标记模块还用于从N×M个标记出的待测单元中，统计并标记出重复频次排名为前M个的待测单元。该检测处理电路还包括冗余修复模块，该冗余修复模块用于从冗余存储区中选出M个修复单元，对重复频次排名为前M个的待测单元进行冗余修复。通过再从N×M个标记出的待测单元中，统计并标记出重复频次排名为前M个的待测单元，之后对该M个待测单元进行冗余修复，以检测出写失效存储元个数的概率最大的前M个待测单元，提高所检测出的写失效的待测单元的准确性。且能够针对不同容量的MRAM和工艺条件，调整重复进行读写测试的次数N，从而使灵活性更强。

在一个具体的实施方式中，该检测处理电路还包括：与发送控制模块连接的地址发生器、以及与统计标记模块连接的地址存储模块。其中，地址发生器用于根据划定出的多个待测单元，生成多个待测单元的地址信息。地址存储模块用于存储N×M个标记出的待测单元的地址信息，还用于存储重复频次排名为前M个待测单元的地址信息。以便于暂存待测单元的地址信息、以及筛选出的N×M个标记出的待测单元的地址信息。

在一个具体的实施方式中，地址存储模块位于主存储区内，且地址存储模块与待测存储区位于不同的区域。电源模块还用于产生电压值为V3的写电压，其中，V3＞V2。写操作模块还用于采用电压值为V3的写电压，将N×M个标记出的待测单元的地址信息、和重复频次排名为前M个待测单元的地址信息，写入地址存储模块中。通过将主存储区的待测存储区之外的存储区作为地址存储模块，并以较高的写电压值V3，将N×M个标记出的待测单元的地址信息、和重复频次排名为前M个待测单元的地址信息写入地址存储模块中，能够减少暂存在地址存储模块中的地址信息的出错概率。

在一个具体的实施方式中，电源模块包括Trim值存储模块、和电源管理模块。其中，发送控制模块还用于配置不同档位的Trim值，并将配置出的Trim值发送给Trim值存储模块。电源管理模块用于读取Trim值存储模块中的Trim值，并解析所述Trim值得到电压值为V1或V3的写电压。以便于配置出不同电压值的写电压。

在一个具体的实施方式中，地址存储模块为SRAM(Static Random-AccessMemory，静态随机存取存储器)、寄存器或EEPROM(Electrically Erasable ProgrammableRead Only Memory，带电可擦可编程只读存储器)，以根据MRAM内的存储空间，灵活选择不同的存储介质。

在一个具体的实施方式中，地址存储模块包括失效单元地址暂存模块、和修复签名存储模块。其中，失效单元地址暂存模块用于存储N×M个标记出的待测单元的地址信息。统计标记模块用于将重复频次排位为前M个的待测单元的地址信息从所述失效单元地址暂存模块转存到修复签名存储模块，以对重复频次排位为前M个的待测单元的地址信息进行额外存储，以便于后续对该前M个的待测单元进行冗余修复。

第三方面，本发明还提供了一种MRAM，该MRAM包括存储区、以及上述任意一种MRAM写失效的检测处理电路。通过降低在检测MRAM写失效过程中的写电压，以比待测存储区在实际应用时的正常写电压值小的写电压值V1，向MRAM的待测存储区写入第一数据，使得在进行写失效的检测过程中，每个存储元的写失效的失效概率，大于正常写电压时存储元的失效概率。尤其是WER与写电流的关系曲线存在较长拖尾的异常存储元的失效概率提升程度，远大于WER与写电流的关系曲线存在较短拖尾的正常存储元的失效概率提升程度，从而能够检测出更多写失效的异常存储元，进而提升整体的失效存储元的检测覆盖率。上述检测处理方法能够通过简单的算法电路即可实现检测，能够更加高效的运用到筛片工序中。另外，可以针对不同容量的MRAM和工艺条件，调整电压值V1，从而使灵活性更强。

附图说明

图1为本发明实施例提供的一种MRAM写失效的检测处理方法的流程图；

图2为一种WER与写电流的关系曲线；

图3为另一种WER与写电流的关系曲线；

图4为本发明实施例提供的另一种MRAM写失效的检测处理方法的流程图；

图5为本发明实施例提供的另一种MRAM写失效的检测处理方法的流程图；

图6为采用正常写电压在写读测试100次后的失效存储元分布图；

图7为采用降低写电压的方式在写读测试100次后的失效存储元的分布；

图8为本发明实施例提供的一种N×M个标记出的待测单元地址信息、以及重复频数排名为前M个的待测单元的地址信息示意图；

图9为本发明实施例提供的另一种MRAM写失效的检测处理方法的流程图；

图10为本发明实施例提供的另一种MRAM写失效的检测处理方法的流程图；

图11为本发明实施例提供的一种MRAM写失效的检测处理装置的电路框图；

图12为本发明实施例提供的另一种MRAM写失效的检测处理装置的电路框图；

图13为本发明实施例提供的另一种MRAM写失效的检测处理装置的电路框图；

图14为本发明实施例提供的另一种MRAM写失效的检测处理装置的电路框图；

图15为本发明实施例提供的另一种MRAM写失效的检测处理装置的电路框图。

附图标记：

10-发送控制模块11-MRAM存储区111-主存储区

112-冗余存储区21-数据发生器22-电源模块

221-Trim值存储模块222-电源管理模块

23-写操作模块24-读操作模块25-比较校验模块

31-统计标记模块32-冗余修复模块41-地址发生器

42-地址存储模块421-失效单元地址暂存模块

422-修复签名存储模块

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了方便理解本发明实施例提供的MRAM写失效的检测处理方法，下面首先说明一下本发明实施例提供的检测处理方法的应用场景，该检测处理方法应用于MRAM写失效的检测过程中。下面结合附图对该MRAM写失效的检测处理方法进行详细的叙述。

参考图1，本发明实施例提供的MRAM写失效的检测处理方法包括：

S10：采用电压值为V1的写电压，向MRAM的待测存储区写入第一数据；其中，该待测存储区在应用时的正常写电压值为V2，且V1＜V2；

S20：读取待测存储区中所存储的数据，获得第二数据；

S30：比较第一数据和第二数据，检测出待测存储区中写失效的存储元。

在上述的方案中，通过降低在检测MRAM写失效过程中的写电压，以比待测存储区在实际应用时的正常写电压值小的写电压值V1，向MRAM的待测存储区写入第一数据，使得在进行写失效的检测过程中，每个存储元的写失效的失效概率，大于正常写电压时存储元的失效概率。尤其是WER与写电流的关系曲线存在较长拖尾的异常存储元的失效概率提升程度，远大于WER与写电流的关系曲线存在较短拖尾的正常存储元的失效概率提升程度，从而能够检测出更多写失效的异常存储元，进而提升整体的失效存储元的检测覆盖率。上述检测处理方法能够通过简单的算法电路即可实现检测，能够更加高效的运用到筛片工序中。另外，可以针对不同容量的MRAM和工艺条件，调整电压值V1，从而使灵活性更强。下面结合附图对上述各个步骤进行详细的介绍。

首先，参考图1，采用电压值为V1的写电压，向MRAM的待测存储区写入第一数据；其中，该待测存储区在应用时的正常写电压值为V2，且V1＜V2。MRAM的写电流影响每个存储元的写失效概率，写电流越大，则存储元的写失效概率越小，可以用WER来表示存储元的写失效概率。WER与写电流的关系如下：

根据上述公式，可以得到如图2所示出的WER与写电流的关系曲线。因此MRAM的存储区中在每次写入时，都会存在一定数量的随机写失效存储元。当写电流不够大时，随机写失效的存储元个数就会增多。另外，由于工艺的偏差或缺陷，导致存储元的WER与写电流曲线存在一定偏差，WER存在较长的拖尾现象，存在部分存储元所需的写电流比大部分的存储元大很多，如图3所示出的细实线曲线，这类存储元为异常存储元，且这些存储元在检测过程中可以统称为写失效的存储元。而图3中的粗实线所示出的正常存储元的WER与写电流的关系曲线中，存在较短的拖尾现象，甚至不存在拖尾现象，这类存储元为正常存储元。假设MRAM在应用时的正常写操作时的写电流为I1，通过降低写电流至I2，如图3所示，可以看出此时存储元的写失效概率会增加，正常存储元的写失效概率增加的较少甚至没有增加，但是异常存储元的写失效概率增加的幅度比较大(从写电流为I1时的异常存储元的写失效概率0.2，增加到写电路为I2时的写失效概率0.5)，从而导致异常存储元的写失效的个数会增加，使整个写失效的存储元的个数会增多。而在MRAM电路中，一般通过改变写电压的方法来改变写电流，写电压越大，则写电流越大；写电压越小，则写电流越小。所以本申请通过限定检测写失效时的写电压值V1＜在应用时的正常写电压值为V2，采用电压值为V1的写电压，向MRAM的待测存储区写入第一数据时，每个存储元的写失效的失效概率将会大于正常写电压时存储元的失效概率。尤其是WER与写电流的关系曲线存在较长拖尾的异常存储元的失效概率提升程度，远大于WER与写电流的关系曲线存在较短拖尾的正常存储元的失效概率提升程度，从而能够检测出更多的写失效的异常存储元，进而提升整体的失效存储元的检测覆盖率。

接下来，参考图1，读取待测存储区中所存储的数据，获得第二数据。具体可以采用在应用时的正常读电压来读取待测存储区中所存储的数据。

接下来，参考图1，比较第一数据和第二数据，检测出待测存储区中写失效的存储元。由于待测存储区中的存储元存在随机写失效现象，从而再次从待测存储区中读取存储的数据时，所得到的第二数据和写入的第一数据之间可能存在差别。从而可以通过分析第一数据和第二数据的差别，能够检测出此次读写测试过程中的写失效的存储元。通过降低在检测MRAM写失效过程中的写电压，以比待测存储区在实际应用时的正常写电压值小的写电压值V1，向MRAM的待测存储区写入第一数据，使得在进行写失效的检测过程中，每个存储元的写失效的失效概率，大于正常写电压时存储元的失效概率。尤其是WER与写电流的关系曲线存在较长拖尾的异常存储元的失效概率提升程度，远大于WER与写电流的关系曲线存在较短拖尾的正常存储元的失效概率提升程度，从而能够检测出更多的写失效的存储元，进而提升整体的失效存储元的检测覆盖率。上述检测处理方法能够通过简单的算法电路即可实现检测，能够更加高效的运用到筛片工序中。另外，可以针对不同容量的MRAM和工艺条件，调整电压值V1，从而使灵活性更强。

另外，在MRAM的存储区中不仅包含主存储区，还包含冗余存储区。在对主存储区中的存储元进行检测时，待测存储区可以位于主存储区。当然，在对冗余存储区中的存储元进行检测时，冗余存储区中的部分或全部存储元则就成为了待测存储区。在冗余存储区包含有B个修复单元，该B为正整数。每个修复单元作为冗余修复时的一个最小的冗余替换单元，对主存储区中的某个存储区域的存储元进行整体替换，从而进行冗余修复。

在采用电压值为V1的写电压向MRAM的待测存储区写入第一数据之前，还可以先将待测存储区划分为多个待测单元，每个待测单元中的存储元个数与修复单元中的存储元个数相同，以便于对划分出的每个待测单元中的写失效存储元个数进行检测，同时便于后续对某个待测单元使用一个修复单元进行替换。

之后，向MRAM的待测存储区写入第一数据，具体的，可以采用电压值为V1的写电压，分别向每个待测单元中写入第一数据。此时，对应的步骤2中的读操作也稍有不同，需要读出每个待测单元中所存储的数据，从每个待测单元中获得第二数据。对应的步骤3中的比较第一数据和第二数据也稍有不同，需要比较写入每个待测单元的第一数据、以及从该待测单元中获取的第二数据，检测出每个待测单元中写失效的存储元。通过将待测存储区划分为多个待测单元，每个待测单元的存储元个数和冗余存储区的一个修复单元的存储元个数相同，从而便于检测出每个待测单元的存储元失效个数，进而便于对存储元失效个数较多的待测单元进行冗余修复。

另外，参考图4及图5，在进行完步骤3之后，该检测处理方法还可以包括如下步骤：

步骤4：统计每个待测单元中写失效的存储元个数，并标记出写失效存储元个数排名为前M个的待测单元；其中，M≤B；

步骤5：重复步骤1～4，重复次数为N次，获得N×M个标记出的待测单元。

通过在每次读写测试中标记出写失效存储元个数排名前M个的待测单元，并重复进行读写测试N次，获得N×M个标记出的待测单元，以便于分析这些被标记出的待测单元的位置分布，分析每个待测单元中被标记出的失效存储元数，并利用这些信息进行深层次的加工制造、良率控制等分析。

继续参考图4，该检测方法还可以进一步包括如下步骤：

步骤6：从N×M个标记出的待测单元中，统计并标记出重复频次排名为前M个的待测单元；

步骤7：从冗余存储区中选出M个修复单元，对步骤6中标记出的M个待测单元进行冗余修复。

通过再从N×M个标记出的待测单元中，统计并标记出重复频次排名为前M个的待测单元，之后对该M个待测单元进行冗余修复，以检测出写失效存储元个数的概率最大的前M个待测单元，提高所检测出的写失效的待测单元的准确性。且能够针对不同容量的MRAM和工艺条件，调整重复进行读写测试的次数N，从而使灵活性更强。

即上述步骤4～步骤7采用了多次读写测试的方式，利用上述写失效测试方式中异常存储元比正常存储元的写失效概率大的特性，使得写失效概率大的异常存储元能够更容易显现。假设MRAM的存储区中的每个存储元的WER相同且互不影响，存储元的失效次数与相对应的存储元的个数符合泊松分布。例如经过N＝100次测试后的期望值λ如下：

λ＝WER*100

可将期望值λ带入如下的泊松分布公式，得到理想的待测存储区的100次测试的失效存储元分布：

如图6为采用正常写电压在写读测试100次后的失效存储元分布，如图7为采用降低写电压的方式在写读测试100次后的失效存储元的分布。通过先对每个存储元的写失效次数(x,fail count)进行统计，再对相同fail count的存储元数目进行统计，得到(y,bitcount)。其中的带“*”的实线条为理想的待测存储区的写失效存储元的仿真结果，其中的带“○”的实线条为现实的待测存储区中的写失效存储元的失效次数与存储元个数的统计结果。比较图6及图7可以发现降低写电压后的fail bits出现频次显著提高，从而使上述示出的方式能够显著提升整体的失效存储元的检测覆盖率。

上述步骤4中，通过标记出写失效存储元个数排名为前M个的待测单元，M≤B，从而能够将冗余存储区的部分或全部修复单元来替换待测存储区中的部分待测单元，进行冗余修复。另外，标记出写失效存储元个数排名为前M个的待测单元的方式可以通过存储这M个待测单元的地址信息的方式。

对应的在步骤5中，重复步骤1～4，重复次数为N次，获得N×M个标记出的待测单元，也可以通过存储这N×M个标记出的待测单元的地址信息，从而得到如图8所示出的N×M的地址信息阵列。如图8所示，第一次测试得到的前M个待测单元地址信息可以为A1、A2、A3、A4、…；第二次测试得到的前M个待测单元地址信息可以为A2、A1、A5、A4、…；第三次测试得到的前M个待测单元地址信息可以为A1、A5、A2、A3、…；……；第N次测试得到的前M个待测单元地址信息可以为……。从而得到N×M个标记出的待测单元地址信息。

上述步骤步骤6中，在从N×M个标记出的待测单元中，统计并标记出重复频次排名为前M个的待测单元时，可以从前述N×M个标记出的待测单元的地址信息从挑选从重复频数排名靠前M个的待测单元地址信息，并将统计出的重复频数排名靠前M个的待测单元地址信息进行转存，从而实现统计标记出重复频数排名为前M个的待测单元。

另外，在存储上述N×M个标记出的待测单元地址信息、以及重复频数排名为前M个的待测单元的地址信息时，参考图9，可以选择一暂存区作为地址存储模块来存储这些地址信息。该地址存储模块可以为SRAM、寄存器、EEPROM等，以根据MRAM内的存储空间，灵活选择不同的存储介质。

参考图10，该地址存储模块还可以位于MRAM的主存储区内，但是该地址存储模块与待测存储区位于不同的区域，以便于将MRAM作为地址存储模块42。当然，该地址存储模块还可以为主存储区内经过写失效测试的区域。此时，在将这些地址信息写入到MRAM的主存储区的地址存储模块时，可以采用电压值为V3的写电压，将N×M个标记出的待测单元的地址信息、和重复频次排名为前M个待测单元的地址信息，写入地址存储模块中，其中，V3＞V2。通过将主存储区的待测存储区之外的存储区作为地址存储模块，并以较高的写电压值V3，将N×M个标记出的待测单元的地址信息、和重复频次排名为前M个待测单元的地址信息写入地址存储模块中，能够减少暂存在地址存储模块中的地址信息的出错概率。

参考图4、图9及图10，上述步骤7中，可以从冗余存储区中选出M个修复单元，对步骤6中标记出的M个待测单元进行冗余修复。具体可以利用前述步骤6中存储的重复频数排名靠前M个的待测单元地址信息，对这些重复排名频数靠前M个的待测单元使用容易存储区中的M个修复单元进行替换，从而实现冗余修复。上述方式通过在每次读写测试中标记出写失效存储元个数排名前M个的待测单元，并重复进行读写测试N次，获得N×M个标记出的待测单元；再从N×M个标记出的待测单元中，统计并标记出重复频次排名为前M个的待测单元，之后对该M个待测单元进行冗余修复，以检测出写失效存储元个数的概率最大的前M个待测单元，提高所检测出的写失效的待测单元的准确性。且能够针对不同容量的MRAM和工艺条件，调整重复进行读写测试的次数N，从而使灵活性更强。

上述各个实施方式中示出的检测处理方法，通过降低在检测MRAM写失效过程中的写电压，以比待测存储区在实际应用时的正常写电压值小的写电压值V1，向MRAM的待测存储区写入第一数据，使得在进行写失效的检测过程中，每个存储元的写失效的失效概率，大于正常写电压时存储元的失效概率。尤其是WER与写电流的关系曲线存在较长拖尾的异常存储元的失效概率提升程度，远大于WER与写电流的关系曲线存在较短拖尾的正常存储元的失效概率提升程度，从而能够检测出更多写失效的异常存储元，进而提升整体的失效存储元的检测覆盖率。上述检测处理方法能够通过简单的算法电路即可实现检测，能够更加高效的运用到筛片工序中。另外，可以针对不同容量的MRAM和工艺条件，调整电压值V1，从而使灵活性更强。

另外，本发明实施例还提供了一种MRAM写失效的检测处理电路，参考图11，该检测处理电路包括设置在MRAM中的发送控制模块10、数据发生器21、电源模块22、写操作模块23、读操作模块24及比较校验模块25。其中，发送控制模块10用于从MRAM的存储区中划定出待测存储区。数据发生器21用于产生第一数据。电源模块22用于产生电压值为V1的写电压，其中，待测存储区在应用时的正常写电源为V2，且V1＜V2。写操作模块23用于采用电压值为V1的写电压，向待测存储区写入第一数据。读操作模块24用于读取待测存储区中所存储的数据，获得第二数据。比较校验模块25用于比较第一数据和第二数据，检测出待测存储区中写失效的存储元。

在上述的方案中，通过降低在检测MRAM写失效过程中的写电压，以比待测存储区在实际应用时的正常写电压值小的写电压值V1，向MRAM的待测存储区写入第一数据，使得在进行写失效的检测过程中，每个存储元的写失效的失效概率，大于正常写电压时存储元的失效概率。尤其是WER与写电流的关系曲线存在较长拖尾的异常存储元的失效概率提升程度，远大于WER与写电流的关系曲线存在较短拖尾的正常存储元的失效概率提升程度，从而能够检测出更多的写失效的异常存储元，进而提升整体的失效存储元的检测覆盖率。上述检测处理方法能够通过简单的算法电路即可实现检测，能够更加高效的运用到筛片工序中。另外，可以针对不同容量的MRAM和工艺条件，调整电压值V1，从而使灵活性更强。下面结合附图对上述各个电路模块进行详细的介绍。

在设置发送控制模块10时，发送控制模块10作为实现检测的核心控制模块，其可以接收外部输入信息，也可以控制数据发生器21、电源模块22、写操作模块23、读操作模块24及比较校验模块25进行工作。可以在MRAM中设置一个可配信息输入模块，作为MRAM的总的接收外部可配信息的输入端口，将可配信息输入模块与发送控制模块10连接，以将需要转发给发送控制模块10的配置信息转发给发送控制模块10。

参考图11及图12，MRAM存储区11包括主存储区111和冗余存储区112。发送控制模块10在从MRAM的存储区中划定出待测存储区时，发送控制模块10可以从MRAM的主存储区111中划定出待测存储区，也可以从冗余存储区112中划定出待测存储区。其中，在冗余存储区112中可以包含有B个修复单元。发送控制模块10在从主存储区111中划定出待测存储区时，可以先划定出待测存储区，之后将待测存储区划分为多个待测单元；每个待测单元中的存储元个数与修复单元中的存储元个数相同，以便于对划分出的每个待测单元中的写失效存储元个数进行检测，同时便于后续对某个待测单元使用一个修复单元进行替换。此时，写操作模块23需要采用电压值为V1的写电压，分别向每个待测单元中写入第一数据。读操作模块24需要读取每个待测单元中所存储的数据，从每个待测单元中获得第二数据。比较校验模块25需要比较写入每个待测单元的第一数据、以及从该待测单元中获得的第二数据，检测出每个待测单元中写失效的存储元。通过将待测存储区划分为多个待测单元，每个待测单元的存储元个数和冗余存储区112的一个修复单元的存储元个数相同，从而便于检测出每个待测单元的存储元失效个数，进而便于对存储元失效个数较多的待测单元进行冗余修复。具体的检测流程参考前述检测处理方法部分的描述，在此不再赘述。

另外，参考图12，该检测处理电路还可以包括统计标记模块31、冗余修复模块32。其中，统计标记模块31可以用于统计每个待测单元中写失效的存储元个数，并标记出写失效存储元个数排名为前M个的待测单元，其中，M≤B。发送控制模块10还可以用于控制写操作模块23、读操作模块24、比较校验模块25及统计标记模块31重复执行相应操作N次，获得N×M个标记出的待测单元。通过在每次读写测试中标记出写失效存储元个数排名前M个的待测单元，并重复进行读写测试N次，获得N×M个标记出的待测单元，以便于分析这些被标记出的待测单元的位置分布，分析每个待测单元中被标记出的失效存储元数，并利用这些信息进行深层次的加工制造、良率控制等分析。

当然，统计标记模块31还可以用于从N×M个标记出的待测单元中，统计并标记出重复频次排名为前M个的待测单元。此时，参考图12，该检测处理电路还可以进一步包括冗余修复模块32，该冗余修复模块32还可以用于从冗余存储区112中选出M个修复单元，对重复频次排名为前M个的待测单元进行冗余修复。通过在每次读写测试中标记出写失效存储元个数排名前M个的待测单元，并重复进行读写测试N次，获得N×M个标记出的待测单元；再从N×M个标记出的待测单元中，统计并标记出重复频次排名为前M个的待测单元，之后对该M个待测单元进行冗余修复，以检测出写失效存储元个数的概率最大的前M个待测单元，提高所检测出的写失效的待测单元的准确性。且能够针对不同容量的MRAM和工艺条件，调整重复进行读写测试的次数N，从而使灵活性更强。具体的实现方式参考前述检测处理方法部分的描述，在此不再赘述。

另外，参考图13，该检测处理电路还可以包括：与发送控制模块10连接的地址发生器41、以及与统计标记模块31连接的地址存储模块42。其中，地址发生器41用于根据划定出的多个待测单元，生成多个待测单元的地址信息。地址存储模块42用于存储N×M个标记出的待测单元的地址信息，还用于存储重复频次排名为前M个待测单元的地址信息。以便于暂存待测单元的地址信息、以及筛选出的N×M个标记出的待测单元的地址信息。具体进行地址信息存储和待测单元的统计参考前述方法部分的描述，在此不再赘述。在MRAM中还可以设置有地址解码器，该地址解码器可以与读操作模块24、写操作模块23以及发送控制模块10等电路模块连接，以对地址信息进行解码。

在具体确定地址存储模块42时，该地址存储模块42可以为SRAM、寄存器、EFUSE等，以根据MRAM内的存储空间，灵活选择不同的存储介质。参考图10，该地址存储模块42还可以位于主存储区内，但是地址存储模块与待测存储区位于不同的区域，以便于将MRAM作为地址存储模块42。当然，该地址存储模块42还可以为主存储区内经过写失效测试的区域。此时，电源模块22还可以用于产生电压值为V3的写电压，其中，V3＞V2。在将这些地址信息写入到MRAM的主存储区111的地址存储模块42时，写操作模块23可以采用电压值为V3的写电压，将N×M个标记出的待测单元的地址信息、和重复频次排名为前M个待测单元的地址信息，写入地址存储模块42中。通过将主存储区111的待测存储区之外的存储区作为地址存储模块42，并以较高的写电压值V3，将N×M个标记出的待测单元的地址信息、和重复频次排名为前M个待测单元的地址信息写入地址存储模块42中，能够减少暂存在地址存储模块42中的地址信息的出错概率。

另外，在设置地址存储模块42时，参考图14，该地址存储模块42可以包括失效单元地址暂存模块421、和修复签名存储模块422。其中，失效单元地址暂存模块421用于存储N×M个标记出的待测单元的地址信息。统计标记模块31用于将重复频次排位为前M个的待测单元的地址信息从所述失效单元地址暂存模块421转存到修复签名存储模块422，以对重复频次排位为前M个的待测单元的地址信息进行额外存储，以便于后续对该前M个的待测单元进行冗余修复。

在设置电源模块22时，参考图15，该电源模块22包括Trim值存储模块221、和电源管理模块222。其中，发送控制模块10还用于配置不同档位的Trim值，并将配置出的Trim值发送给Trim值存储模块221。具体的，发送控制模块10可以通过Trim值发送模块将配置出的Trim值发送给Trim值存储模块221。可以采用寄存器作为Trim值存储模块221，也可以采用诸如SRAM、EFUSE、EEPROM、OTP等存储介质。电源管理模块222用于读取Trim值存储模块221中的Trim值，并解析所述Trim值得到电压值为V1或V3的写电压。以便于配置出不同电压值的写电压。

通过降低在检测MRAM写失效过程中的写电压，以比待测存储区在实际应用时的正常写电压值小的写电压值V1，向MRAM的待测存储区写入第一数据，使得在进行写失效的检测过程中，每个存储元的写失效的失效概率，大于正常写电压时存储元的失效概率。尤其是WER与写电流的关系曲线存在较长拖尾的异常存储元的失效概率提升程度，远大于WER与写电流的关系曲线存在较短拖尾的正常存储元的失效概率提升程度，从而能够检测出更多的写失效的异常存储元，进而提升整体的失效存储元的检测覆盖率。上述检测处理方法能够通过简单的算法电路即可实现检测，能够更加高效的运用到筛片工序中。另外，可以针对不同容量的MRAM和工艺条件，调整电压值V1，从而使灵活性更强。

另外，本发明实施例还提供了一种MRAM，该MRAM包括存储区、以及上述任意一种MRAM写失效的检测处理电路。通过降低在检测MRAM写失效过程中的写电压，以比待测存储区在实际应用时的正常写电压值小的写电压值V1，向MRAM的待测存储区写入第一数据，使得在进行写失效的检测过程中，每个存储元的写失效的失效概率，大于正常写电压时存储元的失效概率。尤其是WER与写电流的关系曲线存在较长拖尾的异常存储元的失效概率提升程度，远大于WER与写电流的关系曲线存在较短拖尾的正常存储元的失效概率提升程度，从而能够检测出更多的写失效的异常存储元，进而提升整体的失效存储元的检测覆盖率。上述检测处理方法能够通过简单的算法电路即可实现检测，能够更加高效的运用到筛片工序中。另外，可以针对不同容量的MRAM和工艺条件，调整电压值V1，从而使灵活性更强。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (16)

1.一种MRAM写失效的检测处理方法，其特征在于，包括：

步骤1：采用电压值为V1的写电压，向所述MRAM的待测存储区写入第一数据；其中，所述待测存储区在应用时的正常写电压值为V2，且V1＜V2；

步骤2：读出所述待测存储区中所存储的数据，获得第二数据；

步骤3：比较所述第一数据和所述第二数据，检测出所述待测存储区中写失效的存储元。

2.如权利要求1所述的检测处理方法，其特征在于，所述MRAM包含主存储区和冗余存储区，所述待测存储区位于所述主存储区，所述冗余存储区包含有B个修复单元；

在所述向所述MRAM的待测存储区写入第一数据之前，所述检测处理方法还包括：

将所述待测存储区划分为多个待测单元，每个待测单元中的存储元个数与所述修复单元中的存储元个数相同。

3.如权利要求2所述的检测处理方法，其特征在于，所述采用电压值为V1的写电压，向所述MRAM的待测存储区写入第一数据包括：

采用电压值为V1的写电压，分别向每个待测单元中写入所述第一数据；

所述读出所述待测存储区中所存储的数据，获得第二数据包括：读出每个待测单元中所存储的数据，从每个待测单元中获得第二数据；

所述比较所述第一数据和所述第二数据，检测出所述待测存储区中写失效的存储元包括：比较写入每个待测单元的第一数据、以及从该待测单元中获取的第二数据，检测出每个待测单元中写失效的存储元。

4.如权利要求2所述的检测处理方法，其特征在于，还包括：

步骤4：统计每个待测单元中写失效的存储元个数，并标记出写失效存储元个数排名为前M个的待测单元；其中，M≤B；

步骤5：重复所述步骤1～4，重复次数为N次，获得N×M个标记出的待测单元。

5.如权利要求4所述的检测处理方法，其特征在于，还包括：

步骤6：从所述N×M个标记出的待测单元中，统计并标记出重复频次排名为前M个的待测单元；

步骤7：从所述冗余存储区中选出M个修复单元，对所述步骤6中标记出的M个待测单元进行冗余修复。

6.一种MRAM写失效的检测处理电路，其特征在于，包括设置在所述MRAM中的发送控制模块、数据发生器、电源模块、写操作模块、读操作模块及比较校验模块；其中，

所述发送控制模块用于从所述MRAM的存储区中划定出待测存储区；

所述数据发生器用于产生第一数据；

所述电源模块用于产生电压值为V1的写电压；其中，所述待测存储区在应用时的正常写电压值为V2，且V1＜V2；

所述写操作模块用于采用所述电压值为V1的写电压，向所述待测存储区写入第一数据；

所述读操作模块用于读取所述待测存储区中所存储的数据，获得第二数据；

所述比较校验模块用于比较所述第一数据和所述第二数据，检测出所述待测存储区中写失效的存储元。

7.如权利要求6所述的检测处理电路，其特征在于，所述MRAM包含有主存储区和冗余存储区，所述冗余存储区包含有B个修复单元；

所述发送控制模块用于从所述主存储区中划定出所述待测存储区，并将所述待测存储区划分为多个待测单元；每个待测单元中的存储元个数与所述修复单元中的存储元个数相同。

8.如权利要求7所述的检测处理电路，其特征在于，所述写操作模块用于采用所述电压值为V1的写电压，分别向每个待测单元中写入所述第一数据；

所述读操作模块用于读取每个待测单元中所存储的数据，从每个待测单元中获得第二数据；

所述比较校验模块用于比较写入每个待测单元的第一数据、以及从该待测单元中获取的第二数据，检测出每个待测单元中写失效的存储元。

9.如权利要求7所述的检测处理电路，其特征在于，还包括：

统计标记模块，用于统计每个待测单元中写失效的存储元个数，并标记出写失效存储元个数排名为前M个的待测单元；其中，M≤B；

所述发送控制模块还用于控制所述写操作模块、读操作模块、比较校验模块及统计标记模块重复执行相应操作N次，获得N×M个标记出的待测单元。

10.如权利要求9所述的检测处理电路，其特征在于，所述统计标记模块还用于从所述N×M个标记出的待测单元中，统计并标记出重复频次排名为前M个的待测单元；

所述检测处理电路还包括：冗余修复模块，用于从所述冗余存储区中选出M个修复单元，对所述重复频次排名为前M个的待测单元进行冗余修复。

11.如权利要求10所述的检测处理电路，其特征在于，还包括：

与所述发送控制器连接的地址发生器，所述地址发生器用于根据所述划定出的多个待测单元，生成所述多个待测单元的地址信息；

与所述统计标记模块连接的地址存储模块，用于存储所述N×M个标记出的待测单元的地址信息；还用于存储所述重复频次排名为前M个待测单元的地址信息。

12.如权利要求11所述的检测处理电路，其特征在于，所述地址存储模块位于所述主存储区内，且所述地址存储模块与所述待测存储区位于不同的区域；

所述电源模块还用于产生电压值为V3的写电压；其中，V3＞V2；

所述写操作模块还用于采用所述电压值为V3的写电压，将所述N×M个标记出的待测单元的地址信息、和重复频次排名为前M个待测单元的地址信息，写入所述地址存储模块中。

13.如权利要求12所述的检测处理电路，其特征在于，所述电源模块包括Trim值存储模块、和电源管理模块；

其中，所述发送控制模块还用于配置不同档位的Trim值，并将配置出的Trim值发送给所述Trim值存储模块；

所述电源管理模块用于读取所述Trim值存储模块中的Trim值，并解析所述Trim值得到所述电压值为V1或V3的写电压。

14.如权利要求11所述的检测处理电路，其特征在于，所述地址存储模块为SRAM、寄存器或EEPROM。

15.如权利要求11所述的检测处理电路，其特征在于，所述地址存储模块包括失效单元地址暂存模块、和修复签名存储模块；

其中，所述失效单元地址暂存模块用于存储所述N×M个标记出的待测单元的地址信息；

所述统计标记模块用于将所述重复频次排名为前M个的待测单元的地址信息从所述失效单元地址暂存模块转存到所述修复签名存储模块。

16.一种MRAM，其特征在于，包括：

存储区；

如权利要求6～15任一项所述的MRAM写失效的检测处理电路。

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