CN113035264B - 一种异常芯片的数据状态分布统计系统及方法 - Google Patents

Abstract

本申请实施例提供一种异常芯片的数据状态分布统计系统及方法，其中，所述异常芯片的数据状态分布统计系统至少包括：采样比较模块，用于将每一列地址下的期望数据与对应列地址在不同读取电压下的读取数据进行比较，得到每一读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址；信号产生模块，用于通过期望数据对应的数据状态集合中的数据状态，产生与数据状态对应的控制信号；所述选择模块，用于根据控制信号和列地址，从错误比特信息集合中筛选出与目标列地址对应的目标错误比特信息，以实现通过目标错误比特信息，统计异常芯片的数据状态分布。

Description

一种异常芯片的数据状态分布统计系统及方法

技术领域

本申请涉及半导体测试领域，涉及但不限于一种异常芯片的数据状态分布统计系统及方法。

背景技术

闪存(NAND Flash)通过存储原理的不同可以分为单阶存储单元 (Single-LevelCell，SLC)、双阶存储单元(Multi-Level Cell，MLC)和三阶存储单元(Triple-Level Cell，TLC)，其中，TLC的一个存储器单元(Cell) 存储3位(Bit)的数据，所以，TLC中存在8种数据状态。通常情况下， TLC中存储的数据会被平均分配到每一种数据状态上去。然而，由于位的翻转现象，导致存储数据的数据状态会发生变化，所以，统计芯片的数据状态分布尤为重要。

相关技术中，统计芯片的数据状态分布需要经过大量的数据计算，软件逻辑复杂，且这些大量的数据计算过程是在中央处理器(Central Processing Unit，CPU)中实现的，占用了大量的CPU资源，设备功耗大；另外，相关技术中统计芯片数据状态分布时，存在大量的访问内存操作，导致测试时间长。

发明内容

有鉴于此，本申请实施例提供一种异常芯片的数据状态分布统计系统及方法。

本申请的技术方案是这样实现的：

第一方面，本申请实施例提供一种异常芯片的数据状态分布统计系统，至少包括：采样比较模块、信号产生模块和选择模块；

所述采样比较模块，用于将每一列地址下的期望数据与对应列地址在不同读取电压下的读取数据进行比较，得到每一所述读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址；

所述信号产生模块，用于通过所述期望数据对应的数据状态集合中的数据状态，产生与所述数据状态对应的控制信号，其中，所述控制信号包括所述数据状态对应的目标列地址；

所述选择模块，用于根据所述控制信号和所述列地址，从所述错误比特信息集合中筛选出与所述目标列地址对应的目标错误比特信息，以实现通过所述目标错误比特信息，统计所述异常芯片的数据状态分布。

在一些实施例中，所述数据状态分布统计系统还包括：存储模块；

所述存储模块与所述选择模块连接，所述存储模块用于存储所述选择模块筛选出的所述目标错误比特信息。

在一些实施例中，所述目标错误比特信息包括目标错误比特数量；所述数据状态分布统计系统还包括：计数器；

所述计数器与所述存储模块连接，所述计数器用于对所述存储模块中的所述目标错误比特信息进行统计，得到统计结果，以实现通过所述统计结果，统计所述异常芯片的数据状态分布；

其中，所述统计结果包括：每一所述读取电压下的所述目标错误比特数量。

在一些实施例中，所述数据状态分布统计系统还包括：寄存器；

所述寄存器与所述计数器连接，所述寄存器用于存储并输出所述统计结果。

在一些实施例中，所述数据状态分布统计系统还包括：数据存储器；

所述数据存储器与所述采样比较模块连接，所述数据存储器用于存储所述期望数据。

在一些实施例中，每一次统计异常芯片的数据状态分布时，所述信号产生模块对应产生与一种数据状态对应的控制信号，且所述选择模块所筛选出的所述目标错误比特信息是与所述一种数据状态对应的错误比特信息。

在一些实施例中，所述数据状态分布统计系统与所述异常芯片连接，所述异常芯片用于提供所述读取数据。

第二方面，本申请实施例提供一种异常芯片的数据状态分布统计方法，所述方法包括：

将每一列地址下的期望数据与对应列地址在不同读取电压下的读取数据进行比较，得到每一所述读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址；

通过所述期望数据对应的数据状态集合中的数据状态，产生与所述数据状态对应的控制信号，其中，所述控制信号包括所述数据状态对应的目标列地址；

根据所述控制信号和所述列地址，从所述错误比特信息集合中筛选出与所述目标列地址对应的目标错误比特信息；

通过所述目标错误比特信息，统计所述异常芯片的数据状态分布。

在一些实施例中，所述目标错误比特信息包括目标错误比特数量；所述通过所述目标错误比特信息，统计所述异常芯片的数据状态分布，包括：

对所述目标错误比特信息进行统计，得到统计结果，其中，所述统计结果包括：每一所述读取电压下的所述目标错误比特数量；

根据所述统计结果统计所述异常芯片的数据状态分布。

在一些实施例中，所述方法还包括：

对所述期望数据进行处理，得到所述期望数据对应的数据状态集合和所述数据状态集合中的数据状态对应的所述目标列地址。

本申请实施例提供的异常芯片的数据状态分布统计系统及方法，其中，异常芯片的数据状态分布统计系统包括采样比较模块、信号产生模块和选择模块，比较模块用于将每一列地址下的期望数据与对应列地址在不同读取电压下的读取数据进行比较，得到每一所述读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址；由于可以通过信号产生模块产生与数据状态对应的控制信号，控制信号包括数据状态对应的目标列地址，并使得选择模块根据控制信号，在采样比较模块得到的错误比特信息集合中筛选出与目标列地址对应的目标错误比特信息，进而能够实现通过目标错误比特信息，统计异常芯片的数据状态分布，如此，通过异常芯片的数据状态分布统计系统可以快速地获取到异常芯片的数据状态分布，极大地缩短了异常芯片数据状态分布的获取时间。

附图说明

在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1为本申请实施例提供的异常芯片的数据状态分布统计系统的一种可选的结构示意图；

图2为本申请实施例提供的异常芯片的数据状态分布统计系统的一种可选的结构示意图；

图3A为本申请实施例提供的FT板的一种可选的结构示意图；

图3B为本申请实施例提供的TLC每个数据状态的读取示意图；

图4为本申请实施例提供的一种异常芯片的数据状态分布统计方法的可选的流程示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。

在后续的描述中，使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”或“单元”可以混合地使用。

TLC的一个Cell可以存储3位(Bit)的数据，所以，TLC中存在8种数据状态，通常情况下，TLC中存储的数据会被平均分配到每一种数据状态上去，因此，每一种数据状态是完全相互独立的，不会产生交叠。然而，由于位的翻转现象，导致存储数据的数据状态会发生变化，数据存储容易出错。因此，通过统计芯片的数据状态分布可以实现对芯片进行判断。

相关技术中，首先，通过配置测试模式或者寄存器来移动NAND Flash的读取电压(Vrd)，每移动一次Vrd电压都会对芯片进行一次读操作，且每一次读操作都会记录一次错误的比特数量(Fail Bit Count，FBC)信息。相关技术中是按照Vstep来移动Vrd电压的，通过连续移动两次Vrd电压，并对比两次 FBC的结果，记录当前电压下哪个列(Column)地址下的bit发生了变化(即哪个列下的对应bit的Cell打开)，相关技术中移动Vrd前后的FBC的差值表示了不同电压下Cell的开启数量；其次，通过数据缓冲存储器(Data Buffer Memory,DBM)内的期望数据，确定各个列地址下各自Bit属于哪个阈值电压 (Threshold voltage，VT)态，进而确认每个Cell期望处于的态；最后，通过 CPU中的软件统计记录的FBC信息，并结合每个Cell期望处于的态，确定不同Vrd电压下的开启的Cell的数量，并绘制出每个数据状态的分布图，即得到分态VT的结果。

然而，相关技术中，不同态是直接通过记录对应Cell的开启数量来得到分态VT的，分态VT的功能实现存在大量的计算，且这部分计算都在软件内完成，软件逻辑复杂，占用了大量CPU资源，设备功耗大；现有技术中每个Cell 期望处于的态，都是通过DBM中获取的数据计算得到，软件计算耗时很大；另外，分态VT实现的过程中存在大量的访问内存的操作，导致测试时间非常长。

基于相关技术中存在的上述问题，本申请实施例提供一种异常芯片的数据状态分布统计系统及方法，通过异常芯片的数据状态分布统计系统能够快速地获取到芯片的数据状态分布，极大地缩短了芯片数据状态分布的获取时间。

图1为本申请实施例提供的异常芯片的数据状态分布统计系统的一种可选的结构示意图，本申请实施例中，以所述异常芯片为NAND Flash的TLC芯片为例进行说明，如图1所示，所述异常芯片的数据状态分布统计系统10至少包括：采样比较模块101、信号产生模块102和选择模块103。

采样比较模块101，用于将每一列地址下的期望数据与对应列地址在不同读取电压下的读取数据进行比较，得到每一所述读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址。

这里，期望数据为TLC芯片中存储的原始数据，每一原始数据的存储对应一个列地址。例如，所述期望数据可以是0-2999，则数据0对应列地址1、数据1对应列地址2……数据2999对应列地址3000。读取电压为获取读取数据时对每一个存储单元所施加的阈值电压。对于TLC而言，一个Cell可以存储3bit 的数据，因此，TLC中存在8种数据状态，分别为111、011、001、000、010、 110、100和101。理想情况下，所述读取电压为两个相邻的数据状态之间的电压，但是实际情况下，两种相邻的数据状态之间会存在交叠，所以读取电压的电压范围大于交叠部分的电压范围。

本申请实施例中，所述错误比特信息集合为每一读取电压下，发生错误的 bit信息所构成的集合，例如，读取电压Vrd1下发生错误的bit信息为1000个“1”变成“0”，读取电压Vrd2下发生错误的bit信息为800个“1”变成“0”，读取电压Vrd3下发生错误的bit信息为1100个“1”变成“0”等。错误比特单元为错误比特信息集合中的每一错误bit位对应存储单元，对于TLC而言，一个Cell对应三个列地址，因此，一个bit位对应一个列地址，所以，每一错误的比特单元都会对应有一个列地址。

例如，采样比较模块101的功能可以是：假设期望数据的数据状态为111，那么，在读取电压为0V时，比较期望数据“111”与读取所有地址对应的读取数据，得到第一个错误的比特信息，如在0V时，有1000个bit由1变成了0；假设按照0.1V的步幅移动读取电压，在读取电压为0.1V时，比较期望数据“111”与读取所有地址对应的读取数据，得到第二个错误的比特信息，如在0.1V时，有1050个bit由1变成了0，通过比较第一个错误的比特信息或者第二个错误的比特信息，可以看出，在0.1V时，有50个bit发生了翻转，并且通过第一个错误的比特信息和第二个错误的比特信息可以得知这50个bit的列地址。如此，可以得到每一电压对应的错误的比特信息，并可得知每一错误的比特信息对应的错误bit位对应的列地址。

本申请实施例中，采样比较模块是一个纯硬件电路，通过预先烧制的代码可以实现大量的运算功能，快速地获取到每一读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址，大大节省了错误比特信息集合的获取时间。

信号产生模块102，用于通过所述期望数据对应的数据状态集合中的数据状态，产生与所述数据状态对应的控制信号，其中，所述控制信号包括所述数据状态对应的目标列地址。

这里，所述信号产生模块中存储的是对期望数据加工处理后的数据，由于 TLC的一个Cell可以存储3bit的数据，因此，TLC中存在3个页(Page)，每一页都保存有一组数据，分别取每个Page对应位置的数据，得到3个数据，这 3个数据中的每一个都存在两种状态0或者1，因此，对应每一位置的期望数据都会存在8种数据状态，分别为111、011、001、000、010、110、100和101，即构成所述数据状态集合。

举例来说，期望数据为0-2999，将期望数据按顺序平均分配到3个Page 中，那么，第一个Page中保存的数据为0-999，第二个Page中保存的数据为 1000-1999，第三个Page中保存的数据为2000-2999，首先，分别取第一个Page、第二个Page和第三个Page中的第一个数据0、1000和2000，可以形成一种数据状态。这里，由数据0、1000和2000形成的数据状态可以是8种数据状态中的任意一种数据状态，那么，对应于地址1即可确定一种数据状态。其次，分别取第一个Page、第二个Page和第三个Page中的第二个数据1、1001和2001，也可以确定出与地址2对应的一种数据状态；依次类推，可以得到每一地址对应的数据状态，即通过对期望数据加工处理后的数据，可以得到每一数据状态与对应的地址的映射关系。

本申请实施例中，对应每一种数据状态均可产生一个控制信号，所述控制信号包括数据状态集合中任意一种数据状态和所述任意一种数据状态对应的目标列地址。所述目标列地址为所述数据状态对应的地址。

选择模块103，用于根据所述控制信号和所述列地址，从所述错误比特信息集合中筛选出与所述目标列地址对应的目标错误比特信息，以实现通过所述目标错误比特信息，统计所述异常芯片的数据状态分布。

本申请实施例中，选择模块103分别与采样比较模块101和信号产生模块 102连接，选择模块103能够接收采样比较模块产生的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址，以及接收到信号产生模块102 所产生的控制信号，并根据所述控制信号和所述列地址，从错误比特信息集合中筛选出与所述目标列地址对应的目标错误比特信息。这里，所述目标错误比特信息是错误比特信息集合中与目标列地址对应的信息。

举例来说，所述控制信号包括数据状态111对应的地址1、地址100、地址 200和地址500，那么，错误比特单元列地址1、列地址100、列地址200和列地址500对应的错误比特信息集合中的错误比特信息则为目标错误比特信息，通过目标错误比特信息即可实现统计异常芯片的数据状态分布。

本申请实施例中，选择模块相当于一个开关门，通过控制信号携带的数据状态对应的目标地址信息，对错误比特信息集合中的错误比特信息进行过滤，只让符合要求的错误比特信息通过，其余错误比特信息一律过滤掉，如此，可以得到确定一个数据状态分布时，所需的目标错误比特信息，通过8次上述操作即可实现获取8种数据状态分布。

需要说明的是，本申请实施例中的信号产生模块和选择模块是两个纯硬件电路，通过预先烧制的代码可以实现大量的逻辑运算和判断功能，能够通过控制信号快速地筛选出需要的目标错误比特信息，大大缩短了目标错误比特信息的获取时间。

本申请实施例提供的异常芯片的数据状态分布统计系统包括采样比较模块、信号产生模块和选择模块，比较模块用于将每一列地址下的期望数据与对应列地址在不同读取电压下的读取数据进行比较，得到每一所述读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址；由于可以通过信号产生模块产生与数据状态对应的控制信号，控制信号包括数据状态对应的目标列地址，并使得选择模块根据控制信号，在采样比较模块得到的错误比特信息集合中筛选出与目标列地址对应的目标错误比特信息，进而能够实现通过目标错误比特信息，统计异常芯片的数据状态分布，如此，通过异常芯片的数据状态分布统计系统可以快速地获取到异常芯片的数据状态分布，极大地缩短了异常芯片数据状态分布的获取时间。

图2为本申请实施例提供的异常芯片的数据状态分布统计系统的一种可选的结构示意图，如图2所示，所述异常芯片的数据状态分布统计系统20包括：采样比较模块201、信号产生模块202、选择模块203、存储模块204、计数器 205、寄存器206和数据存储器207。

采样比较模块201与选择模块203和数据存储器207连接，采样比较模块 201用于将每一列地址下的期望数据与对应列地址在不同读取电压下的读取数据进行比较，得到每一所述读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址。

信号产生模块202与选择模块203连接，信号产生模块202用于通过所述期望数据对应的数据状态集合中的数据状态，产生与所述数据状态对应的控制信号，其中，所述控制信号包括所述数据状态对应的目标列地址。

选择模块203分别与信号产生模块202、采样比较模块201和存储模块204 连接，选择模块203用于根据所述控制信号和所述列地址，从所述错误比特信息集合中筛选出与所述目标列地址对应的目标错误比特信息，以实现通过所述目标错误比特信息，统计所述异常芯片的数据状态分布。

存储模块204与选择模块203连接，存储模块204用于存储所述选择模块筛选出的所述目标错误比特信息。这里，所述目标错误比特信息包括目标错误比特数量。

这里，存储模块204是异常芯片的数据状态分布统计系统20上的一个用于存储目标错误比特信息的存储空间。

计数器205与存储模块204连接，计数器205用于对所述存储模块中的所述目标错误比特信息进行统计，得到统计结果，以实现通过所述统计结果，统计所述异常芯片的数据状态分布。这里，所述统计结果包括：每一所述读取电压下的所述目标错误比特数量。

本申请实施例中，所述计数器是一个逻辑电路，通过逻辑电路对保存在存储模块中的目标错误比特数量进行统计，得到每一读取电压下的目标错误比特数量。

寄存器206与计数器205连接，寄存器206用于存储并输出所述统计结果。

本申请实施例中，所述寄存器用于存储统计结构并将所述统计结果发送给与所述异常芯片的数据状态分布统计系统连接的主机，通过主机中的特定的软件实现统计所述异常芯片的数据状态分布。

举例来说，本申请的方案是，假设要统计数据状态“111”所对应的分布情况，存储模块204中保存着的目标错误比特信息为：0V时，地址1、地址100、地址200、地址300对应的bit位由1翻转为了0，计数器通过计数确定0V时对应的目标错误比特数量为4个，并将个数“4”存储至寄存器206中，寄存器 206输出电压0V对应的个数“4”给特定的软件，通过软件实现统计数据状态“111”的分布情况。

数据存储器207与采样比较模块201连接，数据存储器207用于存储所述期望数据。

本申请实施例中，所述异常芯片的数据状态分布统计系统20与所述异常芯片208连接，所述异常芯片用于提供所述读取数据。

这里，异常芯片208可以位于一高温老化测试板(Burn-in board)上，所述读取数据是通过所述高温老化测试板传出来的，即读取数据是所述高温老化测试板产生的数据。

本申请实施例中，每一次统计异常芯片的数据状态分布时，所述信号产生模块对应产生与一种数据状态对应的控制信号，且所述选择模块所筛选出的所述目标错误比特信息是与所述一种数据状态对应的错误比特信息。

本申请实施例提供的异常芯片的数据状态分布统计系统包括采样比较模块、信号产生模块、选择模块、存储模块、计数器、寄存器和数据存储器，由于选择模块可以根据控制信号产生模块产生控制信号，在采样比较模块得到的错误比特信息集合中筛选出与目标列地址对应的目标错误比特信息，通过存储模块存储目标错误比特信息，使用计数器对目标错误比特信息进行统计，得到统计结果，并通过寄存器存储并输出统计结果，以实现对异常芯片的数据状态分布进行统计，如此，通过异常芯片的数据状态分布统计系统可以快速地获取到异常芯片的数据状态分布，极大地缩短了异常芯片数据状态分布的获取时间。

本申请实施例提供的异常芯片的数据状态分布统计系统一次只能进行一种数据状态分布的统计，对于整个异常芯片需要进行8次相同的过程，才能实现对所有数据状态分布的统计。

在一些实施例中，当信号产生模块产生的控制信号包括8种数据状态对应的地址信息时，可以通过选择模块将每一种数据状态进行分离，例如，可以在所述异常芯片的数据状态分布统计系统上设置8个存储模块，分别用来存储8 种不同数据状态对应的目标错误比特信息，并在每一存储模块后采用计数器得到对应于8种数据状态的8个统计结果，通过输出8个统计结果，可以得到每一种数据状态的分布情况，如此，通过一次操作即可获取8种状态的数据状态分布，极大地提高了统计数据状态分布的效率，缩短了统计数据状态分布的时间。

图3A为本申请实施例提供的FT板的一种可选的结构示意图，所述FT板 (对应于上述实施例中的异常芯片的数据状态分布统计系统)用于统计异常芯片的分态VT，如图3A所示，所述FT板30包括：FBC采样比较模块301(对应于上述实施例中的采样比较模块201)、DBM缓冲器(Buffer)302(对应于上述实施例中的信号产生模块202)、Mask by bit 303(对应于上述实施例中的选择模块203)、错误的比特数量随机存取存储器(Fail Bit Count RandomAccess Memory，FBC RAM)304(对应于上述实施例中的存储模块204)、计数器 (Counter)305、FBC Register 306(对应于上述实施例中的寄存器206)和DBM 307(对应与上述实施例中的数据存储器207)。

本申请实施例中，DBM buffer 302控制产生Mask信号(对应于上述实施例中的控制信号)，控制FBC信息(对应上述实施例中的每一所述读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址)的记录。DBM buffer 302根据缓存的3个Page的信息，产生需要测试的VT态(对应上述实施例中的数据状态)的Mask信号。Mask信号通过Mask by bit 303控制产生的FBC信息写入FBC RAM 304或者直接过滤掉；通过Counter305对 FBC RAM 304中的结果计数，只返回FBC Register 306的结果给软件PGM。

TLC中存在3个Page，分别为低页(Low Page)、中页(Middle Page)和高页(UpPage，UP)，每一Page都保存有一组数据，分别取LP、MP、UP对应位置的数据，得到3个数据，这3个数据中的每一个数据都存在两种状态0 或者1，因此，对应每一位置的期望数据都会存在8种数据状态，分别为E0、 P1、P2、P3、P4、P5、P6、P7态。如图3B所示，为本申请实施例提供的TLC 每个数据状态的读取示意图，可以看出，E0态表示的数据状态为111、P1态表示的数据状态为011、P2态表示的数据状态为001、P3态表示的数据状态为000、 P4态表示的数据状态为010、P5态表示的数据状态为110、P6态表示的数据状态为100、P7态表示的数据状态为101。

下面，以P1态为例，对本申请实施例的方案进行说明。

当测试P1态的VT时，如果DBM中LP/MP/UP存储的数据是011，通过下表1可以看出，则Mask表(Table)对应的列地址(Column Address)中Addr[0] 的引脚DQ[2]以及Addr[18393]的引脚DQ[1]都需要动态产生有效的Mask信号。 FBC模块在有效的Mask信号的控制下，选通输入到FBC RAM的信息，直接读取到P1态的FBC信息。

表1每一列地址下的数据状态与对应引脚之间的映射关系列表

本申请实施例中，通过DBM buffer模块提供Mask信号，通过Mask信号直接控制FBC信息的记录，保证一次读操作能获取指定VT态的FBC数据。本申请实施例的方案，避免了扫描记录by bit VT的时间。极大的缩短了分态 VT的测试需要的时间。

图4为本申请实施例提供一种异常芯片的数据状态分布统计方法的可选的流程示意图，如图4所示，所述方法包括以下步骤：

步骤S401、将每一列地址下的期望数据与对应列地址在不同读取电压下的读取数据进行比较，得到每一所述读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址。

本申请实施例中所述异常芯片的数据状态分布统计方法应用于上述实施例提供异常芯片的数据状态分布统计系统，所述异常芯片的数据状态分布统计系统至少包括采样比较模块，所述采样比较模块用于实现步骤S401实现的功能。

这里，期望数据为TLC芯片中存储的原始数据，读取电压为获取异常芯片的读取数据时对每一个存储单元施加的电压。所述错误比特信息集合为每一读取电压下，发生错误的bit信息所构成的集合。

步骤S402、通过所述期望数据对应的数据状态集合中的数据状态，产生与所述数据状态对应的控制信号，其中，所述控制信号包括所述数据状态对应的目标列地址。

在一些实施例中，所述异常芯片的数据状态分布统计系统还包括信号产生模块，所述信号产生模块能够产生与所述数据状态对应的控制信号。

本申请实施例中，对应每一种数据状态均可产生一个控制信号，所述控制信号包括数据状态集合中任意一种数据状态和所述任意一种数据状态对应的目标列地址。所述目标列地址为所述数据状态对应的地址。

步骤S403、根据所述控制信号和所述列地址，从所述错误比特信息集合中筛选出与所述目标列地址对应的目标错误比特信息。

在一些实施例中，所述异常芯片的数据状态分布统计系统还包括选择模块，所述选择模块用于根据所述控制信号和所述列地址，从所述错误比特信息集合中筛选出与所述目标列地址对应的目标错误比特信息。

步骤S404、通过所述目标错误比特信息，统计所述异常芯片的数据状态分布。

在一些实施例中，所述目标错误比特信息包括目标错误比特数量；所述通过所述目标错误比特信息，统计所述异常芯片的数据状态分布，包括以下步骤：

步骤S4041、对所述目标错误比特信息进行统计，得到统计结果。

在一些实施例中，所述异常芯片的数据状态分布统计系统还包括计数器，所述计数器用于实现对目标错误比特信息进行统计，得到统计结果，这里，所述统计结果包括：每一所述读取电压下的所述目标错误比特数量。

步骤S4042、根据所述统计结果统计所述异常芯片的数据状态分布。

在一些实施例中，所述异常芯片的数据状态分布统计系统还包括寄存器，所述寄存器用于存储并输出统计结果至特定的软件中，以通过特定的软件实现对异常芯片的数据状态分布进行统计。

在一些实施例中，所述方法还包括：对所述期望数据进行处理，得到所述期望数据对应的数据状态集合和所述数据状态集合中的数据状态对应的所述目标列地址。

本申请实施例中，每一次统计异常芯片的数据状态分布时，所述信号产生模块对应产生与一种数据状态对应的控制信号，且所述选择模块所筛选出的所述目标错误比特信息是与所述一种数据状态对应的错误比特信息。

本申请实施例提供的异常芯片的数据状态分布的统计方法与上述实施例中的异常芯片的数据状态分布的统计系统类似，对于本申请实施例中未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。

本申请实施例提供一种异常芯片的数据状态分布的统计方法，由于可以通过异常芯片的数据状态分布统计系统获取每一所述读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址，产生与所述数据状态对应的控制信号，控制信号包括数据状态对应的目标列地址，并根据控制信号和所述列地址，从错误比特信息集合中筛选出与目标列地址对应的目标错误比特信息，以通过目标错误比特信息，统计异常芯片的数据状态分布，如此，可以实现高效地统计异常芯片的数据状态分布，极大地提高了统计异常芯片的数据状态分布的效率。

在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种异常芯片的数据状态分布统计系统，其特征在于，至少包括：采样比较模块、信号产生模块和选择模块；其中，所述采样比较模块、信号产生模块和选择模块为纯硬件电路；

所述采样比较模块，用于将每一列地址下的期望数据与对应列地址在不同读取电压下的读取数据进行比较，得到每一所述读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址；

所述信号产生模块，用于通过所述期望数据对应的数据状态集合中的数据状态，产生与所述数据状态对应的控制信号，其中，所述控制信号包括所述数据状态对应的目标列地址；

所述选择模块，用于根据所述控制信号和所述列地址，从每一所述读取电压下的所述错误比特信息集合中筛选出与所述目标列地址对应的目标错误比特信息，以实现通过所述目标错误比特信息，统计所述异常芯片的数据状态分布。

2.根据权利要求1所述的系统，其特征在于，所述数据状态分布统计系统还包括：存储模块；

所述存储模块与所述选择模块连接，所述存储模块用于存储所述选择模块筛选出的所述目标错误比特信息。

3.根据权利要求2所述的系统，其特征在于，所述目标错误比特信息包括目标错误比特数量；所述数据状态分布统计系统还包括：计数器；

所述计数器与所述存储模块连接，所述计数器用于对所述存储模块中的所述目标错误比特信息进行统计，得到统计结果，以实现通过所述统计结果，统计所述异常芯片的数据状态分布；

其中，所述统计结果包括：每一所述读取电压下的所述目标错误比特数量。

4.根据权利要求3所述的系统，其特征在于，所述数据状态分布统计系统还包括：寄存器；

所述寄存器与所述计数器连接，所述寄存器用于存储并输出所述统计结果。

5.根据权利要求1所述的系统，其特征在于，所述数据状态分布统计系统还包括：数据存储器；

所述数据存储器与所述采样比较模块连接，所述数据存储器用于存储所述期望数据。

6.根据权利要求1所述的系统，其特征在于，每一次统计异常芯片的数据状态分布时，所述信号产生模块对应产生与一种数据状态对应的控制信号，且所述选择模块所筛选出的所述目标错误比特信息是与所述一种数据状态对应的错误比特信息。

7.根据权利要求1所述的系统，其特征在于，所述数据状态分布统计系统与所述异常芯片连接，所述异常芯片用于提供所述读取数据。

8.一种异常芯片的数据状态分布统计方法，其特征在于，所述方法应用于异常芯片的数据状态分布统计系统，所述异常芯片的数据状态分布统计系统至少包括：采样比较模块、信号产生模块和选择模块；其中，所述采样比较模块、信号产生模块和选择模块为纯硬件电路；所述方法包括：

将每一列地址下的期望数据与对应列地址在不同读取电压下的读取数据进行比较，得到每一所述读取电压下的错误比特信息集合和每一错误比特信息对应的错误比特单元的列地址；

通过所述期望数据对应的数据状态集合中的数据状态，产生与所述数据状态对应的控制信号，其中，所述控制信号包括所述数据状态对应的目标列地址；

根据所述控制信号和所述列地址，从每一所述读取电压下的所述错误比特信息集合中筛选出与所述目标列地址对应的目标错误比特信息；

通过所述目标错误比特信息，统计所述异常芯片的数据状态分布。

9.根据权利要求8所述的方法，其特征在于，所述目标错误比特信息包括目标错误比特数量；所述通过所述目标错误比特信息，统计所述异常芯片的数据状态分布，包括：

对所述目标错误比特信息进行统计，得到统计结果，其中，所述统计结果包括：每一所述读取电压下的所述目标错误比特数量；

根据所述统计结果统计所述异常芯片的数据状态分布。

10.根据权利要求8所述的方法，其特征在于，所述方法还包括：

对所述期望数据进行处理，得到所述期望数据对应的数据状态集合和所述数据状态集合中的数据状态对应的所述目标列地址。

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