JP4630478B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部クロックに同期して動作する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年のマイクロプロセッサの高速化に伴い、半導体記憶装置、とりわけキャッシュメモリとして使用される例えばＳＲＡＭもますます高速化され、マイクロプロセッサとキャッシュメモリとの間での高速なデータ転送はタイミング的にますます厳しいものとなっている。このため、記憶装置から出力されるデータに許容されるデータ間のスキューは、極めて厳しいスペックとなっていた。
【０００３】
一方、このような記憶装置の出荷時には、テスタ装置によって試験を行っているが、近年ではこのテスタ装置の測定精度よりもさらに厳しいスペックとなっており、従来のテスタ装置では測定することが困難となっていた。
【０００４】
このような不具合に対する従来の解決策として、文献「International Test Conference 2000 Proceedings pp436〜443」では、図１０に示すような構成のデータ間のスキューを測定する回路を記憶装置に搭載することが提案されている。図１０に示す構成において、データ（ＤＱ）、アドレス（Ａ）ならびにコマンド（ＣＭＤ）は、記憶装置におけるコア部７０のバッファ回路７１を介してクロック信号（ＣＫ）に同期してレジスタ７２に取り込まれて保持され、メモリアレイ７３に与えられる。このようなデータ（及びクロック信号）は、所定のタイミングのストローブ信号（ＳＴＲＢ）に基づいて同時にレジスタ８０に取り込まれる。なお図１０では、データ（ＤＱ）は簡略して示されているが、実際にはデータ幅は複数ビットあり、全てのデータ（ＤＱ）は同様にしてレジスタ８０に取り込まれる。また、これら多数のレジスタ８０の値は、記憶装置に搭載されるバウンダリスキャンテスト回路９０（ＩＥＥＥ １１４９．１）を利用して、バウンダリスキャンチェーンからシリアルに外部に読み出される。すなわち、レジスタ８０に取り込まれて保持されたデータは、セレクタ９１により選択されてレジスタ９２に取り込まれて保持され、レジスタ９２に保持されたデータは、セレクタ９１を介して次段のレジスタ９２に順次転送され、バッファ９３を介して外部に出力される。このようなスキャンテスト回路を備えることにより、チップ面積の増大を抑制している。
【０００５】
図１０に示す構成の動作タイミングチャートを図１１に示す。図１１では２つのデータＤＱ１，ＤＱ２を一例に示す。図１１（ａ）〜（ｃ）に示すように、順次ストローブ信号をスイープし、レジスタ７２に取り込まれたデータをチェックすることによって、データＤＱ１，ＤＱ２間のスキューが測定できる。ストローブ信号を少しずつスイープさせる際のステップは、通常のテスタ装置でも十分小さく設定することが可能であるので、上記のようなデータ間のスキュー測定を行うことが可能となる。また、クロック信号もデータと同様にレジスタに取り込み保持することにより、クロック信号からデータが出力されるまでの時間（アクセス時間）を測定することもできる。
【０００６】
【発明が解決しようとする課題】
以上説明したような、データ間のスキューを測定する従来の測定回路では、以下のような不具合が生じていた。すなわち、すべてのデータ、例えば図１１に示すデータＤＱ１，ＤＱ２のタイミングは全ての動作サイクルにおいて常に一定ではなく、各動作サイクルで若干タイミングが異なっている。しかしながら、上述した従来の測定回路では、一度にある特定の動作サイクルでのスキューしか測定できなかった。従って、複数の動作サイクルに亘る実際の動作全体で測定を行い、ワーストケースとなる場合の値を測定するのは極めて困難であった。
【０００７】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、テスタ装置の測定精度を上回るような極微小のデータ間スキュー測定を可能とし、複数の動作サイクルにおけるワーストケースのデータ間スキューを測定できる半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、外部から供給されるクロック信号に同期して動作する同期型の半導体記憶装置において、前記記憶装置から出力される複数ビットからなる出力データを受けて、第１のタイミングにおける前記出力データと、前記第１のタイミングとは異なる第２のタイミングにおける前記出力データとを比較し、その一致／不一致を判定する動作を、前記クロック信号に同期した動作サイクル毎に繰り返し行うタイミング判定回路を具備し、前記第１のタイミングならびに前記第２のタイミングのいずれか一方のタイミングは前記動作サイクルにおいて前記出力データが確定しているタイミングで固定され、前記第１のタイミングならびに前記第２のタイミングのいずれか他方のタイミングは前記動作サイクルで可変され、前記タイミング判定回路は、前記出力データの各ビットに対応して前記出力データのビット数と同数設けられ、前記第１のタイミングにおける前記出力データと、前記第２のタイミングにおける前記出力データとが一度でも不一致と判定された場合には、不一致の判定結果を出力することを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
【００１０】
図１は本発明の一実施形態に係る半導体記憶装置の概略構成を示す図である。図１において、この実施形態の記憶装置は、記憶装置のコア部１、本発明の特徴的な構成要素となるタイミング判定回路２、ならびにバウンダリスキャンテスト回路３を備えて構成されている。このような構成において、データ（ＤＱ）、アドレス（Ａ）ならびにコマンド（ＣＭＤ）は、記憶装置におけるコア部１のバッファ回路１１を介してクロック信号（ＣＫ）に同期してレジスタ１２に取り込まれて保持され、メモリアレイ１３に与えられる。このようなデータ（及びクロック信号）は、同時にそれぞれ対応したタイミング判定回路２に与えられる。なお図１では、データ（ＤＱ）は簡略して示されているが、実際にはデータ幅は複数ビットあり、全てのデータ（ＤＱ）は同様にしてタイミング判定回路２に与えられる。
【００１１】
タイミング判定回路２の出力は、バウンダリスキャンテスト回路３を利用してバウンダリスキャンチェーンからシリアルに外部に読み出される。すなわち、タイミング判定回路２の出力は、セレクタ３１により選択されてレジスタ３２に取り込まれて保持される。レジスタ３２に保持されたデータは、セレクタ３１を介して次段のレジスタ３２に順次転送され、バッファ３３を介して外部に出力される。
【００１２】
図２にタイミング判定回路２の詳細な構成を示す。図２において、タイミング判定回路２は、入力（ＩＮ）を受けるレジスタ２１、排他的論理和のゲート回路２２、ゲート回路２２の出力を受けるレジスタ２３、レジスタ２３の出力を受けるＲＳ型のフリップフロップ（Ｆ／Ｆ）２４を備えて構成されている。タイミング判定回路２には、第１のタイミングとなる第１のタイミング信号（ＳＴＲＢ１）ならびに第２のタイミングとなる第２のタイミング信号（ＳＴＲＢ２）が入力される。第１のタイミング信号はレジスタ２１のラッチ信号として与えられ、第２のタイミング信号はレジスタ２３のラッチ信号として与えられる。タイミング判定回路２に入力されたデータ（又はクロック信号）は、第１のタイミング信号に同期してレジスタ２１に取り込まれて保持される。タイミング判定回路２の入力（ＩＮ）とレジスタ２１の出力は、ゲート回路２２に与えられて比較される。比較結果は第２のストローブ信号に同期してレジスタ２３に取り込まれて保持される。レジスタ２３の出力は、Ｆ／Ｆ２４に入力される。Ｆ／Ｆ２４は電源投入時にリセット状態となり、レジスタ２３の値が一度でも所定の状態になるとセットされて出力（Ｑ）が反転する。
【００１３】
記憶装置から出力されたデータ（ＤＱ）の出力波形における、クロック信号（ＣＫ）に同期して複数サイクルに亘り積算した様子は、例えば図３に示すように表される。図３において、データのレベルが変化するデータの遷移点には、ばらつきが生じてある広がりが存在する。そこで、クロック信号の立ち上がりからデータが確定するまでの時間で最も遅いケースの時間をバリッド（Valid）時間とし、クロック信号の立ち上がりからデータが不確定になるまでの時間で最も早いケースの時間をインバリッド（Invalid）時間とし、上記タイミング判定回路２において、バリッド時間ならびにインバリッド時間の双方を測定する動作を説明する。
【００１４】
まず、バリッド時間のスキュー測定について、図４のタイミングチャートを参照して説明する。バリッド時間を測定する場合には、確実にデータが確定しているタイミングに第２のストローブ信号を固定する。一方、第１のストローブ信号は測定毎にタイミングをシフトし、データの遷移点を横切るようにスイープさせる。このようなタイミングに対して、タイミング判定回路２では、第１のストローブ信号のタイミングでレジスタ２１に取り込まれて保持されたデータと、第２のストローブ信号のタイミングのデータがゲート回路２２で比較されて、両者が一致しているか否かが判定される。第２のストローブ信号のタイミングでは、確実にデータが確定しているので、第１のストローブ信号のタイミングにおいて、第２のストローブ信号のタイミングと同じデータ（すなわち正しいデータ）が出力されているか否かが判定されていることと同じである。したがって、正しいデータが出力されず比較された両者のデータが不一致の場合には、フェール（図４にＮＧで示す）となり、フェール（FAIL）信号がハイレベルとなる。ハイレベルのフェール信号はＦ／Ｆ２４に入力され、フェール信号が一度でもハイレベルになると、Ｆ／Ｆ２４がセット状態となり、フェールの測定結果がＦ／Ｆ２４から出力されて、バリッド時間の測定テストにおけるトータルのテスト結果が判定されることになる。このような測定を、第１のストローブ信号を少しずつスイープしながら繰り返し行い、それぞれのデータの判定結果を調べることにより、それぞれのデータ間でのバリッド時間のスキューを測定することが可能となる。
【００１５】
次に、インバリッド時間のスキュー測定について、図５のタイミングチャートを参照して説明する。インバリッド時間を測定する場合には、確実にデータが確定しているタイミングに第１のストローブ信号を固定する。一方、第２のストローブ信号は測定毎にタイミングをシフトし、データの遷移点を横切るようにスイープさせる。このようなタイミングに対して、タイミング判定回路２では、第１のストローブ信号のタイミングでレジスタ２１に取り込まれて保持されたデータと、第２のストローブ信号のタイミングのデータがゲート回路２２で比較されて、両者が一致しているか否かが判定される。第１のストローブ信号のタイミングでは、確実にデータが確定しているので、第２のストローブ信号のタイミングにおいて、第１のストローブ信号のタイミングと同じデータ（すなわち正しいデータ）が出力されているか否かが判定されていることと同じである。したがって、正しいデータが出力されず比較された両者のデータが不一致の場合には、フェール（図５にＮＧで示す）となり、フェール（FAIL）信号がハイレベルとなる。ハイレベルのフェール信号はＦ／Ｆ２４に入力され、フェール信号が一度でもハイレベルになると、Ｆ／Ｆ２４がセット状態となり、フェールの測定結果がＦ／Ｆ２４から出力されて、インバリッド時間の測定テストにおけるトータルのテスト結果が判定されることになる。このような測定を、第２のストローブ信号を少しずつスイープしながら繰り返し行い、それぞれのデータの判定結果を調べることにより、それぞれのデータ間でのインバリッド時間のスキューを測定することが可能となる。
【００１６】
このように、上記実施形態においては、テスタ装置の測定精度を上回るような極微小のデータ間スキューの測定が可能となる。また、第１及び第２のストローブ信号の２つのタイミングにより各サイクルでのデータのタイミングを常にタイミング判定回路２において判定し、測定のトータルの結果を出力しているので、複数サイクル中でのデータ間スキューのワースト値を測定することができる。
【００１７】
図６はタイミング判定回路２の他の実施形態に係る構成を示す図である。図６において、この実施形態のタイミング判定回路２は、入力（ＩＮ）を受けて第１のストローブ信号（ＳＴＲＢ１）に同期して取り込み保持するレジスタ２５と、入力（ＩＮ）を受けて第２のストローブ信号（ＳＴＲＢ２）に同期して取り込み保持するレジスタ２６と、レジスタ２５、２６の出力を受ける排他的論理和のゲート回路２７と、第２のストローブ信号を遅延する遅延回路（Delay ）２８と、ゲート回路２７の出力を受けて遅延回路２８の出力に同期して取り込み保持するレジスタ２９と、レジスタ２９の出力を受けるＲＳ型のフリップフロップ（Ｆ／Ｆ）３０を備えて構成されている。このような構成の特徴とするところは、第１及び第２のストローブ信号のタイミングは、先の実施形態と同様のタイミングとし、先の実施形態に比べて、ゲート回路２７で比較するデータを一旦レジスタ２５，２６に取り込み保持する構成を採用しており、測定動作は先の実施形態と同様である。
【００１８】
図１に示す実施形態では、インバリッド時間の測定において、第２のストローブ信号に同期してゲート回路２２の出力を取り込み保持する構成を採用しているので、それぞれのデータに対応したゲート回路２２に、製造上のスピードのばらつきがあると、同一条件においてそれぞれのデータのインバリッド時間を測定することができなくなり、測定精度を損なうおそれがあった。これに対して、図６に示すこの実施形態の構成では、ゲート回路２２で比較する双方のデータをレジスタ２５、２６に保持しているので、ゲート回路２７のスピードのばらつきの影響を受けることなく測定を実施することが可能となる。
【００１９】
図７はタイミング判定回路の更に他の実施形態に係る構成を示す図であり、図８は図７に示す構成におけるバリッド時間の測定時の動作タイミングチャートを示す図であり、図９は図７に示す構成におけるインバリッド時間の測定時の動作タイミングチャートを示す図である。
【００２０】
この実施形態の特徴とするところは、図６に示す実施形態に比べて、図６のレジスタ２５をストローブ信号（ＳＴＲＢ）の立ち上がりエッジに同期したレジスタ４１に代え、図６に示すレジスタ２６をストローブ信号の立ち下がりエッジに同期したレジスタ４２に代え、図６の遅延回路２８をストローブ信号を遅延する遅延回路４３とし、図６のレジスタ２９を遅延回路４３の出力の立ち下がりエッジ、すなわち遅延されたストローブ信号の立ち下がりエッジに同期したレジスタ４４に代え、ストローブ信号の立ち上がりエッジを前述した第１のストローブ信号と同等に機能するものとし、ストローブ信号の立ち下がりエッジを前述した第２のストローブ信号と同等に機能するものとし、図８ならびに図９に示すように、１つのストローブ信号で図６に示す実施形態と同様の測定動作を実現したことにある。したがって、このような実施形態においては、図６に示す実施形態に比べて、構成を大型化ならびに複雑化することなく、ストローブ信号を削減して同様の効果を得ることができる。
【００２１】
【発明の効果】
以上説明したように、本発明によれば、テスタ装置の測定精度を上回るような極微小のデータ間スキューの測定が可能となる。また、１つ又は２つのタイミングにより各サイクルでのデータのタイミングを常にタイミング判定回路により判定し、トータルのテスト結果を出力するので、複数サイクル中でのデータ間スキューのワースト値を測定することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置の概略構成を示す図である。
【図２】タイミング判定回路の構成を示す図である。
【図３】データの遷移点のばらつきの様子を示す図である。
【図４】バリッド時間の測定時のタイミングチャートを示す図である。
【図５】インバリッド時間の測定時のタイミングチャートを示す図である。
【図６】タイミング判定回路の他の構成を示す図である。
【図７】タイミング判定回路の他の構成を示す図である。
【図８】図７に示す構成におけるバリッド時間の測定時のタイミングチャートを示す図である。
【図９】図７に示す構成におけるインバリッド時間の測定時のタイミングチャートを示す図である。
【図１０】従来のデータ間スキュー測定回路を有する半導体記憶装置の構成を示す図である。
【図１１】図１０に示す半導体記憶装置の動作タイミングチャートを示す図である。
【符号の説明】
１ 記憶装置のコア部
２ タイミング判定回路
３ バウンダリスキャンテスト回路
１１，３３ バッファ
１２，２１，２３，２５，２６，２９，３２，４１，４２，４４ レジスタ
１３ メモリアレイ
３１ セレクタ
２２，２７ ゲート回路
２４，３０ フリップフロップ
２８，４３ 遅延回路
【発明の属する技術分野】
本発明は、外部クロックに同期して動作する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年のマイクロプロセッサの高速化に伴い、半導体記憶装置、とりわけキャッシュメモリとして使用される例えばＳＲＡＭもますます高速化され、マイクロプロセッサとキャッシュメモリとの間での高速なデータ転送はタイミング的にますます厳しいものとなっている。このため、記憶装置から出力されるデータに許容されるデータ間のスキューは、極めて厳しいスペックとなっていた。
【０００３】
一方、このような記憶装置の出荷時には、テスタ装置によって試験を行っているが、近年ではこのテスタ装置の測定精度よりもさらに厳しいスペックとなっており、従来のテスタ装置では測定することが困難となっていた。
【０００４】
このような不具合に対する従来の解決策として、文献「International Test Conference 2000 Proceedings pp436〜443」では、図１０に示すような構成のデータ間のスキューを測定する回路を記憶装置に搭載することが提案されている。図１０に示す構成において、データ（ＤＱ）、アドレス（Ａ）ならびにコマンド（ＣＭＤ）は、記憶装置におけるコア部７０のバッファ回路７１を介してクロック信号（ＣＫ）に同期してレジスタ７２に取り込まれて保持され、メモリアレイ７３に与えられる。このようなデータ（及びクロック信号）は、所定のタイミングのストローブ信号（ＳＴＲＢ）に基づいて同時にレジスタ８０に取り込まれる。なお図１０では、データ（ＤＱ）は簡略して示されているが、実際にはデータ幅は複数ビットあり、全てのデータ（ＤＱ）は同様にしてレジスタ８０に取り込まれる。また、これら多数のレジスタ８０の値は、記憶装置に搭載されるバウンダリスキャンテスト回路９０（ＩＥＥＥ １１４９．１）を利用して、バウンダリスキャンチェーンからシリアルに外部に読み出される。すなわち、レジスタ８０に取り込まれて保持されたデータは、セレクタ９１により選択されてレジスタ９２に取り込まれて保持され、レジスタ９２に保持されたデータは、セレクタ９１を介して次段のレジスタ９２に順次転送され、バッファ９３を介して外部に出力される。このようなスキャンテスト回路を備えることにより、チップ面積の増大を抑制している。
【０００５】
図１０に示す構成の動作タイミングチャートを図１１に示す。図１１では２つのデータＤＱ１，ＤＱ２を一例に示す。図１１（ａ）〜（ｃ）に示すように、順次ストローブ信号をスイープし、レジスタ７２に取り込まれたデータをチェックすることによって、データＤＱ１，ＤＱ２間のスキューが測定できる。ストローブ信号を少しずつスイープさせる際のステップは、通常のテスタ装置でも十分小さく設定することが可能であるので、上記のようなデータ間のスキュー測定を行うことが可能となる。また、クロック信号もデータと同様にレジスタに取り込み保持することにより、クロック信号からデータが出力されるまでの時間（アクセス時間）を測定することもできる。
【０００６】
【発明が解決しようとする課題】
以上説明したような、データ間のスキューを測定する従来の測定回路では、以下のような不具合が生じていた。すなわち、すべてのデータ、例えば図１１に示すデータＤＱ１，ＤＱ２のタイミングは全ての動作サイクルにおいて常に一定ではなく、各動作サイクルで若干タイミングが異なっている。しかしながら、上述した従来の測定回路では、一度にある特定の動作サイクルでのスキューしか測定できなかった。従って、複数の動作サイクルに亘る実際の動作全体で測定を行い、ワーストケースとなる場合の値を測定するのは極めて困難であった。
【０００７】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、テスタ装置の測定精度を上回るような極微小のデータ間スキュー測定を可能とし、複数の動作サイクルにおけるワーストケースのデータ間スキューを測定できる半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、外部から供給されるクロック信号に同期して動作する同期型の半導体記憶装置において、前記記憶装置から出力される複数ビットからなる出力データを受けて、第１のタイミングにおける前記出力データと、前記第１のタイミングとは異なる第２のタイミングにおける前記出力データとを比較し、その一致／不一致を判定する動作を、前記クロック信号に同期した動作サイクル毎に繰り返し行うタイミング判定回路を具備し、前記第１のタイミングならびに前記第２のタイミングのいずれか一方のタイミングは前記動作サイクルにおいて前記出力データが確定しているタイミングで固定され、前記第１のタイミングならびに前記第２のタイミングのいずれか他方のタイミングは前記動作サイクルで可変され、前記タイミング判定回路は、前記出力データの各ビットに対応して前記出力データのビット数と同数設けられ、前記第１のタイミングにおける前記出力データと、前記第２のタイミングにおける前記出力データとが一度でも不一致と判定された場合には、不一致の判定結果を出力することを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
【００１０】
図１は本発明の一実施形態に係る半導体記憶装置の概略構成を示す図である。図１において、この実施形態の記憶装置は、記憶装置のコア部１、本発明の特徴的な構成要素となるタイミング判定回路２、ならびにバウンダリスキャンテスト回路３を備えて構成されている。このような構成において、データ（ＤＱ）、アドレス（Ａ）ならびにコマンド（ＣＭＤ）は、記憶装置におけるコア部１のバッファ回路１１を介してクロック信号（ＣＫ）に同期してレジスタ１２に取り込まれて保持され、メモリアレイ１３に与えられる。このようなデータ（及びクロック信号）は、同時にそれぞれ対応したタイミング判定回路２に与えられる。なお図１では、データ（ＤＱ）は簡略して示されているが、実際にはデータ幅は複数ビットあり、全てのデータ（ＤＱ）は同様にしてタイミング判定回路２に与えられる。
【００１１】
タイミング判定回路２の出力は、バウンダリスキャンテスト回路３を利用してバウンダリスキャンチェーンからシリアルに外部に読み出される。すなわち、タイミング判定回路２の出力は、セレクタ３１により選択されてレジスタ３２に取り込まれて保持される。レジスタ３２に保持されたデータは、セレクタ３１を介して次段のレジスタ３２に順次転送され、バッファ３３を介して外部に出力される。
【００１２】
図２にタイミング判定回路２の詳細な構成を示す。図２において、タイミング判定回路２は、入力（ＩＮ）を受けるレジスタ２１、排他的論理和のゲート回路２２、ゲート回路２２の出力を受けるレジスタ２３、レジスタ２３の出力を受けるＲＳ型のフリップフロップ（Ｆ／Ｆ）２４を備えて構成されている。タイミング判定回路２には、第１のタイミングとなる第１のタイミング信号（ＳＴＲＢ１）ならびに第２のタイミングとなる第２のタイミング信号（ＳＴＲＢ２）が入力される。第１のタイミング信号はレジスタ２１のラッチ信号として与えられ、第２のタイミング信号はレジスタ２３のラッチ信号として与えられる。タイミング判定回路２に入力されたデータ（又はクロック信号）は、第１のタイミング信号に同期してレジスタ２１に取り込まれて保持される。タイミング判定回路２の入力（ＩＮ）とレジスタ２１の出力は、ゲート回路２２に与えられて比較される。比較結果は第２のストローブ信号に同期してレジスタ２３に取り込まれて保持される。レジスタ２３の出力は、Ｆ／Ｆ２４に入力される。Ｆ／Ｆ２４は電源投入時にリセット状態となり、レジスタ２３の値が一度でも所定の状態になるとセットされて出力（Ｑ）が反転する。
【００１３】
記憶装置から出力されたデータ（ＤＱ）の出力波形における、クロック信号（ＣＫ）に同期して複数サイクルに亘り積算した様子は、例えば図３に示すように表される。図３において、データのレベルが変化するデータの遷移点には、ばらつきが生じてある広がりが存在する。そこで、クロック信号の立ち上がりからデータが確定するまでの時間で最も遅いケースの時間をバリッド（Valid）時間とし、クロック信号の立ち上がりからデータが不確定になるまでの時間で最も早いケースの時間をインバリッド（Invalid）時間とし、上記タイミング判定回路２において、バリッド時間ならびにインバリッド時間の双方を測定する動作を説明する。
【００１４】
まず、バリッド時間のスキュー測定について、図４のタイミングチャートを参照して説明する。バリッド時間を測定する場合には、確実にデータが確定しているタイミングに第２のストローブ信号を固定する。一方、第１のストローブ信号は測定毎にタイミングをシフトし、データの遷移点を横切るようにスイープさせる。このようなタイミングに対して、タイミング判定回路２では、第１のストローブ信号のタイミングでレジスタ２１に取り込まれて保持されたデータと、第２のストローブ信号のタイミングのデータがゲート回路２２で比較されて、両者が一致しているか否かが判定される。第２のストローブ信号のタイミングでは、確実にデータが確定しているので、第１のストローブ信号のタイミングにおいて、第２のストローブ信号のタイミングと同じデータ（すなわち正しいデータ）が出力されているか否かが判定されていることと同じである。したがって、正しいデータが出力されず比較された両者のデータが不一致の場合には、フェール（図４にＮＧで示す）となり、フェール（FAIL）信号がハイレベルとなる。ハイレベルのフェール信号はＦ／Ｆ２４に入力され、フェール信号が一度でもハイレベルになると、Ｆ／Ｆ２４がセット状態となり、フェールの測定結果がＦ／Ｆ２４から出力されて、バリッド時間の測定テストにおけるトータルのテスト結果が判定されることになる。このような測定を、第１のストローブ信号を少しずつスイープしながら繰り返し行い、それぞれのデータの判定結果を調べることにより、それぞれのデータ間でのバリッド時間のスキューを測定することが可能となる。
【００１５】
次に、インバリッド時間のスキュー測定について、図５のタイミングチャートを参照して説明する。インバリッド時間を測定する場合には、確実にデータが確定しているタイミングに第１のストローブ信号を固定する。一方、第２のストローブ信号は測定毎にタイミングをシフトし、データの遷移点を横切るようにスイープさせる。このようなタイミングに対して、タイミング判定回路２では、第１のストローブ信号のタイミングでレジスタ２１に取り込まれて保持されたデータと、第２のストローブ信号のタイミングのデータがゲート回路２２で比較されて、両者が一致しているか否かが判定される。第１のストローブ信号のタイミングでは、確実にデータが確定しているので、第２のストローブ信号のタイミングにおいて、第１のストローブ信号のタイミングと同じデータ（すなわち正しいデータ）が出力されているか否かが判定されていることと同じである。したがって、正しいデータが出力されず比較された両者のデータが不一致の場合には、フェール（図５にＮＧで示す）となり、フェール（FAIL）信号がハイレベルとなる。ハイレベルのフェール信号はＦ／Ｆ２４に入力され、フェール信号が一度でもハイレベルになると、Ｆ／Ｆ２４がセット状態となり、フェールの測定結果がＦ／Ｆ２４から出力されて、インバリッド時間の測定テストにおけるトータルのテスト結果が判定されることになる。このような測定を、第２のストローブ信号を少しずつスイープしながら繰り返し行い、それぞれのデータの判定結果を調べることにより、それぞれのデータ間でのインバリッド時間のスキューを測定することが可能となる。
【００１６】
このように、上記実施形態においては、テスタ装置の測定精度を上回るような極微小のデータ間スキューの測定が可能となる。また、第１及び第２のストローブ信号の２つのタイミングにより各サイクルでのデータのタイミングを常にタイミング判定回路２において判定し、測定のトータルの結果を出力しているので、複数サイクル中でのデータ間スキューのワースト値を測定することができる。
【００１７】
図６はタイミング判定回路２の他の実施形態に係る構成を示す図である。図６において、この実施形態のタイミング判定回路２は、入力（ＩＮ）を受けて第１のストローブ信号（ＳＴＲＢ１）に同期して取り込み保持するレジスタ２５と、入力（ＩＮ）を受けて第２のストローブ信号（ＳＴＲＢ２）に同期して取り込み保持するレジスタ２６と、レジスタ２５、２６の出力を受ける排他的論理和のゲート回路２７と、第２のストローブ信号を遅延する遅延回路（Delay ）２８と、ゲート回路２７の出力を受けて遅延回路２８の出力に同期して取り込み保持するレジスタ２９と、レジスタ２９の出力を受けるＲＳ型のフリップフロップ（Ｆ／Ｆ）３０を備えて構成されている。このような構成の特徴とするところは、第１及び第２のストローブ信号のタイミングは、先の実施形態と同様のタイミングとし、先の実施形態に比べて、ゲート回路２７で比較するデータを一旦レジスタ２５，２６に取り込み保持する構成を採用しており、測定動作は先の実施形態と同様である。
【００１８】
図１に示す実施形態では、インバリッド時間の測定において、第２のストローブ信号に同期してゲート回路２２の出力を取り込み保持する構成を採用しているので、それぞれのデータに対応したゲート回路２２に、製造上のスピードのばらつきがあると、同一条件においてそれぞれのデータのインバリッド時間を測定することができなくなり、測定精度を損なうおそれがあった。これに対して、図６に示すこの実施形態の構成では、ゲート回路２２で比較する双方のデータをレジスタ２５、２６に保持しているので、ゲート回路２７のスピードのばらつきの影響を受けることなく測定を実施することが可能となる。
【００１９】
図７はタイミング判定回路の更に他の実施形態に係る構成を示す図であり、図８は図７に示す構成におけるバリッド時間の測定時の動作タイミングチャートを示す図であり、図９は図７に示す構成におけるインバリッド時間の測定時の動作タイミングチャートを示す図である。
【００２０】
この実施形態の特徴とするところは、図６に示す実施形態に比べて、図６のレジスタ２５をストローブ信号（ＳＴＲＢ）の立ち上がりエッジに同期したレジスタ４１に代え、図６に示すレジスタ２６をストローブ信号の立ち下がりエッジに同期したレジスタ４２に代え、図６の遅延回路２８をストローブ信号を遅延する遅延回路４３とし、図６のレジスタ２９を遅延回路４３の出力の立ち下がりエッジ、すなわち遅延されたストローブ信号の立ち下がりエッジに同期したレジスタ４４に代え、ストローブ信号の立ち上がりエッジを前述した第１のストローブ信号と同等に機能するものとし、ストローブ信号の立ち下がりエッジを前述した第２のストローブ信号と同等に機能するものとし、図８ならびに図９に示すように、１つのストローブ信号で図６に示す実施形態と同様の測定動作を実現したことにある。したがって、このような実施形態においては、図６に示す実施形態に比べて、構成を大型化ならびに複雑化することなく、ストローブ信号を削減して同様の効果を得ることができる。
【００２１】
【発明の効果】
以上説明したように、本発明によれば、テスタ装置の測定精度を上回るような極微小のデータ間スキューの測定が可能となる。また、１つ又は２つのタイミングにより各サイクルでのデータのタイミングを常にタイミング判定回路により判定し、トータルのテスト結果を出力するので、複数サイクル中でのデータ間スキューのワースト値を測定することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置の概略構成を示す図である。
【図２】タイミング判定回路の構成を示す図である。
【図３】データの遷移点のばらつきの様子を示す図である。
【図４】バリッド時間の測定時のタイミングチャートを示す図である。
【図５】インバリッド時間の測定時のタイミングチャートを示す図である。
【図６】タイミング判定回路の他の構成を示す図である。
【図７】タイミング判定回路の他の構成を示す図である。
【図８】図７に示す構成におけるバリッド時間の測定時のタイミングチャートを示す図である。
【図９】図７に示す構成におけるインバリッド時間の測定時のタイミングチャートを示す図である。
【図１０】従来のデータ間スキュー測定回路を有する半導体記憶装置の構成を示す図である。
【図１１】図１０に示す半導体記憶装置の動作タイミングチャートを示す図である。
【符号の説明】
１ 記憶装置のコア部
２ タイミング判定回路
３ バウンダリスキャンテスト回路
１１，３３ バッファ
１２，２１，２３，２５，２６，２９，３２，４１，４２，４４ レジスタ
１３ メモリアレイ
３１ セレクタ
２２，２７ ゲート回路
２４，３０ フリップフロップ
２８，４３ 遅延回路
Claims (8)
- 外部から供給されるクロック信号に同期して動作する同期型の半導体記憶装置において、
前記記憶装置から出力される複数ビットからなる出力データを受けて、第１のタイミングにおける前記出力データと、前記第１のタイミングとは異なる第２のタイミングにおける前記出力データとを比較し、その一致／不一致を判定する動作を、前記クロック信号に同期した動作サイクル毎に繰り返し行うタイミング判定回路を具備し、
前記第１のタイミングならびに前記第２のタイミングのいずれか一方のタイミングは前記動作サイクルにおいて前記出力データが確定しているタイミングで固定され、前記第１のタイミングならびに前記第２のタイミングのいずれか他方のタイミングは前記動作サイクルで可変され、
前記タイミング判定回路は、前記出力データの各ビットに対応して前記出力データのビット数と同数設けられ、前記第１のタイミングにおける前記出力データと、前記第２のタイミングにおける前記出力データとが一度でも不一致と判定された場合には、不一致の判定結果を出力することを特徴とする半導体記憶装置。 - 前記タイミング判定回路は、
前記第１のタイミングに同期して前記出力データを取り込み保持する第１のレジスタと、
前記第１のレジスタに保持された前記出力データと、前記記憶装置に与えられる前記出力データとを比較する論理ゲートと、
前記論理ゲートの出力を、前記第２のタイミングに同期して取り込み保持する第２のレジスタと、
前記第２のレジスタの出力を受けてセットされ、不一致の判定結果を保持出力するフリップフロップ回路と、
を具備することを特徴とする請求項１記載の半導体記憶装置。 - 前記タイミング判定回路は、
前記第１のタイミングに同期して前記出力データを取り込み保持する第１のレジスタと、
前記第２のタイミングに同期して前記出力データを取り込み保持する第２のレジスタと、 前記第２のタイミングを遅延して第３のタイミングを出力する遅延回路と、
前記第１のレジスタに保持された前記出力データと、前記第２のレジスタに保持された前記出力データとを比較する論理ゲートと、
前記論理ゲートの出力を、前記第３のタイミングに同期して取り込み保持する第３のレジスタと、
前記第３のレジスタの出力を受けてセットされ、不一致の判定結果を保持出力するフリップフロップ回路と、
を具備することを特徴とする請求項１記載の半導体記憶装置。 - 前記第１のタイミングは、前記出力データが確定しているタイミングに設定され、前記第２のタイミングを動作サイクル毎に変えることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
- 前記第２のタイミングは、前記出力データが確定しているタイミングに設定され、前記第１のタイミングを動作サイクル毎に変えることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
- 前記出力データに代えて前記クロック信号を受ける前記タイミング判定回路を具備することを特徴とする請求項１〜５のいずれか１項に記載の半導体記憶装置。
- 前記タイミング判定回路は、その判定結果がバウンダリスキャンテスト回路のシフトレジスタに出力されることを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置。
- 前記第１のタイミングは、タイミング信号の立ち上がり又は立ち下がりエッジにより生成され、前記第２のタイミングは、前記タイミング信号の立ち下がり又は立ち上がりエッジにより生成されることを特徴とする請求項１〜７のいずれか１項に記載の半導体記憶装置。
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