KR980006841A - 클럭 발생 회로(a clock generation circuit) - Google Patents

Abstract

본 발명은 외부로부터 입력된 소정의 주파수를 채배하여 시스템에서 필요로 하는 클럭을 얻어내는 클럭 발생 회로에 관한 것으로, 클럭 발생 회로는, 매스터 클럭(MCLK)이 제공되는 외부입력단자와, 입력신호로서 상기 매스터 클럭(MCLK)을 받아들여서, 상기 매스너 클럭(MCLK)을 소정의 시간동안 지연시켜 출력하는 적어도 하나 이상의 인버터로 구성된 지연수단과, 상기 지연수단으로부터 출력된 매스너 클럭(MCLK)이 로우 레벨일때는 하이 레벨을, 하이 헤벨일 때는 로우 레벨을 출력하는 상기 지연수단의 출력단자에 접속되는 입력단자를 갖고, 상기 클럭발생수단의 일 입력단자에 접속되는 출력단자를 갖는 인버터로 구성된 반전수단과, 두 입력 신호들로서 상기 매스너 클럭(MCLK)과 상기 반전수단으로부터의 출력을 각각 받아들여서, 상기 매스터 클럭(MCLK)의 주기에 비해 상대적으로 짧은 주기를 갖는 클럭(OCLK)을 발생시키는 상기 매스터 클럭(MCLK)의 입력단자에 접속되는 일 입력단자를 갖고, 상기 반전수단의 출력단자에 접속되는 타 입력단자를 갖는 익스클루시브 오어 게이트(XOR-gate)를 포함하고 있다. 이와 같은 장치에 의해서, 시스템에서 사용되는 클럭을 얻기 위한 회로의 구성을 간략화할 수 있고, 주파수에 관계없는 클럭의 제너레이션이 가능하다.

Description

클럭 발생 회로 (a clock generation circuit)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 실시예에 따른 클럭 발생 회로의 기본적 구성을 보여주는 일 예.

제3도는 본 발명의 실시예에 따른 클럭 발생 회로의 다른 예.

Claims (5)

1. 외부로부터 매스터 클럭(MCLK)을 입력받아 상기 매스터 클럭(MCLK)의 주기에 비해 상대적으로 짧은 주기를 갖는 클럭(OCLK)을 발생시키는 클럭 발생 회로에 있어서, 상기 클럭 발생 회로는 매스터 클럭(MCLK)이 제공되는 외부입력단자(10)와; 입력신호로서 상기 매스터 클럭(MCLK)을 받아들여서, 상기 매스터 클럭(MCLK)을 소정의 시간동안 지연시켜 출력하는 지연수단(21)과; 상기 지연수단(21)으로부터 출력된 매스터 클럭(MCLK)과 상이한 레벨을 갖는 클럭을 출력하는 반전수단(22)과; 두입력 신호들로서 상기 매스터 클럭(MCLK)과 상기 반전수단(23)으로 부터의 출력을 각각 받아들여서, 상기 매스터 클럭(MCLK)의 주기에 비해 상대적으로 짧은 주기를 갖는 클럭(OLCK)을 발생시키는 클럭발생수단(23)을 포함하는 것을 특징으로 하는 클럭 발생 회로.
2. 제1항에 있어서, 상기 지연수단(21)은 상기 매스터 클럭(MCLK)의 외부입력단자(10)에 접속되는 입력단자를 갖는 적어도 하나 이상의 인버터로 구성되는 것을 특징으로 하는 클럭 발생 회로.
3. 제1항에 있어서, 상기 반전수단(22)은 상기 지연수단(21)의 출력단자에 접속되는 입력단자를 갖고, 상기 클럭발생수단(23)의 일 입력단자에 접속되는 출력단자를 갖는 인버터인 것을 특징으로 하는 클럭 발생 회로.
4. 제1항에 있어서, 상기 클럭발생수단(23)은 상기 매스터 클럭(MCLK)의 입력단자에 접속되는 일 입력단자를 갖고, 상기 반전수단(22)의 출력단자에 접속되는 타 입력단자를 갖는 익스클루시브 오어 게이트(XOR-gate)인 것을 특징으로 하는 클럭 발생 회로.
5. 제1항에 있어서, 상기 클럭발생수단(23)으로부터 발생된 클럭(OCLK)은 상기 매스터 클럭(MCLK)의 주기에 비해 적어도 2배 이상의 빠른 주기를 갖는 것을 특징으로 하는 클럭 발생 회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.