SU1252788A1 - Устройство дл сопр жени источников и приемников с магистралью - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано дл  сопр жени , например , цифровых измерительных приборов с магистралью приборного интерфейса. Целью изобретени   вл етс  сокращение аппаратурных затрат устройства. Поставленна  цель достигаетс  тем, что в устройство, содержащее мультиплексор , регистры данных источников и приемника, регистр адреса, дешифратор адреса, регистр прерываний и блок дешифрации управл ющих сигналов, введены две группы элементов И и элемент ИЛИ. 1 з.п. ф-лы, 4 ип. с (О

Description

И:) i t lpt TCHHe (I i HocirrcH к вычисли- TCjibHoii технике н может Оыть испольэовано в системах магистральной структуры дл  сопр жени  приемников и источников информации, н частности серийно выг1ускае№,1х цифровых измерительных приборов с магистралью приборного интерфейса.

Цель изобретени  - сокращение аппаратурных затрат.

На фиг,1 представлена блок-схема устройства; на фиг.2 - функциональна  схема блока дешифрации управл ющих сигналов; на фиг.З и 4 - временные диаграммы обмена данными с приемниками и источниками.

Устройство содержит (фиг.1) блок св зи с магистралью, блок 2 дешифрации управл ющих сигналов, вход 3 сигнала прерывани  блока 1, элемент ИЛИ 4, мультиплексор 5, регистр 6 данных приемника, регистр 7 адреса, регистр 8 прерываний, регистр 9 данных источника, первую группу элементов И 10, дешифратор 11 адреса, вторую группу элементов И 12, блок 13 приемника, блок 14 источника, шину 1 данных на передачу, шину 16 адрес- данные на прием, шину 17 управлени , шину 18 местных сообщений, шину 19 синхронизации, шину 20 данных источника , шину 21 данных приемника.

Блок 2 дешифрации управл ющих сиг {налов (фиг.2) состоит из формировател  22 импульса включени  питани , элементов НЕ 23-26, элементов Ш1И-НЕ 27 и 28, элементов И 29-45, первого, второго, четвертого, шестого , п того и третьего триггеров 46-51, элементов 52-54 задержки, элементов И-НЕ 55-58 и элемента ИЛИ 59. На фиг.2 показаны линии 60-68 группы управл ющих входов блока 2, лини  (шина) 69 входа синхронизации, лини  70 входа сигнала режима работы блока 2, линии 71-74 первой группы выходов блока 2, линии 75-85 второй группы выходов блока 2 и лини  86 выхода сигнала аварий блока 2.

I

Дешифратор сигналов приема байта

построен на элементах НЕ 23, И 31, 32, 36 и 37 и элементе ИЛИ-НЕ 28, входы его образованы лини ми 61-63, а выходы - выходами элементов И 32, ИЛИ-НЕ 28, И 36 и 37.

Дешифратор сигналов состо ни  состоит из элементов НЕ 25, И 29, 33 и 35, И-НЕ 55 и 58, элементов 52 и

53 задержки. Порпый-п тый входы дешифратора образованы лини ми 71 и 69, входами элементов 53 задержки, И-НЕ 58 и линией 60, а первый-четвертый выходы - выходами :элементон И 35, 29, 33 и И-НЕ 5S.

Дешифратор сигналов сброса организован на элементах НЕ 26, И-НЕ 56 и 57 и И 39 и 40. Его п ть входов соединены соответственно с первым выходом дешифратора сигналов состо ни  (выход элемента И 35), с пр мым и инверсным выходами первого триггера 46, выходом первого элемента И 30 и линией 70, а группа выходов образована выходами элементов И 39 и -40.

Элементы И 41-44 образуют дешифратор сигналов передачи байтов: их выходы образуют группу выходов де- шифратора, а первый-четвертый входы соединены с линией 70, пр мым и инверсным выходами триггера 46 и выходом элемента НЕ 24.

Первый-четвертый элементы И обо- значены на фиг.2 позици ми 30, 34, 45 и 38,

Устройство работает следующим образом .

При включении питани  все элемен- ты устройства по сигналу Проп устанавливаютс  в исходное состо ние, в блоке 2 формируетс  сигнал готовности в линии 72, который по шине 18 поступает в блок 1.

Режим работы устройства определ етс  первичным адресом, поступающим через блок 1 из магистрали приборного интерфейса (не показано). При поступлении первичного адреса приемника в блоке 1 происходит сравнение пришедшего кода с адресом устройства. В случае совпадени  осуществл етс  функциональное подключение устройства к магистрали приборного интерфейса и оно настраиваетс  на прием информации. Следующим байтом на устройство поступает вторичный адрес, который задает адрес принимающего блока 13. Этот адрес записываетс  в

регистр 7. При наличии нул  в разр де Р регистра 7 на дешифратора 11 осуществл етс  дешифраци  пришедшего кода адреса. Блок 1 вьфабатывает сигнал в линии 63, свидетельствующий о готовности устройства к приему информации. Поступающие затем байты сообщени  занос тс  на регистр 6 данных приемника, на который может

.

быть записано такое колнчсстпо тов, которое способна параллельно прог:устить шима 21 данных приемника ( обеспечиваетс  занесение в рн ;-истр двух байтов) . Занесение каждог, бай- та в регистр 6 осуществл етсл по сигналам Прием 1 байта, Прием 2 байта (линии 81 и 82), которые поступают по шине 19 из блока 2, где они формируютс  по сигналам в линии 63, сопровождающим прием каж1;ого байта . Сигнал в линии 72 сбрасываетс  по сигналу в линии 63 при приеме каждого байта и вновь устанавливаетс  по сигналу в линии 61. Прием послед- него байта сопровождаетс  сигналом в линии 62, поступаюпщм через блок с магистрали приборного интерфейса. По сигналу Прием последнего байта блок 2 формирует на линии 83 сиг- нал Открыть ключи данных приемника который открывает элементы И 10, и слово поступает с регистра 6 на шину 21 данных приемника. Одновременно по сигналу последнего в линии 62 блок 2 формирует в линии 84 сигнал Запрос, который открывает элементы И 12, разреша  тем самым пепгда- -чу строба запроса приемника с выхода дешифратора 11 на выбранный блок 13,

По сигналу с выхода дешифратора 1 на блок 13 занос тс  байты длнных с шины 21. Блок 13 после приема слова данных формирует сигнал Ответ, ко- торый по линии 69 поступает логическим нулем на вход блока 2, свидетельству  о приеме данных. В случае непоступлени  сигнала Ответ блок 2 формирует в линии 86 сигнал Авари , который заноситс  на регистр В.

Работа устройства в режиме передачи данных от блока 14 источника на магистраль приборного интерфейса задаетс  первичным адресом источника , который, поступа  на блок 1, подключает устройство к магистрали приборного интерфейса и настраивает блок 1 на передачу информации из устройства . По поступающему затем вто- pHMHONfy адресу, аналогично с режимом (Приема данных, осуществл етс  обращение к выбранному блоку 14 при наличии нул  в заданном разр де регистра 7 или к регистру 8 прерываний, при наличии единицы в этом разр де.

Блок 14 источника, получивший сигнал запроса от дешифратора 11, уста

5 Ю 5 20 25 зо

, ,

5

0

5

навливает на шине 20 слово данных и -pcijivaipyev i линии 69 сигнал Ответ, котг рый пог.тупает на блок 2, где по : .;у сигналу в линии 85 устанавли- гз.чстс  сигнал Занести слово, стро- бирующий запись слова в регистр 9. ;1о сигналам Передача 1 байта, Пе- педача 2 байта (линии 79 и 80) бло- :а 2 записанное R регистре 9 слово поба гно передаетс  через мультиплексор 5 в блек 1 и далее на маги- -траль приборного интерфейса. Передача последнего байта данных источника сопровождаетс  сигналом в линии 74.

Передача содержимого регистра 8 прерываний осуществл етс  аналогич- ;(о. В этом случа-е в поступающем вторичном адресе бит разр да Р регист- -с. 7 должен быть равен единице. Дли- ::.. регистра 8 прерываний может быть рнвка числу используемых блоков 13 -. . приемников и источников плюс 1ДИН разр д дл  хранени  сигнала Авари , поступающего с блока 2 по линии 86. Чтение регистра 8 осуществл етс  аналогично чтению регистра 9. Сигналы передачи байтов Передача айта прер. Передача 2 байта прер Формируетс  в блоке 2 на лини х 77 I /8. ;хаок 2 форм1трует также в ли- ,;и х 75 и 76 сигналы сброса байтов рс-гистра 8 по мере их передачи на магистраль приборного интерфейса. iici элементе ШИ 4 формируетс  обоб- гаеиный сигнал прерывани , который по- 1:тупает через блок 1 на магистраль.

Предлагаема  структура регистра- 11Д1и сигналов прерывани  позвол ет об- сл:ужнвать запрос на прерывание, а также вести опрос готовности путем 1териоаического чтени  содержимого регистра 8 прерываний.

Все подключаемые к устройству блоки 13 и 14 представл ют собой приемники и источники информации. Каж- лый блок принимает на свой регистр слово данных, параллельно поступающее с шины 21 данных приемника, либо выдает со своего регистра слово данных на шину 20. Передача и прием сопровождаютс  служебным сигналом запроса дешифратора 11, который адресует выбранный блок 13 и 14 (приемник или источник) и сигналом Ответ, который формируетс  на ли- 69 выбранным блоком. Поступление сигнала Ответ на блок 2 свидетельJI

rinv oi . iKMK. iH Monun Ri-if panHnrfi 5.4(1- ка к ус гропгтну, iiPiKiCTyiT.nennf чтог о сиг иала тилпыпаот в блоке 2 фг)рмиро- Екание сш илла Л ари , кс ТорыГ поступает на пход perncipa прерываний по jniiiHH 86 ,

Работа бл(5ка 2 рассматриваетс  на примере обмена двухбайтными словами с гштнадпатью функпиональными блоками 13 и 14 приемниками и источниками . Блок 2 работает следующим образом.

По включении питани  отрицатель- ньпЧ импульс с выхода формировател  22 поступает по линии 71 на блок 1 и на вход элемента И 35, на выходе которого формируетс  обобщенный сигнал Сброс - логический нуль. По этим сигналам осуществл етс  установка IJ исходное состо ние всех элементов устройства. По сигналу Сброс, по- cтyпaющe fy на вход установки в единичное состо ние триггера 51, на линии 72 устанавливаетс  сигнал готовности - логическа  единица, переда- ваемьш в блок 1 .

В режиме приема данных по шине 17 на входы элементов И 31 и 32 поступает сигнал с линии 63 - логическа  единица при приеме каждого байта данных . При отсутствии сигнала в линии 62 (признак приема последнего (второго ) байта) и при поступлении сигнала по линии 61 на выходе элемента И 36 устанавливаетс  логическа  единица - сигнал Прием 1 байта, который по шине 19 разрешает занесение н pOi ncTp 6 первого байта данных .

При поступлении сигнала в линию 62 (логическа  единица) и при поступлении сигнала в линию 61 на выходе элемента И 37 устанавливаетс  сигнал (логическа  единица) Прием 2 байта. По этим сигналам логический нуль с выхода элемента ИЛИ-НЕ 28 поступает на аход установки в нулевое состо ние триггера 51, сбрасыва  тем самым сигнал в линии 72. Триггер 51 взводитс  при поступлении на синхронизирующий вход сигнала с линии 61, При возбужденном выходе элемента И 32 взводитс  триггер 47 и логическа  единица с его выхода (сигнал Открыт ключи данных приемника поступает по линии 83 на элемент И 10, разреша  постуааение данных на шину 21 данных приемника. По сигналу в линии 61 на последнем прин том байте данных взво/ /KK6

/пи сп триггер А9, и сигнал с. ег о выХ чда череч элемент ИЛИ 39 поступает по линии 84 на элементы И 12, разреша  тем самым передачу сигнала запроса с выхода дешифратора 11 на выбранный блок 13 приемника. Поступающий по линии 69 сигнал Ответ (логический нуль) через элемент И 29 сбрасывает триггеры 47 и 49, сообща  Q тем самым об окончании приема данных на блок 13 приемника.

I

В режиме передачи данных по переднему фронту сигнала в линии 64 при

5 наличии нул  в разр де Р регистра 7 (лини  70) взводитс  триггер 48. На его выходе устанавливаетс  логическа  единица, котора , поступа  через элемент ИЛИ 59, разрешает выдачу с вы0 хода дешифратора 11 сигнала запроса через элементы И 12. По сигналу Ответ сбрасываетс  триггер 48,и на элементе 52 задержки, элементах И 33 и 34, элементе НЕ 25, элементе И-НЕ

5 55 формируетс  сигнал Занесение слова - логическа  единица, который поступа  по линии 85, заносит на регистр 9 слово, установленное на шине 20 выбранным блоком 14. Одновре менно взводитс  триггер 50, на выходе которого устанавливаетс  сигнал (логическа  единица), который по линии 73 поступает в блок 1. По завершении занесени  данных на регистр 9 через временный интервал, определ емый элементом 52 задержки, сбрасы- ваетс  триггер 48. При сброшенном триггере 46 (на инверсном выходе - сигнал логической единицы) и при на личии единичного сигнала в разр ду Р регистра 7 на элементе И 44 формируетс  сигнал Передача 1 байта, который , поступа  по линии 79 на ль- типлексор 5, разрешает передачу на блок 1 первого байта данных источника . По окончании передачи байта по сигналу, поступающему по линии 66, сбрасываетс  триггер 50, снима  сигнал е линии 73. По сигналу в линии 68 взводитс  триггер 46 (на пр мом выходе устанавливаетс  логическа  единица ) и на элементе И 43 формируетс  сигнал Передача 2 байта, посту- пакхций по линии 80 на мультиплексор 5. Одновременно по единичному сигналу с пр мого выхода триггера 46 вновь взводитс  триггер 50, на его пр мом выходе устанавливаетс  единичный сигнал, вьдаваемый в линию 73.

5

5

0

5

7

При пгро.чпче ч(и:ледие 11 б. регистра 9 на члемеито И 58 IK; мремеи- мой чйдёржке на элементе 51  адерж ки формируетс  сигнал Передача закончена , который, поступа  на эле- мент И 35, формирует обобщенный сигнал Сброс (логический нуль), по кoтopo ry сброс тс  все элементы уст- |ройства. Передача последнего байта сопровождаетс  сигналом в линии 74, который формируетс  по сигналу в линии 67 на элементе И 38, с выхода которого поступает в блок 1 по линии 74. Чтение регистра 8 прерываний осуществл етс  аналогично, В этом случае разр д Р регистра 7 равен единице и триггер 50 взводитс  при совпадении на элементе И 34 сигналов линий 65 и 64, Сигнал Передача 1 байта прерывани  формируетс  на элементе И 42 при сброшенном триггере 46, На элементе И 41 формируетс  сигнал Передача 2 байта прерывани  сигналы, поступа  на мультиплексор 5 по лини м 77 и 78, разрешают переда- чу содержимого регистра 8, После передачи каждого байта на элементах И-НЕ 56, И 39, И-НЕ 58, И 40 формируютс  сигнал1 1 Сброс 1 байта прерывани  и Сброс 2 байта прерывани  (линии 75 и 76),

Claims (1)

1. Формула изобретени 

   1, Устройство дл  сопр жени  ис- точников и приемников с магистралью содержащее регистры данных источников , соединенные, информационным входом с информационными выходами источников , регистр прерываний, соединенный группой информационных входов с выходами запросов прерывани  источников и приемников, регистр данных приемника и регистр адреса, информационные входы которых соединены с информационным выходом блока св зи с магистралью, дешифратор адреса, группой информационных входов подключенный к группе выходов регистра адреса , мультиплексор, выход которого соединен с информационным входом блока св зи с магистралью, а первый информационный вход - с выходом регистра данных источника, и блок дешифрации управл ю1цих сигналов, групп управл ющих входов и перва  группа вькодов которого соединены соответственно с группами управл ющих входов

   .-

   to 15 20 , 25 зо

   5 , а55

   и Г1мход(м блока сн эи с магистралью, ;(х.)д (инхр(. - с выходами сигнала ответа источников и приемников, а втора  группа выходов - с управл ющими входами регистра адреса, дешифратора адреса, регистров данных источника и приемника, регистра прерываний и мультиплексора, отличающеес  тем, что, с целью сокращени  аппаратурных затрат, в него введены две группы элементов И и элемент ИЛИ, причем информационный вход регистра прерываний подключен к выходу сигнала аварии блока дешифра- |Ции управл ющих сигналов, втора  группа выходов которого подключена к управл ющим входам элементов И первой и второй групп и входу сброса регистра прерываний, группа выходов которого соединена с вторым информационным входом мультиплексора и группой входов элемента ИЛИ, выходом подключенного к входу сигнала прерываний блока св зи с магистралью, информационные входы элементов И первой группы соединены с выходом регистра данных приемника, а вькоды - с информационными входами приемников, информационные входы элементов И агорой группы подключены к выходам дешифратора адреса, а выходы - к входам запроса соответствук цих приемников и источников, вход сигнала режима работы блока дешифрации управл ющих сигналов соединен с соответствующим разр дом группы выходов регистра адреса, стробирующий вход которог о соединен с выходом сигнала сопровождени  адреса блока св зи с магистралью ,

   2, Устройство по п,1, о т л и - чающеес  тем, что блок дешифрации управл ющих сигналов содержит шесть триггеров, дешифратор сигналов приема байта, дешифратор сигналов состо ни , дешифратор сигналов сброса регистра прерывани , дешифратор сигналов передачи байтов, формирователь импульса включени  питани , элемент ИЛИ, элемент задержки, четыре элемента И, элемент ИЛИ-НЕ и элемент НЕ, причем первый-четвертый входы дешифратора сигналов состо ни  подключены соответственно к выходу, формировател  импульсов включени  питани , входу синхронизации блока и пр мому и инверсному выходам первого триггера, первый выход - к входам

   q

   сброса первого и второго триггеров, входу установки третьего триггера и первому входу дешифратора сигналоп- сброса прерынани , второй и третий входы которого подключены к пр мому и инверсному выходам первого триггера , а четвертый и п тый входы - соответственно к выходу первого элемента И и синхровходу первого триггера и к входу сигнала режима работы блока, информационному входу четвертого триггера, входу элемента НЕ и первому входу дешифратора сигналов предачи байтов, второй и третий вход которого соединены соответственно с пр мым и инверсным выходами первого триггера, а четвертый вход - с выходом элемента НЕ и первым входом второго элемента И, вторым входом подключенного к четвертому выходу и информационному входу первого триггера .а выходом - к первому входу элемента ИЛИ-ПЕ, выход которого соединен с установочным входом п того триггера, а второй и третий входы - соответственно с пр мым выходом первого триггера и выходом третьего элемента И, первый вход четвертого элемента И соединен с пр мым выходом первого триггера, второй и третий выходы дешифратора сигналов состо ни  соединены соответственно с входами сброса и шестого триггеров и с входом сброса четвертого триггера, а четвертый - с первым входом третьего элемента И, второй вход которого подключен к выходу четвертого триггера и первому входу элемента ИЛ выходом сое,циненного через элемент задержки с выходом сигнала аварии блока, а вторым входом - с выходом

   1252788

   С)

   10

   5

   0

   5

   0

   5

   шестого триггера, информационный вход которого подключен к выходу второго триггера, синхровходом соединенного с первым выходом дешифратора сигналов приема байтов, второй выход которого подключен к входу сброса третьего триггера, информационные входы третьего и второго триггеров, установочные входы второго, первого, четвертого и шестого триггеров соединены с шиной логической единицы, информационный вход п того триггера подключен к шине логического нул , синхровходы третьего и шестого триггеров соединены с первым входом дешифратора сигналов приема байтов и группой управл ющих входов блока, третий вход второго элемента И соединен с первым входом второго элемента И, синхровходом четвертого триггера и группой управл ющих входов блока, второй и третий входы дешифратора сигналов приема байтов, п тьй вход дешифратора сигналов состо ни , четвертый вход второго элемента И, вторые входы первого и четвертого элементов И и синхровход п того tpHr- гера соединены с группой управл ющих входов, выходы формировател  импульса включени  питани , третьего и п того триггеров и четвертого элемента И образуют первую группу входов блока, третий и четвертый выходы дешифратора сигналов приема байтов, выход второго триггера, выход элемента ИЛИ, выход третьего элемента И и группы выходов дешифраторов сигналов передачи байтов и сброса регистра прерьшаний образуют вторую группу выходов блока .

   Фке.7

   Проп на tuuHy 1в

   , ,. ,, .

   на шину /5

   у

   Запрос

   (от 5п 12)

   Мина 21 (данные дл  приемника

   Ответ (Лини  69)

   Фиг.З

   Запрос (от дл. 12}

   Шина Л7 (данные )

   Ответ (/ /w. /.f 91

   -lUiKTC O ь , И; тра;::

   {Доставитель В.Вертлиб Техред В.Кадар

   Тираж 671Подписное

   ВНИППИ Государственного комитета СССР

   по делам изобретений и открытий ПЗОЗЗ, Москва, Ж-:1, Раушска  наб., д. 4/5

   ;:ечно-ролиграфнческое предпри тие, г.Ужгород, ул. Проектна , 4

   Корректор С,Черни