KR960002003A - 메모리 시스템 - Google Patents

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KR960002003A
KR960002003A KR1019950009779A KR19950009779A KR960002003A KR 960002003 A KR960002003 A KR 960002003A KR 1019950009779 A KR1019950009779 A KR 1019950009779A KR 19950009779 A KR19950009779 A KR 19950009779A KR 960002003 A KR960002003 A KR 960002003A
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간 다케우치
마사시 호리구치
마사카즈 아오키
다케시 사카타
히토시 다나카
가츠미 마츠노
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
스즈키 진이치로
히타치 쬬오 엘·에스·아이·엔지니아링 가부시키가이샤
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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    • G06F13/1689—Synchronisation and timing concerns
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Abstract

규모와 칩 면적이 증대하여도 입출력회로에서 메모리블럭까지의 신호지연에 기인하는 속도열화 및 설계의 복잡화를 회피할 수 있게 메모리시스템을 제공한다.
메모리칩(SysO)은 각각 어드레스버퍼(AB) 및 어드레스카운터(AD.C)를 가지고 독자의 클럭으로 동작하는 복수의 메모리레이블럭(Bi)과 외부장치의 클럭(CLK)에 동기하는 제어회로(CNTLO)와 Bi에서 보내져오는 시리얼데이터를 제어회로(CNTLO)의 CLK에 동기하도록 속도변조를 행하는 버퍼(BFO)를 포함하는 데이터입출력동기회로( CLKMTO)를 가진다. 버퍼(BFO)와 각 메모리어레이블럭(Bi)은 데이터버스 I/O 로 연결되고, 외부클럭신호선을 메모리어레이블럭(Bi) 내부까지 분배하지 않는다.

Description

메모리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 메모리 시스템의 일실시예의 주요부를 나타내는 블럭도.

Claims (12)

  1. 복수의 메모리블럭과, 상기 각 메모리블럭을 제어하기 위한 공통의 제어회로를 적어도 가지는 메모리시스템에 있어서, 시리얼로 입력해가는 데이터를 필요한 주기로 변환해서 시리얼로 출력하는 데이터 입출력동기회로를 가지고, 상기 데이터입출력동기회로의 입력부와 상기 복수의 메모리블럭은 상기데이터버스에 접속하며, 상기 데이터입출력동기회로의 출력주기를 상기 데이터입출력 동기회로에 접속배치한 상기 제어회로에 의해 제어하도록 구성한 것을 특징으로 하는 메모리시스템.
  2. 복수의 메모리블럭과, 상기 각 메모리블럭을 제어하기 위한 공통의 제어회로를 적어도 가지는 메모리시스템에 있어서, 상기 각 메모리블럭은, 접속되는 상보데이터버스상의 한쌍의 전위가 같은 값에서 다른 값으로 또는 다른 값에서 같은 값으로 변화한 것을 검지해서 데이터기록을 행하는 어드레스 절환수단을 구비하는 것을 특징으로 하는 메모리시스템.
  3. 제2항에 있어서, 임의의주기에서 시리얼로 입력해가는 데이터를 필요한 주기로 변환해서 시리얼로 출력하는 데이터 입출력동기회로를 더 설치하게 되는 메모리시스템.
  4. 제1항 또는 제3항에 있어서, 상기 데이터입출력동기회로는 복수의 레지스터로 되는 버퍼를 가짐과 동시에, 상기 상보데이터버스상의 한쌍의 전위가 같은 값에서 다른 값으로 또는 다른 값에서 같은 값으로 변화한것에 호응해서 상기 복수의 레지스터 입력내의 하나의 상기 데이터 버스에 순회적으로 접속해가는 한편, 상기 제어회로에서의 클럭신호에 호응해서 상기 복수의 레지스터출력내의 하나를 외부장치로 데이터출력하기 위해 상기 제어회로의 출력선에 순차적으로 접속해가는 수단을 구비하는 메모리시스템.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 각 메모리블럭은, 어드레스버퍼 및 어드레스카운터를 구비하는 메모리시스템.
  6. 제5항에 있어서, 상기 각 메모리블럭은 연속한 어드레스데이터열을 상기 제어회로에서 공급된 초기어드레스 및 연속데이터수에 따라서 독자의 주기로 상기 제어회로에서의 제어없이, 상기 데이터버스에 시리얼로 출력하는 출력수단을 가지고, 상기 제어회로에서 공급되는 상기 데이터의 수는 최대에서도 상기 데이터입출력동기회로의 버퍼레지스터의 수인 메모리시스템.
  7. 제5항에 있어서, 상기 메모리블럭에서 상기 데이터버스를 통해 버퍼로 데이터를 전송할 때, 상기 메모리 블럭에서 상기 버퍼로 이미 전송되고, 외부장치로는 아직 출력되지 않은 미출력데이터의 수를 감시해서 미출력데이터의 수가 소정수를 초과한 경우에 상기 메모리블럭에 동작의 일시정지신호를 송출하는 버퍼상태신호 발생회로를 구비하는 메모리시스템.
  8. 제7항에 있어서, 상기 버퍼상태신호 발생회로는, 상기 일시정신호에 의해 상기 메모리블럭에서 상기 버퍼로의 데이터전송이 정지한 후, 상기 미출력데이터의 수가 소정수까지 감소한 경우에 상기 메모리블럭에 재시동의 신호를 송출하는 수단을 더 구비하는 메모리시스템.
  9. 제5항에 있어서, 상기 메모리블럭에서 상기 버퍼로 데이터를 전송할 때, 상기 메모리블럭에서 상기 버퍼로 이미 전송되어 외부장치로는 아직 출력되지 않은 미출력데이터의 수를 감지해서 미출력데이터의 수가 소정수까지 감소한 경우에 상기 제어회로에 상기 버퍼로부터의 데이터출력의 일시정지를 지시하는 신호를 송출하기위한 회로를 구비하는 메모리시스템.
  10. 제1항 내지 제9항중 어느 한 항에 있어서, 상기 메모리블럭은 메모리칩내의 분활된 복수의 메모리어레이브럭의 각 메모리어레이블럭이고, 상기 제어회로는 메모리칩내에 설치된 외부장치와의 인터페이스회로인 메모리시스템.
  11. 제10항에 있어서, 판독데이터를 검출해서 메모리리이블럭을 독자의 주기의 동작시키기 위한 클럭을 발행하는 클럭발생회로를 상기 각 메모리레이블럭마다 설치한 메모리시스템.
  12. 제1항 내지 제9항중 어느 한 항에 있어서, 상기 제어회로는 중앙연산처리장치이고, 상기 메모리블럭은 메모리칩인 메모리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950009779A 1994-06-06 1995-04-25 메모리시스템 KR100382669B1 (ko)

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JP94-123412 1994-06-06
JP12341294A JP3542380B2 (ja) 1994-06-06 1994-06-06 メモリシステム

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KR960002003A true KR960002003A (ko) 1996-01-26
KR100382669B1 KR100382669B1 (ko) 2003-07-18

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