JPH0388448A - 共通バス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子交換機を構成する複数の装置を接続して
データを転送する共通バスを制御する共通バス制御方式
に関する。

〔従来の技術〕

従来、この種の共通バス制御方式は、同期信号用バスお
よびデータ送受信用の共通バスに位相補正回路を直列に
挿入し、二つの同期用のフレームヘッド信号、すなわち
同期信号、によりデータ送受信時期を調整制御していた
。

第５図は従来の一例を示すシステムブロック図、また第
６図は第５図による信号の時間関係の一例を示すタイム
チャートである。

まず、第５図について説明する。第５図に示すように、
交換機は装置９１〜９３で構成され、装置９１が基本装
置になる。装置９１は同期信号作成回路１０．位相補正
回路１１〜１．３，１５．１６およびデータ送受信部１
４を有し、装置９２゜９３は位相補正回路２０〜２２．
２４〜２７・３０〜３２．３４〜３７、およびデータ送
受信部２３・３３をそれぞれ有する。装置９１〜９３間
の送信用バス５１〜５４は位相補正回路３４．３５゜２
４．２５．１５を順次、それぞれ接続し、受信用バス５
６〜５９は位相補正回路１６，２７，２６．３７．３６
を順次、それぞれ接続するとともに、位相補正回路１５
・１６を送受信バス５５で結合して、共通バス５０を形
成する。位相補正回路は基本クロックで時分割制御され
、１りロック分の遅延を与える。

共通バス５０の送受信のタイミング制御は、装置９１の
同期信号作成回路１０から送出される同期信号により、
位相補正回路１１，２０．３０をそれぞれ直列接続する
基本の同期信号線４０，４１．４２が装Ｗ９１〜９３そ
れぞれのデータ送受信部１４，２３．３３に接続する一
方、位相補正回路１３，１２．２２．２１．３２．３１
をそれぞれ直列接続する、送受信フレームヘッド設定用
の同期信号線４０．４３〜４７のうち信号線４３゜４５
．４７が装置９１〜９３それぞれのデータ送受信部１４
．２３．，３３を駆動する。すなわち、各装置ごとのデ
ータ送受信部１４，２３．３３は、二つの信号線により
二つの同期信号を受信しこの信号の遅延差から自動的に
共通バスの送受信タイミングを決定し、共通バス５０の
通信を可能にする。

ここで、第６図に第５図を併せ参照してデータ送受信部
１４，２３．３３が二つの同期信号の遅延差から自動的
に共通バスの送受のタイミングを決定する方法を説明す
る。

前述の構成により装置９１のデータ送受信部１４に入る
二つの同期信号４０・４３の遅延差は基本クロックの１
クロック分、また装置９２．９’３のデータ送受信部２
３．３３に入る二つの同期信号４１・４５．４２・４７
それぞれの遅延差は基本クロックの２クロック分および
３クロック分と、位相補正回路により装置番号が大きく
なるにしたがって大きくなる。各装置のデータ送受信部
１４２３．３３は位相補正回路を２段通り老番装置へ送
出する同期信号（装置９１では信号線４３、装置９２で
は信号線４５、装置９３では信号線４７）を、受信用共
通バスの受信タイミング信号、すなわちフレームヘッド
設定用同期信号とする一方、同期信号の遅延差によって
受信タイミング信号の発生時点からｒ４ｎ−４Ｊ　　（
ｎ＝装置番号〉クロック分前、すなわち装置９２では（
４Ｘ２−４−）４クロック分、装置９３では（４Ｘ３＝
４−）８クロック分だけ前、に送信用共通バスの送信タ
イミング信号を内部で自動的に作成し、これによってタ
イミングを一致させ共通バスの通信を可能としていた。

〔発明が解決しようとする課題〕

上述した従来の共通バス制御方式は、時分割制御されて
いる電子交換機のバスの構成が基本装置の基本クロック
から出力された信号を基準に共通バスの位相補正を１ク
ロック分づつ行なう構成となっているので、装置間ケー
ブル遅延等が基本クロックの１クロック周期より大きく
なる場合、共通バスの時分割スロットタイミングがずれ
て、正常なデータの送受信が行なわれなくなるという問
題点があった。

本発明の目的は上記問題点を解決した共通バス制御方式
を提供することにある。

〔課題を解決するための手段〕

本発明の共通バス制御方式は、複数のそれぞれの装置で
、位相補正゛回路を介して直列に接続するデータ送信用
バスが最若番装置を基本装置として折返し別の位相補正
回路を直列接続するデータ受信用バスに接続する共通バ
スを有し、この共通バスの時分割スロット同期用の位相
差をもって前記基本装置から老番装置に対し順次渡す二
つの同期用フレームヘッド信号（以後同期信号）が有す
る遅延差から、前記共通バスへのデータ送受信時期を決
定して共通バスのデータ送受信を制御する共通バス制御
方式において、若番装置から入力する二つの同期信号の
うち共通バスの時分割スロットの同期用フレームヘッド
設定用の第１の同期信号を折り返して再び若番装置へ送
出する折り返し回路と、老番装置へ送出する前記第１の
同期信号と前記老番装置の折り返し回路から折り返され
た第１の同期信号との遅延差を検出する遅延差検出回路
と、この遅延差検出回路の結果を入力し、前記送信用バ
スに直列挿入して伝送データの位相補正を行なうタイミ
ング調整回路と、同じく前記遅延差検出回路の検出結果
を入力し二つの同期信号のうち基本とする第２の同期信
号を老番装置へ出力するときこの第２の同期信号と前記
第１の同期信号との遅延差を制御する同期信号制御回路
とを有する。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示す基本構成図であり、
第２図は第１図の基本装置の一実施例を示す部分詳細図
である。また、第３図は第１図の主要装置での同期信号
及び共通バスの送受タイミング、共通バスの時分割制御
された内容の一例を示したタイムチャート、第４図は、
第１図における装置間の遅延差検出のタイミングの一例
を示したタイムチャートである。

まず、第１図に示すように、装置１の基本装置は同期信
号作成回路１０１位相補正回路１２・１３・１６．デー
タ送受信部１４．同期信号制御回路１００．遅延差検出
回路１０１．およびタイミング調整回路１０２を有し、
装Ｎ２は位相補正回路２１・２２・２５・２６・２７．
データ送受信部２３．同期信号制御回路２００．遅延差
検出回路２０１．タイミング調整回路２０２．および折
り返し回路２０４を有する。

同期信号作成回ｉｉ′８１０は同期信号制御回路１００
・２００・・・を信号線４０・７０・・・で直列接続す
ると共に、位相補正回路１３・１２・２２・２１・・・
を順次信号線４０・４３〜４５・・・で直列接続する。

一方でタイミング調整回路２０２９位相補正回路２５．
タイミング調整回路１０２は順次直列にデータの送信用
共通バス７３・７４で接続され、他方で位相補正回路１
６・２７・２６が順次直列にデータの受信用共通バス５
６・５７で接続され、且つタイミング調整回路１０２お
よび位相補正回路１６が装置１内の送受信バス５５で直
結されることにより、共通バス５０が形成される。

また、データ送受信部１４・２３はそれぞれ基本の同期
信号４０・７０および別の同期用フレームヘッド信号設
定用の同期信号４３・４５を入力して送信用共通バス５
５・７３ヘデータ送信すると共に受信用共通バス５５・
５７からデータを受信する。

更に、従来の回路に追加されるものとして、位相補正回
路１２から受信する同期信号４４を入力して若番装置１
へ折り返し送信する折り返し回路２０４が基本装Ｗ１以
外の装置２・・・にあり、且つすべての装置１・・・ご
とに老番装置２・・・へ送信する同期信号４４・・・お
よび老番装置２・・・の折り返し回路２０４・・・から
受信する折り返し信号７１・・・を入力し同期信号制御
回路１００・２００・・・およびタイミング調整回路１
０２・２０２・・・を、それぞれ制御する制御信号７２
・・・を出力する遅延差検出回路１０１・２０１・・・
を有する。これらの回路は、第２図に示すように、同期
信号制御回路１００がロード値設定回路１１０およびカ
ウンタ１１１を、遅延差検出回路１０１がリセット信号
作成回路１０３、カウンタ１０５．ラッチ回路１０７．
およびデコーダ１０９を、またタイミング調整回路１０
２が位相補正回路１１２．セレクタ１１３．および位相
補正回路１１４を、それぞれ有する。

次に、第１図から第４図までを併せ参照して装置１（基
本装置〉と装置２との間のケーブル等による遅延差が１
クロック以上遅延した場合を例にとり説明する。尚、第
１図から第４図までに示す構成要素で、前述の第５図お
よび第６図に示す楕　０ 数要素と同一のものには同一番号符号を付与しその説明
を省略する。

装置１から送出された同期信号４４を装置２から再び装
置１へもどすための折り返し回路２０４を装置２が有し
、この折り返し回路２０４から折り返された同期信号７
１が装置ｌの遅延差検出回路１０１へ送出される。また
、遅延差検出回路１０１は、装置間遅延差を検出するた
めに装置２へ送出する同期信号４４を遅延差検出回路１
０１の中にあるリセット信号作成回路１０３で受信し、
リセット信号作成回路１０３は第４図に示すようなリセ
ット信号１０４を作成しカウンター１０５へ送出する。

カウンター１０５はリセット信号１０４により初期設定
され基本クロックによって計数歩進する。計数歩進値１
０６はラッチ回路１０７に送出され、装置２の折り返し
回路２０４から折り返された同期信号７１によってラッ
チ回路１０７で一時保留される。ラッチ回路１０７から
出力したラッチ値１０８がデコーダ１０９によって符号
変換されたデコード値７２は、同期信号制御回路１００
の中に入るロード値設定回路１１０およびタイミング調
整回路１０２の中にあるセレクタ１１３に送出される。

遅延差検出回路１０１は、第４図に示すように同期信号
４４および同期信号７１の遅延差が基本クロックの２ク
ロック以上であり、カウンター１０５の出力１０６のカ
ウンタ値１をラッチ回路１０７が一時保留して出力１０
８で装置間遅延差１と認識し、デコーダ１０９の出力の
デコード値７２が符号１を示している。このデコード値
７２を受信した同期信号制御回路１００の中にあるロー
ド値設定回路１１０はカウンター１１１のロード値を設
定しカウンター１１１はロード端子に同期信号４０を入
力し、キャリー（ＣＲ）信号を装置２の同期信号７０と
して送出する。この同期信号７０を同期信号制御回路１
００は、追加した遅延差検出回路１０１の出カフ２にし
たがって、入力する同期信号４０から１クロック分の遅
延をもたずに装置２へ送出する。

これによって装置２の中のデータ送受信部２３に入力さ
れる二つの同期信号４５．７０の通常の遅延差２は遅延
差３になる。そのためデータ送受信部２３は、第３図に
示すようにデータの送信タイミングが通常より遅れ、基
本クロックの３クロック分になったとき、（４Ｘ３”−
４＝）８クロック分早くなる。しかし送信用共通バス７
３は位相補正回路２５の１クロック分および装置間遅延
が１クロック分あるため送信用共通バス７４が装置１に
到着した時は３クロック分早くなる。

この３クロック分のタイミングを調整するためタイミン
グ調整回路１０２は、遅延差検出回路１０１から出力さ
れたデコード値７２によってセレクタ１１３を制御し送
信用共通バス７４を基本クロックの２クロック分の位相
補正（２クロック分の遅延をする〉回路１１２を通し、
且つ１クロック分の位相補正（ｌクロッ２分の遅延をす
る）回路１１４に送出することで、装置間遅延差が１ク
ロック以上になっても正常なバス制御が行なえるように
、同期信号制御回路１００が遅延なしとなり、第３図の
上下２ケ所の送受信用バス５５は一　３− 致する。

〔発明の効果〕

以上説明したように本発明は、電子交換機を構成する装
置間に送出する同期用フレームヘッド信号の一つとこの
信号を老番装置に送出し、老番装置の折り返し回路によ
って再び若番装置へもどってきた同期用フレームヘッド
信号との遅延を検出し、この検出した遅延差から同期用
フレームヘッド信号の１つの送出タイミングを早くし、
老番装置へ送出する２つの同期用フレームヘッド信号遅
延差を大きくして送出することと、共通バスの位相補正
の回数を自動的に変更することにより、装置間ケーブル
遅延等が基本クロックの１同期より大きくなっても正常
なデータ転送ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の共通バス制御方式の一実施例を示すシ
ステム構成図、第２図は第１図の部分詳細の一例を示す
ブロック図、第３図および第４図　４ は第１図および第２図の主要箇所の信号関係の一例を示
すタイムチャート、第５図は従来の一例を示すシステム
構成図、第６図は第５図の信号関係の一例を示すタイム
チャートである。 １．２・・・装置、１０・・・同期信号作成回路、１２
１３．１６，２１，２２，２５，２６．２７・・・位相
補正回路、１４．２３・・・データ送受信部、１００．
２００・・・同期信号制御回路、１０１，２０１・・・
遅延差検出回路、２０４・・・折り返し回路。

Claims (1)

【特許請求の範囲】
1. 複数のそれぞれの装置で、位相補正回路を介して直列に
   接続するデータ送信用バスが最若番装置を基本装置とし
   て折返し別の位相補正回路を直列接続するデータ受信用
   バスに接続する共通バスを有し、この共通バスの時分割
   スロット同期用の位相差をもって前記基本装置から老番
   装置に対し順次渡す二つの同期用フレームヘッド信号（
   以後同期信号）が有する遅延差から、前記共通バスへの
   データ送受信時期を決定して共通バスのデータ送受信を
   制御する共通バス制御方式において、若番装置から入力
   する二つの同期信号のうち共通バスの時分割スロットの
   同期用フレームヘッド設定用の第１の同期信号を折り返
   して再び若番装置へ送出する折り返し回路と、老番装置
   へ送出する前記第１の同期信号と前記老番装置の折り返
   し回路から折り返された第１の同期信号との遅延差を検
   出する遅延差検出回路と、この遅延差検出回路の結果を
   入力し、前記送信用バスに直列挿入して伝送データの位
   相補正を行なうタイミング調整回路と、同じく前記遅延
   差検出回路の検出結果を入力し二つの同期信号のうち基
   本とする第２の同期信号を老番装置へ出力するときこの
   第２の同期信号と前記第１の同期信号との遅延差を制御
   する同期信号制御回路とを有することを特徴とする共通
   バス制御方式。