DE4430631C1 - Schaltungsanordnung zur Leistungsreduzierung in integrierten Schaltkreisen - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1.

Im Zuge von immer komplexeren integrierten Schaltungen, wie beispielsweise VLSI-Schaltungen, kommt dem Leistungsverbrauch eine zunehmende Bedeutung zu. Generell wird bei jedem Schalt­ vorgang Leistung verbraucht und Wärme abgeführt. Mit höheren Integrationsdichten wird dabei die Fläche zum Abführen der Wärme immer kleiner, und damit einhergehend auch die Wärme­ entwicklung des betreffenden Chips bzw. Bausteins immer höh­ er. Insbesondere kommt dieser Effekt bei bitbreiten Bussyste­ men zum Tragen, da der Leistungsverbrauch mit Länge und Brei­ te der Busleitung, mit der Anzahl der Gatter oder Zellen, die ihre Signale auf das Bussystem geben, sowie der Taktrate des Bussystems zunimmt. Diese Bedingungen sind insbesondere bei Bausteinen erfüllt, die in Kommunikationssystemen eingesetzt werden.

So werden hier insbesondere Bausteine mit sehr breiten Bussy­ stemen verwendet. Typische Busbreiten liegen dabei etwa in der Größenordnung von 16 bis zu 500 Bit. Da hierüber große Bit-Wechsel mit einer hohen Taktrate durchgeführt werden, ist damit auch ein entsprechend großer Leistungsverbrauch verbun­ den.

Generell müssen die über derartige Bussysteme zu übertragen­ den Informationsinhalte, die als Strom- bzw. Spannungssignale verschlüsselt sind, schnell und sicher detektiert und bewer­ tet werden, wobei die Erfordernis besteht, die Bewertung mög­ lichst schnell und leistungsarm durchzuführen. Bisher wurden bei derartigen hochparallelen Bussystemen in den Fällen, in denen Informationsinhalte als Spannungssignale verschlüsselt sind, zur Leistungsreduzierung die Spannungspegel auf den Bus­ leitungen leicht in der Größenordnung von ca. 0,5 V bis 1,5 V abgesenkt. Je größer der Hub der Spannungssignale, umso sich­ erer ist auch die Detektion. Allerdings sind in den vergange­ nen Jahren auch Vorrichtungen offenbart worden, wo eine reine Strombewertung, also eine Bewertung der die Informationsin­ halte tragenden Stromsignale durchgeführt wird. Dabei wird der nicht zu vermeidende Spannungshub auf den Busleitungen möglichst klein gehalten (0 Volt im Idealfall). Dies wird er­ reicht, indem der Lastwiderstand der betreffenden Detektor­ schaltung möglichst klein ausgelegt wird. Dabei liegt der Vorteil einer reinen Strombewertung darin, daß die betreffen­ den Detektorschaltungen leistungsärmer und schneller reagie­ ren können, als vergleichbare Bewertungsschaltungen zur Span­ nungsbewertung.

Generell gilt, daß mit der Länge der Busleitungen diese Vor­ teile um so schwerer wiegen. Derartige Vorrichtungen zur Strombewertung werden beispielsweise in der Druckschrift "A 40 ns 64Mb DRAM with 64-b-Parallel Data Bus Architecture", Masao Taguchi et al., IEEE Journal of Solid-State-Circuits Vol. 26, No.11, November 91 angesprochen. Dabei besteht al­ lerdings das Problem, daß die dort angesprochene Realisierung einer Vorrichtung zur Strombewertung pro auszugebendem Bit zwei Busleitungen mit komplementären Stromsignalen erforder­ lich macht, um Störungen von Nachbarleitungen mit vollem CMOS Pegel unterdrücken zu können. Weiterhin sind damit zwei Bewe­ rtungsschaltungen erforderlich, was zusätzlichen Aufwand im Baustein bedeutet.

Der Erfindung liegt die Aufgabe zugrunde, eine Bewertung von Stromsignalen derart effizient durchführen zu können, damit der Vorteil der leistungsärmeren Regelung voll zum Tragen kommt.

Die Erfindung wird, ausgehend vom Oberbegriff des Patentan­ spruchs 1, durch die im kennzeichnenden Teil angegebenen Merkmale gelöst.

Vorteilhaft an der Erfindung ist, daß jeweils eine der Strom­ bewertungseinrichtungen in eine, jeweils zugeordnete Buslei­ tung eingefügt ist. Damit wird das über die zugeordnete Bus­ leitung zugeführte Stromsignal in ein Spannungssignal umge­ wandelt. Erfindungsgemäß wird damit lediglich eine Busleitung benötigt. Weiterhin ist erfindungsgemäß eine weitere Busleit­ ung für das gesamte Bussystem zur Übertragung eines Steuersi­ gnals vorgesehen, mittels der das auf der Busleitung zuge­ führte Stromsignal unmittelbar nach dem Umsetzvorgang unter­ brochen wird. Damit wird sichergestellt, daß die Stromzufuhr von der sendenden internen Einrichtung dann unterbrochen wird, wenn die Bewertung der Stromsignale bereits abgeschlos­ sen ist, womit eine deutliche Reduzierung an Verlustleistung verbunden ist.

Weitere Ausgestaltungen der Erfindung sind in den Unteran­ sprüchen vorgesehen.

Gemäß Anspruch 2 ist vorgesehen, daß in die weitere Buslei­ tung eine weitere Strombewertungseinrichtung eingefügt ist, die als Spannungssignale Rücksetzsignale erzeugt, durch deren Auftreten die Unterbrechung der Stromsignale bewirkt wird. Damit kann das Stromsignal auf den Busleitungen in effizien­ ter Weise abgeschaltet werden.

Gemäß Anspruch 3 ist vorgesehen, daß in den Ausgangskreis ei­ ner jeden Strombewertungseinrichtung jeweils ein Schalttran­ sistor eingefügt ist, der ebenfalls durch die Rücksetzsignale gesteuert ist. Damit ist der Vorteil verbunden, daß die er­ haltenen Informationen nach dem Rücksetzvorgang der Strombe­ wertungseinrichtung nicht verloren gehen.

Gemäß Anspruch 4 ist vorgesehen, daß die von der weiteren Strombewertungseinrichtung erzeugten Rücksetzsignale über eine Verzögerungseinrichtung der Steuerlogik sowie den Schalttransistoren zugeführt sind. Damit ist der Vorteil ver­ bunden, daß eine Sicherheitsmarge für die Strombewertung der auf der Busleitung geführten Signale eingehalten wird.

Gemäß Anspruch 5 ist vorgesehen, daß jeder der Strombewer­ tungseinrichtungen als Referenzsignale für die Umsetzung feste Spannungspegel zugeführt werden, die von einer Vor­ richtung zur Pegelerzeugung generiert werden.

Gemäß Anspruch 6 ist vorgesehen, daß die Steuerlogik eine Schieberegisterkette aufweist, deren Schieberegister jeweils einer der internen Einrichtungen der jeweiligen Busleitung zugeordnet sind. Damit ist sichergestellt, daß immer nur eine interne Einrichtung jeweils einer Busleitung ein Stromsignal zuführt.

Gemäß Anspruch 7 ist vorgesehen, daß das Busleitungssystem aus chipinternen Verdrahtungsebenen gebildet ist, wobei in der mittleren Verdrahtungsebene eine negative und/oder posi­ tive Versorgungsspannung für über oder unter den das Buslei­ tungssystem bildenden Verdrahtungsebenen liegende Einrichtun­ gen geführt ist. Damit ist der Vorteil verbunden, daß Pegel­ einstreuungen insbesondere von den chipinternen Leitungen, die Signale mit vollem CMOS-Pegel führen,vermieden werden können.

Gemäß Anspruch 8 ist vorgesehen, daß das Busleitungssystem aus einer mittleren Verdrahtungsebene des jeweiligen Schalt­ kreises gebildet ist, und die darüber bzw. darunterliegende, eine positive und/oder negative Versorgungsspannung führende Verdrahtungsebene als Abschirmung dient. Damit ist der Vor­ teil verbunden, daß Pegeleinstreuungen vermieden werden kön­ nen.

Die Erfindung wird im folgenden anhand eines Ausführungsbei­ spieles näher erläutert.

Es zeigen:

Fig. 1 die erfindungsgemäße Vorrichtung;

Fig. 2 eine Pegelerzeugungsschaltung;

Fig. 3 ein durch die erfindungsgemäße Vorrichtung erzeugtes Zeitdiagramm.

In Fig. 1 ist die erfindungsgemäße Vorrichtung aufgezeigt. Dabei wurde insbesondere darauf Wert gelegt, daß Prozeß­ schwankungen weitgehend kompensiert werden.

In vorliegendem Ausführungsbeispiel wird davon ausgegangen, daß das chipinterne Bussystem insgesamt m Busleitungen B₁ . . . B_m aufweist. Erfindungsgemäß wird noch eine weitere Bus­ leitung B_m+1 verwendet, die als Steuerleitung dient. An die Busleitungen B₁ . . . B_m sind jeweils bausteininterne, als Latch- Zellen ausgebildete Einrichtungen . . . L_n, L_n+1 . . . herangeführt. In Fig. 1 sind lediglich die beiden Latch-Zellen L_n, L_n+1 auf­ gezeigt. Sie sind über ihre internen Schalttransistoren T₁ an der Busleitung B₁ angeschaltet. In gleicher Weise sind noch weitere Latch-Zellen an die Busleitungen B₂, B₃ . . . B_m ange­ schaltet. Daraus wird ersichtlich, daß z. B. die Latch-Zelle L_n m-fach im Baustein vorhanden ist. Alle Latch-Zellen werden von einer Steuerlogik STL gesteuert. Diese weist z. B. eine Mehrzahl von miteinander verbundenen Schieberegistern auf, wo­ bei in Fig. 1 lediglich die beiden Schieberegister SR_n, SR_n+1 aufgezeigt sind. Dabei ist jedes der Schieberegister z. B. SR_n den m Latch-Zellen L_n zugeordnet. Gleiches gilt für die Zuor­ dnung der übrigen Schieberegister z. B. L_n+1, die den m Latch- Zellen L_n+1 zugeordnet ist. Die Verbindung zwischen zwei Schieberegistern wird den Steuereingängen der Schalttransi­ storen T₁ zugeführt.

Weiterhin ist eine Strombewertungsschaltung SB₁ in die Bus­ leitung B₁ eingefügt. Die Busleitung B₁ ist dabei eingangs­ seitig an erstere am Punkt E herangeführt. Ausgangsseitig wird die Busleitung B₁ am Punkt O weitergeführt und einem Transistor T₁₀ zugeschaltet. Dieser ist mit weiteren Latch- Zellen LO verbunden. Somit speichert und stellt das Signal BO₁ die Information auf der Busleitung B₁ dar. Damit wird die Busleitung B₁ zwar physikalisch aber nicht logisch unterbro­ chen.

In gleicher Weise sind die übrigen Strombewertungsschaltungen SB₂ . . . SB_m in die zugeordneten Busleitungen B₂ . . . B_m eingefügt. Die Busleitung B_m+1 ist als Steuerleitung vorgesehen. An sie ist eine Einrichtung DR über einen Transistor T₁₁ herange­ führt. Die Einrichtung DR ist dabei in gleicher Weise ausge­ bildet wie die Schieberegister SR_n der Steuerlogik STL. In die Busleitung B_m+1 ist eine Vorrichtung SB_m+1 in gleicher Weise eingefügt wie die Strombewertungsschaltungen SB₁ . . . SB_n in ihre jeweils zugeordneten Busleitungen. Ausgangsseitig wird die Busleitung B_m+1 am Punkt O wieder der Vorrichtung SB_m+1 entnommen und über eine Verzögerungseinrichtung D einer weiteren Logik zugeführt, wo das derart entstandene Signal als Rücksetzsignal RESET den Einrichtungen des Busleitungssy­ stems zugeführt wird. Den Strombewertungsschaltungen SB₁ . . . SB_m, SB_m+1 werden feste Spannungspegel N, P zugeführt, die von einer Pegelerzeugungsschaltung PE erzeugt werden.

Im folgenden soll die Funktionsweise der erfindungsgemäßen Vorrichtung näher erläutert werden:

Die m+1 Busleitungen werden auf einem bestimmten Potential durch die Strombewertungseinrichtungen SB₁ . . . SB_m, SB_m+1 gehal­ ten, welches sich aus der Differenz der positiven Versorgun­ gsspannung VDD und der Einsatzspannung U_tn des betreffenden n-Kanal Transistors T₁₂ ergibt. Durch einen Auswahlschalter OUTS_n wird die Information "BIT_n" invertiert und auf die be­ treffende Busleitung wie beispielsweise B₁ gegeben. Der Tran­ sistor T₁ ist hochohmig - und damit flächenmäßig klein - di­ mensioniert, so daß der auf der Busleitung geführte Span­ nungspegel fast unverändert bleibt. Es fließt dann lediglich ein Strom I₁ durch das Lastelement in der betreffenden Strom­ bewertungsschaltung wie z. B. SB₁ und wird dann ausgewertet.

Es wird davon ausgegangen, daß die Informationsinhalte von internen Verarbeitungseinrichtungen des integrierten Schalt­ kreises den Latch-Zellen zugeführt werden. Die Zuführung der Informationsinhalte erfolgt dabei mit Hilfe von Spannungssig­ nalen. In den Latch-Zellen werden die Informationsinhalte ge­ speichert. Die Steuerlogik STL trägt dafür Sorge, daß ledig­ lich eine der Latch-Zellen, also beispielsweise die Latch- Zelle L_n auf die betreffende Busleitung, also beispielsweise die Busleitung B₁ zugreift und dieser die entsprechende In­ formation zuführt. Dies erfolgt unter Abgabe eines Stromsig­ nals. Im Punkt E wird der Strombewertungsschaltung SB₁ das betreffende Stromsignal zugeleitet. Hier erfolgt jetzt eine Umsetzung in ein Spannungssignal, das in der Einrichtung INV3, T₈ und T₉ abgespeichert wird und am Punkt O ausgangs­ seitig dem Transistor T₁₀ übergeben wird.

Zeitgleich zu diesem Vorgang wird exakt zu dem Zeitpunkt, wo von der Latch-Zelle L_n das Stromsignal der Busleitung B₁ übergeben wird, von der Einrichtung DR das Ausgangssignal OUTR über den Schalttransistor T₁₁ der Busleitung B_m+1 über­ geben. In der zugehörigen Vorrichtung SB_m+1 wird in gleicher Weise eine Umsetzung des Stromsignals in ein Spannungssignal durchgeführt, wie in den übrigen Strombewertungsschaltungen. Ausgangsseitig wird das entstandene Ausgangssignal einer Ver­ zögerungseinrichtung D zugeschaltet, über die das Signal über eine weitere Logikeinrichtung als Rücksetzsignal RESET dem Schalttransistor T₁₀, den übrigen Strombewertungsschaltungen SB₁ . . . SB_m sowie der Steuerlogik STL zugeführt wird, womit ein Rücksetzen dieser Einrichtungen erfolgt.

Mit dem Rücksetzsignal RESET wird dafür Sorge getragen, daß die Stromzuführung auf den Busleitungen wie beispielsweise B₁ unterbrochen werden, indem der Auswahlschalter z. B. OUTS_n zurückgesetzt wird. Damit wird dann keine weitere Leistung verbraucht. Zum einen wird dadurch erreicht, daß die Buslei­ tungen B₁ . . . B_m nur noch minimal umgeladen werden müssen und der Strompuls größtenteils in die betreffende Strombewertung­ sschaltung SB₁ . . . SB_m fließt und nicht zum Auf- oder Entladen der Busleitung benötigt wird. Zum anderen wird damit die Puls­ länge auf ein Minimalmaß beschränkt, wobei noch gegebenen­ falls eine Sicherheitsmarge, die durch eine Verzögerungsein­ richtung D erfolgt, eingebaut ist. Generell läßt sich die verbleibende Spannungsänderung auf der Busleitung B₁ auf 1/20 . . . 1/50 des bei einer Spannungsbewertung üblichen CMOS-Pe­ gels einstellen. Die Vorrichtung SB_m+1 wird mit jedem Taktsi­ gnal CLOCK aktiviert. Die Signalverhältnisse in Form eines Zeitdiagramms sind in Fig. 3 dargestellt.

Der Vorteil der erfindungsgemäßen Vorrichtung liegt in der Verwendung lediglich einer Busleitung, um Informationsinhalte in Form von Stromsignalen übertragen zu können. Damit werden insbesondere keine komplementären Stromsignale übertragen, die beim Stand der Technik Pegeleinstreuungen vermeiden. In­ sofern sind hier Maßnahmen zu ergreifen, die jenen Pegelein­ streuungen entgegenwirken. Generell sind bei integrierten Schaltungen bis zu zwei Quellen vorhanden, die für Pegelein­ streuungen verantwortlich sind:

So ist eine erste Quelle stets mit der geometrischen Anord­ nung der Busleitungen zueinander verknüpft, wo eine jede Bus­ leitung von zwei jeweils benachbarten Busleitungen umgeben ist. Letztere können immer dann die Ursache von Pegelein­ streuungen auf der in der Mitte liegenden Busleitung sein, wenn über sie Strom geführt wird, während die in der Mitte liegende Busleitung keinen Strom führt. Derartige Pegelein­ streuungen treten dabei in der Regel als kapazititve Einkopp­ lungen auf und sind auf zwei Komponenten zurückzuführen. Die erste Komponente bildet die absolute Spannungshöhe der auf den beiden Nachbarleitungen geführten Signale. Diese ist im Falle einer Strombewertung generell sehr klein, wodurch auch möglicherweise auftretende Einkopplungen gering gehalten werden können. Die verbleibende Komponente stellt die Änder­ ungsgeschwindigkeit der Spannungspegels der auf den Nachbar­ leitungen geführten Signale dar. Dabei gilt, daß je schneller die Änderungsgeschwindigkeit ist, desto mehr Pegeleinstreuun­ gen auf der in der Mitte befindlichen Busleitung eingekoppelt (relative Spannungseinkopplungen) werden. Die Änderungsge­ schwindigkeit ist jedoch bei integrierten Schaltungen, in denen eine Strombewertungen vorgenommen wird, ebenfalls ge­ ring, weil der Eingangstransistor der Strombewertungsschal­ tung niederohmig im Verhältnis zur Kapazität der Busleitung gehalten werden kann. Damit machen die relativen Spannungs­ einkopplungen nur noch ca. 10% derjenigen bei einer Span­ nungsansteuerung der Busleitungen aus.

Die zweite Quelle, die für die Pegeleinstreuungen verantwort­ lich ist,betrifft andere Leitungen, über die Signale mit vol­ lem CMOS-Hub übertragen werden. Zur Realisierung der erfin­ dungsgemäßen Anordnung ist es wesentlich, das Busleitungssys­ tem derart auszugestalten, daß mit CMOS-Pegel geführten Sig­ nale keine Einkopplungen auf die Busleitungen ausüben. Erfin­ dungsgemäß werden hierzu sich unterscheidende chipinterne Verdrahtungsebenen als Busleitungssysteme ausgebildet, wobei beispielsweise die mittlere Verdrahtungsebene für die negati­ ve oder positive Versorgungsspannung über oder unter dem Bus­ bereich benutzt wird. Bei vorliegendem Ausführungsbeispiel haben Störungen auf der positiven Versorgungsspannung keinen Einfluß. Alternativ kann auch die mittlere Verdrahtungsebene als Busleitungssystem genutzt werden, wobei die darüberlieg­ ende bzw. darunterliegende Schicht als Abschirmung in Form von positiver und/oder negativer Versorgungsspannung geführt wird. Dabei gilt es zu beachten, daß eine positive Versor­ gungsspannung zu bevorzugen ist, da sie das Referenzpotential des Pegels des Busleitungssystems darstellt.

Im folgenden werden die einzelnen Einrichtungen näher be­ schrieben:

In Fig. 2 ist die Pegelerzeugungsschaltung PE aufgezeigt. Sie weist die Transistoren T₁₂ und T₁₃ auf, die von einem konst­ anten Strom I_konst durchflossen werden, dessen Betrag wenige µA beträgt. Dieser Strom beaufschlagt den Knotenpunkt P mit einer Spannung U, die sich aus der Differenz der positiven Versorgungsspannung VDD, der Einsatzspannung U_tn des n-Kanal Transistors T₁₂ sowie der Einsatzspannung U_tp des p-Kanal Transistors T₁₃ ergibt. Ein wesentlicher Gesichtspunkt dabei ist, daß die beiden Transistoren T₁₂ und T₁₃ nahe ihrer Ein­ satzspannung betrieben werden, so daß Prozeßschwankungen kei­ nen Einfluß auf die prinzipielle Funktionsweise dieser Schal­ tungsanordnung haben. Weiterhin wird der Knotenpunkt P kapaz­ itiv geblockt, um Überkopplungen von Busleitungen gegeneinan­ der zu vermeiden. Die Pegelerzeugungsschaltung PE ist jeweils einmal pro Strombewertungsschaltung SB₁ . . . SB_m, SB_m+1 vorgeseh­ en. Der Knotenpunkt N liegt an der positiven Versorgungsspan­ nung VDD und wird darüber abgeblockt.

Die in Fig. 1 aufgezeigte Strombewertungsschaltung SB₁ besteht eingangsseitig aus den Transistoren T₂, T₃ und T₄, wobei der Transistor T₄ das Lastelement für die betreffende Busleitung darstellt. Der Transistor T₃ stellt sicher, daß das Potential auf der betreffenden Busleitung nach oben begrenzt wird, wäh­ rend Transistor T₂ die Begrenzung nach unten einstellt. Da­ durch wird erreicht, daß die Steuerung des Source-Anschlusses eine Spannungsverstärkung zwischen der Busleitung und dem Drain-Anschluß des Transistors T₂ und damit des Transistors T₄ bewirkt. Dies bedeutet damit eine Verringerung des effek­ tiven Lastwiderstandes. Die Substratsteuerung des Transistors T₂, die eine höhere Einsatzspannung U_tn bedeutet, bewirkt, daß selbst bei ungünstiger Verteilung der Spannungspegel U_tn und U_tp immer ein Stromfluß durch den Transistor T₄ gegeben ist. Weiterhin weisen die Transistoren T₂ und T₁₂ sowie T₃ und T₁₃ paarweise gleiche Transistorweiten mit unterschiedli­ cher Kanallänge auf, wobei diejenige der Transistoren T₂ und T₃ jeweils größer ist als diejenige der Transistoren T₁₂ und T₁₃. Damit arbeitet aber durch den Kurzkanal-Effekt jede Strombewertungsschaltung eingangsseitig im Unterschwellen­ strombereich, woraus nur ein sehr geringer Querstrom resul­ tiert. Durch den Querstrom wird erreicht, daß die Knoten­ punkte PST und die Busleitungsspannung stets ein definiertes Potential aufweisen, und zwar unabhängig davon, welche Span­ nungspegel vorher auf der Busleitung gelegen haben.

Weiterhin bilden die Transistoren T₄ und T₅ einen Stromspie­ gel, so daß der Strom I₂ das aus dem Inverter INV3 und den Transistoren T₈ und T₉ gebildete Flip-Flop setzen kann. Dabei ist der Transistor T₆ in einem leitenden Zustand während der Transistor T₇ einen nicht leitenden Zustand (gesperrt) auf­ weist. Für ein sicheres Ansprechen des Flip-Flops im Falle eines Stromes auf der Busleitung ist es zweckmäßig, daß für das Weiten-zu-Längenverhältnis k gilt:

k(T₅)/k(T₉) < k(T₄)/k(T_1a,1)

wobei T_1a,1 die Serienschaltung des Transistors T₁ mit dem n- Kanal Transistor T_1a darstellt. Damit ist sichergestellt, daß die Transistoren der am Busleitungssystem angeschlossenen in­ ternen Einrichtungen technologieunabhängig sind.

Dabei kann der Transistor T₁ und auch T_1a als Minimalausführ­ ung eventuell sogar mit größerer Kanallänge gewählt werden, um der Forderung nach Hochohmigkeit und damit einhergehend kleinem Strom auf der Busleitung, gerecht zu werden. Somit werden an dieser Stelle keine großen Treiber Transistoren wie im Falle der Erzeugung der sonst üblichen CMOS-Pegel auf den Busleitungen benötigt, womit die Möglichkeit gegeben ist, kleinere Raster im Layout zu verwirklichen. Um Sicherheit ein­ zubauen, wird der Transistor T₅ aus zwei parallel geschalte­ ten Transistoren der Größe T₄ gewählt sowie der Transistor T₉ aus zwei parallel geschalteten Transistoren der Art T_1a. Der Transistor T₈ ist optional vorgesehen. Der Vorteil seiner Ver­ wendung liegt in der Beschleunigung der Bewertungsphase. Der Transistor T₉ hält den Zustand des Flip-Flops nach dem Abfall des Rücksetzsignals RESET und keinem Strom auf der Busleitung aufrecht. Das Flip-Flop wird mit Hilfe des Rücksetzsignals RESET und des Transistors T₇ wieder zurückgesetzt. Damit wird auch der Fall erfaßt, daß entsprechend dem logischen Zustande der Latch-Zelle kein Strom auf der betreffenden Busleitung fließt. Mit dem Zuschalten des Rücksetzsignals RESET (aktiv high) schließt der Transistor T₁₀. Damit wird die Information am Punkt B0T₁ aufrechterhalten, und kann mit der nächsten Flanke des Taktsignals CLOCK übernommen werden. Das Sperren des Transistors T₁₀ erfolgt dabei zeitlich früher als das Rücksetzen des Signalpegels am Punkt O in der Strombewer­ tungsschaltung.

Der Referenzschaltungsteil DR ist baugleich zu den, an den Busleitungen angeschlossenen Schieberegistern SR_n der Steuer­ logik STL ausgebildet. Dabei entsprechen der Transistor T₁₁ dem Transistor T₁ sowie der Transistor T₁₄ dem Transistor T_1a bezüglich der Größe. Die Transistoren T₁₁ und T₁₄ bilden das eine Ende der Busleitung B_m+1, während die Strombewertungs­ schaltung das andere Ende abschließt. Das Schaltsignal z. B. OUTS_n wird aufgrund der Verarbeitungszeit im zugeordneten Schieberegister SR_n verzögert zu einer Flanke des Taktsignals CLOCK der betreffenden Busleitung zugeführt. Die gleiche Ver­ zögerung erfährt auch das Signal OUTR, da die beiden Schal­ tungsteile baugleich ausgebildet sind. Ein wesentlicher Ge­ sichtspunkt bei der Lastbeschaltung der Busleitung B_m+1 ist der kapazitive Anteil der entsprechenden Anzahl der Transis­ toren T₁. Der Spannungspegel des Ausgangssignals am Punkt 0 der Strombewertungsschaltung SB_m+1 wird dabei noch um ein de­ finierte Zeitspanne verzögert. Diese besteht im Minimum aus der Verzögerungszeit, die durch den Transistor T₁₀ und das Flip-Flop LO am Punkt B0₁ gebildet wird. Hierdurch ist sicher­ gestellt, daß das Rücksetzsignal RESET erst dann erscheint, wenn sich in allen Strombewertungsschaltungen die Informa­ tionen an den Knotenpunkten 0 und B0_m ausgebildet haben. Mit dem Rücksetzsignal RESET werden dann auch die Auswahlschalter z. B. OUTS_n zurückgenommen und somit der nicht mehr benötigte Strom auf der Busleitung abgeschaltet.

Als Variante bietet sich an, das Rücksetzsignal RESET auch als Taktsignal für die Schieberegister zu verwenden, falls sie mit der fallenden Flanke des Taktsignals CLOCK schieben. Dies ist möglich, da es eindeutig von dem Taktsignal CLOCK abhängt. Hierdurch kann lediglich eine Steuerleitung für die Schieberegister verwendet werden. In diesem Fall wird der Re­ ferenzschaltungsteil DR mit dem Taktsignal CLOCK gesteuert. Im Zeitdiagramm in Fig. 3 sind die Aufeinanderfolge und Ab­ hängigkeit der Signale aufgezeigt. Im Falle des Informations­ wertes Bit_n="1" ergibt sich der Spannungswert dU dabei aus dem Innenwiderstand der Strombewertungsschaltung und dem Strom auf der Busleitung. Es kann zur Zeit T_AT abgetaktet werden. Damit steht es dem Taktsignal CLOCK einen Takt später als die Aktivierung des Signals OUTS_n zur Verfügung. Die Zeit T_HOLD ergibt sich dabei zu vier Gatterlaufzeiten. Liegt bei Anschalten des Signals OUTS_n kein Strom auf der betreffenden Busleitung, so entspricht dies dem Zustand logisch 0 an Bit_n sowie an B0₁, die Signalform Bit="0". In Fig. 3 sind die ent­ sprechenden Verhältnisse durch die gestrichelte Linie darge­ stellt.

Claims (8)

1. Schaltungsanordnung zur Leistungsreduzierung in inte­ grierten Schaltkreisen, die jeweils Strombewertungseinricht­ ungen (SB₁ . . . SB_m) sowie ein für interne Einrichtungen ( . . . L_n, L_n+1 . . .) gemeinsames, aus einer Mehrzahl von Busleitungen (B₁ . . . B_m) bestehendes Busleitungssystem aufweisen, wobei an die jeweilige Busleitung eine festgelegte Anzahl der internen Einrichtungen angeschlossen ist, und wobei die internen Ein­ richtungen mit einer gemeinsamen Steuerlogik (STL) verbunden sind, unter deren Steuerung von den einzelnen internen Ein­ richtungen jeweils Informationssignale darstellende Stromsi­ gnale an die jeweilige Busleitung abgegeben werden,
dadurch gekennzeichnet,
daß in die jeweilige Busleitung (B₁ . . . B_m) eine der Strombe­ wertungseinrichtungen (SB₁ . . . SB_m) eingefügt ist,
daß durch die jeweilige Strombewertungungseinrichtung (SB₁ . . . SB_m) eine Umsetzung der Stromsignale in Spannungssignale durchgeführt ist, welche wenigstens einer weiteren internen Einrichtung zugeführt sind, und
daß eine weitere Busleitung (B_m+1) vorgesehen ist, welche von einer Steuereinrichtung (DR, T₁₁) her abgegebene Steuersignale führt, durch deren Auftreten die der jeweiligen Busleitung zu­ geführten Stromsignale unmittelbar nach dem Umsetzvorgang unterbrochen werden.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß in die weitere Busleitung (B_m+1) eine weitere Strombewer­ tungseinrichtung (SB_m+1) eingefügt ist, die als Spannungssi­ gnale Rücksetzsignale (RESET) erzeugt, durch deren Auftreten die Unterbrechung der Stromsignale bewirkt wird.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß in den Ausgangskreis einer jeden Strombewertungseinrich­ tung (SB₁ . . . SB_m) jeweils ein Schalttransistor (T₁₀) eingefügt ist, der ebenfalls durch die Rücksetzsignale gesteuert ist.

4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die von der weiteren Strombewertungseinrichtung (SB_m+1) erzeugten Rücksetzsignale (RESET) über eine Verzögerungsein­ richtung (D) der Steuerlogik (STL) sowie den Schalttransisto­ ren (T₁₀) zugeführt sind.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jeder der Strombewertungseinrichtungen (SB₁ . . . SB_m) als Referenzsignale für die Umsetzung feste Spannungspegel (N, P) zugeführt werden, die von einer Vorrichtung zur Pegelerzeu­ gung (PE) generiert werden.

6. Schaltungsanordnung nach einem der vorstehenden Ansprüche dadurch gekennzeichnet, daß die Steuerlogik (STL) eine Schieberegisterkette (SR_n, SR_n+1) aufweist, deren Schieberegister jeweils einer der internen Einrichtungen der jeweiligen Busleitung zugeordnet sind.

7. Schaltungsanordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das Busleitungssystem aus chipinternen Verdrahtungsebenen gebildet ist, wobei in der mittleren Verdrahtungsebene eine negative und/oder positive Versorgungsspannung für über oder unter den das Busleitungssystem bildenden Verdrahtungsebenen liegende Einrichtungen geführt ist.

8. Schaltungsanordnung nach einem der Ansprüche 1 bis 6 dadurch gekennzeichnet, daß das Busleitungssystem aus einer mittleren Verdrahtungs­ ebene des jeweiligen Schaltkreises gebildet ist und die dar­ über bzw. darunterliegende, eine positive und/oder negative Versorgungsspannung führende Verdrahtungsebene als Abschir­ mung dient.