JPH0512857A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0512857A JPH0512857A JP3162674A JP16267491A JPH0512857A JP H0512857 A JPH0512857 A JP H0512857A JP 3162674 A JP3162674 A JP 3162674A JP 16267491 A JP16267491 A JP 16267491A JP H0512857 A JPH0512857 A JP H0512857A
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- Japan
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- signal
- address
- channel transistor
- input
- control signal
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、アドレスマルチプレクスで行う半
導体メモリのうち、特に、ファーストページモードアク
セスを用いる半導体メモリのカラムアドレス入力バッフ
ァ回路において、高速に動作し、かつマスクパターン時
の占有面積を縮小することを目的とする。 【構成】 カラムアドレス入力バッファ回路は、ロウア
ドレスストローブ信号ＸＲＡＳより、任意の遅延回路に
より第１の制御信号ＸＣＬＫ１を作成するクロック発生
回路（１）１００と、外部アドレス信号Ａを入力とし、
第１の制御信号ＸＣＬＫ１により制御されるクロックト
インバータ１５０と、カラムアドレスストローブ信号Ｘ
ＣＡＳより第２の制御信号ＸＣＬＫ２を作成するクロッ
ク発生回路（２）１０１と、前記クロックトインバータ
１５０の出力信号を、第２の制御信号ＸＣＬＫ２により
制御されるトランスファーゲート１６０を介して、第１
のインバータ１３０に接続し、さらに前記第１のインバ
ータ１３０の出力を入力とした第２のインバータ１３１
の出力を前記第１のインバータ１３０の入力に接続した
ラッチ回路１７０から構成される。
導体メモリのうち、特に、ファーストページモードアク
セスを用いる半導体メモリのカラムアドレス入力バッフ
ァ回路において、高速に動作し、かつマスクパターン時
の占有面積を縮小することを目的とする。 【構成】 カラムアドレス入力バッファ回路は、ロウア
ドレスストローブ信号ＸＲＡＳより、任意の遅延回路に
より第１の制御信号ＸＣＬＫ１を作成するクロック発生
回路（１）１００と、外部アドレス信号Ａを入力とし、
第１の制御信号ＸＣＬＫ１により制御されるクロックト
インバータ１５０と、カラムアドレスストローブ信号Ｘ
ＣＡＳより第２の制御信号ＸＣＬＫ２を作成するクロッ
ク発生回路（２）１０１と、前記クロックトインバータ
１５０の出力信号を、第２の制御信号ＸＣＬＫ２により
制御されるトランスファーゲート１６０を介して、第１
のインバータ１３０に接続し、さらに前記第１のインバ
ータ１３０の出力を入力とした第２のインバータ１３１
の出力を前記第１のインバータ１３０の入力に接続した
ラッチ回路１７０から構成される。
Description
【０００１】
【産業上の利用分野】本発明は、アドレスマルチプレク
スで行う半導体メモリのうち、特に、ファーストページ
モードアクセスを用いる半導体メモリのカラムアドレス
入力バッファ回路において、高速に動作し、かつマスク
パターン時の占有面積を縮小した半導体集積回路に関す
るものである。
スで行う半導体メモリのうち、特に、ファーストページ
モードアクセスを用いる半導体メモリのカラムアドレス
入力バッファ回路において、高速に動作し、かつマスク
パターン時の占有面積を縮小した半導体集積回路に関す
るものである。
【０００２】
【従来の技術】図３に従来の半導体集積回路のカラムア
ドレス入力バッファ回路構成を示し、図４に図３に示す
従来の半導体集積回路に於ける動作タイミングチャート
を示す。
ドレス入力バッファ回路構成を示し、図４に図３に示す
従来の半導体集積回路に於ける動作タイミングチャート
を示す。
【０００３】図３において、Ａは外部アドレス信号であ
り、ＸＣＡＳはカラムアドレスを取り込みためのカラム
アドレスストローブ信号である。１０１はカラムアドレ
スストローブ信号ＸＣＡＳを入力とし、第２の制御信号
ＸＣＬＫ２を生成するクロック発生回路（２）である。
り、ＸＣＡＳはカラムアドレスを取り込みためのカラム
アドレスストローブ信号である。１０１はカラムアドレ
スストローブ信号ＸＣＡＳを入力とし、第２の制御信号
ＸＣＬＫ２を生成するクロック発生回路（２）である。
【０００４】Ｐチャンネルトランジスタ１１２及びＮチ
ャンネルトランジスタ１１３のゲートに外部アドレス信
号Ａを入力し、前記Ｐチャンネルトランジスタ１１２の
ドレインと前記Ｎチャンネルトランジスタ１１３のドレ
インをアドレス取り込み信号線ＡＳに接続する。前記Ｐ
チャンネルトランジスタ１１２のソースにはＰチャンネ
ルトランジスタ１１０のドレインを接続し、前記Ｐチャ
ンネルトランジスタ１１０のソースは電源電圧Ｖｃｃに
接続する。前記アドレス取り込み信号線ＡＳにＮチャン
ネルトランジスタ１１５のドレインを接続し、前記Ｎチ
ャンネルトランジスタ１１３及び１１５のソースは接地
する。また、前記Ｐチャンネルトランジスタ１１０及び
Ｎチャンネルトランジスタ１１５のゲートには前記第２
の制御信号ＸＣＬＫ２を入力する。前記アドレス取り込
み信号線ＡＳの信号を第１の２入力ＸＯＲゲート２０１
の入力とし、前記第２の制御信号ＸＣＬＫ２をインバー
タゲート１４０に入力し論理反転された出力信号を第２
の２入力ＸＯＲゲート２０２に入力する。また、前記第
１の２入力ＸＯＲゲート２０１の出力を前記第２のＸＯ
Ｒゲート２０２の入力に接続し、前記第２の２入力ＸＯ
Ｒゲート２０２の出力を前記第１のＸＯＲゲート２０１
の入力に接続する。
ャンネルトランジスタ１１３のゲートに外部アドレス信
号Ａを入力し、前記Ｐチャンネルトランジスタ１１２の
ドレインと前記Ｎチャンネルトランジスタ１１３のドレ
インをアドレス取り込み信号線ＡＳに接続する。前記Ｐ
チャンネルトランジスタ１１２のソースにはＰチャンネ
ルトランジスタ１１０のドレインを接続し、前記Ｐチャ
ンネルトランジスタ１１０のソースは電源電圧Ｖｃｃに
接続する。前記アドレス取り込み信号線ＡＳにＮチャン
ネルトランジスタ１１５のドレインを接続し、前記Ｎチ
ャンネルトランジスタ１１３及び１１５のソースは接地
する。また、前記Ｐチャンネルトランジスタ１１０及び
Ｎチャンネルトランジスタ１１５のゲートには前記第２
の制御信号ＸＣＬＫ２を入力する。前記アドレス取り込
み信号線ＡＳの信号を第１の２入力ＸＯＲゲート２０１
の入力とし、前記第２の制御信号ＸＣＬＫ２をインバー
タゲート１４０に入力し論理反転された出力信号を第２
の２入力ＸＯＲゲート２０２に入力する。また、前記第
１の２入力ＸＯＲゲート２０１の出力を前記第２のＸＯ
Ｒゲート２０２の入力に接続し、前記第２の２入力ＸＯ
Ｒゲート２０２の出力を前記第１のＸＯＲゲート２０１
の入力に接続する。
【０００５】以上のように構成された従来の半導体集積
回路において、ＤＲＡＭのファーストアクセスモードの
１つであるファーストページモードサイクルでの動作に
ついて説明する。
回路において、ＤＲＡＭのファーストアクセスモードの
１つであるファーストページモードサイクルでの動作に
ついて説明する。
【０００６】クロック発生回路（２）１０１により、フ
ァーストページモードサイクルで動作させている間は、
カラムアドレスストローブ信号ＸＣＡＳがハイレベルに
なると第２の制御信号ＸＣＬＫ２はローレベルになり、
カラムアドレスストローブ信号ＸＣＡＳがローレベルに
なると第２の制御信号ＸＣＬＫ２はハイレベルになる。
第２の制御信号ＸＣＬＫ２がローになると、Ｐチャンネ
ルトランジスタ１１０がオンとなり、Ｎチャンネルトラ
ンジスタ１１５はオフとなる。よって、Ｐチャンネルト
ランジスタ１１２及びＮチャンネルトランジスタ１１３
がインバータとして働き、外部アドレス信号Ａは図４
（ｃ）に示すように外部アドレス信号Ａが論理的に反転
された形でアドレス信号取り込み線ＡＳに取り込まれ
る。また、第２の２入力ＸＯＲゲート２０２では、第２
の制御信号ＸＣＬＫ２の論理反転信号が入力されている
ため、カラムアドレス取り込み信号ＸＣＬＫ２がローの
時、第２の２入力ＸＯＲゲート２０２の出力はローとな
り、第１の２入力ＸＯＲゲート２０１はインバータとし
て働くことになり、第１の２入力ＸＯＲゲート２０１の
出力にはアドレス取り込み線ＡＳの論理反転、つまり外
部アドレス信号Ａが内部アドレス信号ＡＹとして出力さ
れることになる。
ァーストページモードサイクルで動作させている間は、
カラムアドレスストローブ信号ＸＣＡＳがハイレベルに
なると第２の制御信号ＸＣＬＫ２はローレベルになり、
カラムアドレスストローブ信号ＸＣＡＳがローレベルに
なると第２の制御信号ＸＣＬＫ２はハイレベルになる。
第２の制御信号ＸＣＬＫ２がローになると、Ｐチャンネ
ルトランジスタ１１０がオンとなり、Ｎチャンネルトラ
ンジスタ１１５はオフとなる。よって、Ｐチャンネルト
ランジスタ１１２及びＮチャンネルトランジスタ１１３
がインバータとして働き、外部アドレス信号Ａは図４
（ｃ）に示すように外部アドレス信号Ａが論理的に反転
された形でアドレス信号取り込み線ＡＳに取り込まれ
る。また、第２の２入力ＸＯＲゲート２０２では、第２
の制御信号ＸＣＬＫ２の論理反転信号が入力されている
ため、カラムアドレス取り込み信号ＸＣＬＫ２がローの
時、第２の２入力ＸＯＲゲート２０２の出力はローとな
り、第１の２入力ＸＯＲゲート２０１はインバータとし
て働くことになり、第１の２入力ＸＯＲゲート２０１の
出力にはアドレス取り込み線ＡＳの論理反転、つまり外
部アドレス信号Ａが内部アドレス信号ＡＹとして出力さ
れることになる。
【０００７】次に、第２の制御信号ＸＣＬＫ２がハイに
なると、Ｐチャンネルトランジスタ１１０がオフ、Ｎチ
ャンネルトランジスタ１１５がオンとなり、外部アドレ
ス信号Ａは取り込まれず、アドレス取り込み信号線ＡＳ
はローレベルにプリチャージされる。そこで、第１の２
入力ＸＯＲゲート２０１及び第２の２入力ＸＯＲゲート
２０２の入力はそれぞれローとなり、２つのＸＯＲゲー
トはラッチ回路として働き、前の内部アドレス信号ＡＹ
の出力を保持することになる。
なると、Ｐチャンネルトランジスタ１１０がオフ、Ｎチ
ャンネルトランジスタ１１５がオンとなり、外部アドレ
ス信号Ａは取り込まれず、アドレス取り込み信号線ＡＳ
はローレベルにプリチャージされる。そこで、第１の２
入力ＸＯＲゲート２０１及び第２の２入力ＸＯＲゲート
２０２の入力はそれぞれローとなり、２つのＸＯＲゲー
トはラッチ回路として働き、前の内部アドレス信号ＡＹ
の出力を保持することになる。
【０００８】ところで、Ｐチャンネルトランジスタ１１
０及び１１２、Ｎチャンネルトランジスタ１１３は外部
アドレス信号ＡのＴＴＬレベルを保証しているので、例
えば外部アドレス信号が２.４Ｖ、Ｖｃｃが５.５Ｖであ
った場合は、Ｐチャンネルトランジスタ１１０及び１１
２、Ｎチャンネルトランジスタ１１３はいずれも強くオ
ンするため、多くの貫通電流が流れる。この電流は動作
電流の増大を招くため一般にＰチャンネルトランジスタ
１１０及び１１２、Ｎチャンネルトランジスタ１１３の
トランジスタサイズは前記貫通電流を抑制するため小さ
くしなければならない。
０及び１１２、Ｎチャンネルトランジスタ１１３は外部
アドレス信号ＡのＴＴＬレベルを保証しているので、例
えば外部アドレス信号が２.４Ｖ、Ｖｃｃが５.５Ｖであ
った場合は、Ｐチャンネルトランジスタ１１０及び１１
２、Ｎチャンネルトランジスタ１１３はいずれも強くオ
ンするため、多くの貫通電流が流れる。この電流は動作
電流の増大を招くため一般にＰチャンネルトランジスタ
１１０及び１１２、Ｎチャンネルトランジスタ１１３の
トランジスタサイズは前記貫通電流を抑制するため小さ
くしなければならない。
【０００９】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、上述したようにＰチャンネルトランジス
タ１１０及び１１２、Ｎチャンネルトランジスタ１１３
のトランジスタサイズが小さいため、前記外部アドレス
信号Ａをアドレス取り込み信号線ＡＳに取り込むまでの
ゲート遅延は多大なものとなる。また、外部アドレス信
号Ａをアドレス取り込み信号線ＡＳに取り込むＰチャン
ネルトランジスタ１１２及びＮチャンネルトランジスタ
１１３は第２の制御信号ＸＣＬＫ２で制御している。従
って、カラムアドレスストローブ信号ＸＣＡＳがハイレ
ベルになってからの、カラムアドレス取り込み時間（ｔ
0）は多大になるという問題点を有していた。
うな構成では、上述したようにＰチャンネルトランジス
タ１１０及び１１２、Ｎチャンネルトランジスタ１１３
のトランジスタサイズが小さいため、前記外部アドレス
信号Ａをアドレス取り込み信号線ＡＳに取り込むまでの
ゲート遅延は多大なものとなる。また、外部アドレス信
号Ａをアドレス取り込み信号線ＡＳに取り込むＰチャン
ネルトランジスタ１１２及びＮチャンネルトランジスタ
１１３は第２の制御信号ＸＣＬＫ２で制御している。従
って、カラムアドレスストローブ信号ＸＣＡＳがハイレ
ベルになってからの、カラムアドレス取り込み時間（ｔ
0）は多大になるという問題点を有していた。
【００１０】本発明は上記問題点に鑑み、ファーストペ
ージモードアクセスを用いる半導体メモリのカラムアド
レス入力バッファ回路において、高速に動作し、かつマ
スクパターン時の占有面積を縮小した半導体集積回路を
提供するものである
ージモードアクセスを用いる半導体メモリのカラムアド
レス入力バッファ回路において、高速に動作し、かつマ
スクパターン時の占有面積を縮小した半導体集積回路を
提供するものである
【００１１】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体集積回路は、アドレス信号を入力と
し、第１の制御信号により制御されるクロックトインバ
ータと、前記クロックトインバータの出力信号を、第２
の制御信号により制御されるスイッチ手段を介し入力に
接続されたラッチ回路とを備えたものである。
めに本発明の半導体集積回路は、アドレス信号を入力と
し、第１の制御信号により制御されるクロックトインバ
ータと、前記クロックトインバータの出力信号を、第２
の制御信号により制御されるスイッチ手段を介し入力に
接続されたラッチ回路とを備えたものである。
【００１２】さらに前記第１の制御信号はロウアドレス
ストローブ信号または前記ロウアドレスストローブ信号
より生成された信号であり、前記第２の制御信号はカラ
ムアドレスストローブ信号により生成された信号である
ことを特徴とする。
ストローブ信号または前記ロウアドレスストローブ信号
より生成された信号であり、前記第２の制御信号はカラ
ムアドレスストローブ信号により生成された信号である
ことを特徴とする。
【００１３】
【作用】本発明は上記した構成によって、クロックトイ
ンバータはロウアドレスストローブ信号により作成され
た第１の制御信号がローレベルになった時、外部アドレ
ス信号が取り込まれ、その論理反転信号が出力されるこ
とになる。次に取り込まれた外部アドレス信号はカラム
アドレスストローブ信号により作成された第２の制御信
号によってスイッチ手段がオンになり、ラッチ回路によ
りその出力を保持する。このようにロウアドレスストロ
ーブ信号により作成された第１の制御信号により外部ア
ドレス信号を取り込むことにより、トランジスタサイズ
の小さいクロックトインバータ回路を予め導通させてお
き、次段のスイッチ手段をカラムアドレスストローブ信
号により作成された第２の制御信号により制御すること
により、カラムアドレスストローブ信号がハイレベルに
なった瞬間に、高速に外部アドレス信号を内部アドレス
信号として取り込むことができる。
ンバータはロウアドレスストローブ信号により作成され
た第１の制御信号がローレベルになった時、外部アドレ
ス信号が取り込まれ、その論理反転信号が出力されるこ
とになる。次に取り込まれた外部アドレス信号はカラム
アドレスストローブ信号により作成された第２の制御信
号によってスイッチ手段がオンになり、ラッチ回路によ
りその出力を保持する。このようにロウアドレスストロ
ーブ信号により作成された第１の制御信号により外部ア
ドレス信号を取り込むことにより、トランジスタサイズ
の小さいクロックトインバータ回路を予め導通させてお
き、次段のスイッチ手段をカラムアドレスストローブ信
号により作成された第２の制御信号により制御すること
により、カラムアドレスストローブ信号がハイレベルに
なった瞬間に、高速に外部アドレス信号を内部アドレス
信号として取り込むことができる。
【００１４】
【実施例】図１は本発明の実施例における半導体集積回
路のカラムアドレス入力バッファ回路構成を示すもので
ある。図２は図１に示す本発明の実施例に於ける動作の
タイミングチャートである。
路のカラムアドレス入力バッファ回路構成を示すもので
ある。図２は図１に示す本発明の実施例に於ける動作の
タイミングチャートである。
【００１５】図１において、ＸＲＡＳはロウアドレスを
取り込むためのロウアドレスストローブ信号であり、Ｘ
ＣＡＳはカラムアドレスを取り込むためのカラムアドレ
スストローブ信号である。
取り込むためのロウアドレスストローブ信号であり、Ｘ
ＣＡＳはカラムアドレスを取り込むためのカラムアドレ
スストローブ信号である。
【００１６】カラムアドレス入力バッファ回路は、ロウ
アドレスストローブ信号ＸＲＡＳより、任意の遅延回路
により第１の制御信号ＸＣＬＫ１を作成するクロック発
生回路（１）１００と、外部アドレス信号Ａを入力と
し、第１の制御信号ＸＣＬＫ１により制御されるクロッ
クトインバータ１５０と、カラムアドレスストローブ信
号ＸＣＡＳより第２の制御信号ＸＣＬＫ２を作成するク
ロック発生回路（２）１０１と、前記クロックトインバ
ータ１５０の出力信号を、第２の制御信号ＸＣＬＫ２に
より制御されるトランスファーゲート１６０を介して、
第１のインバータ１３０に接続し、さらに前記第１のイ
ンバータ１３０の出力を入力とした第２のインバータ１
３１の出力を前記第１のインバータ１３０の入力に接続
したラッチ回路１７０から構成される。また、トランス
ファーゲート１６０は、Ｐチャンネルトランジスタ１２
０及びＮチャンネルトランジスタ１２１で構成される。
アドレスストローブ信号ＸＲＡＳより、任意の遅延回路
により第１の制御信号ＸＣＬＫ１を作成するクロック発
生回路（１）１００と、外部アドレス信号Ａを入力と
し、第１の制御信号ＸＣＬＫ１により制御されるクロッ
クトインバータ１５０と、カラムアドレスストローブ信
号ＸＣＡＳより第２の制御信号ＸＣＬＫ２を作成するク
ロック発生回路（２）１０１と、前記クロックトインバ
ータ１５０の出力信号を、第２の制御信号ＸＣＬＫ２に
より制御されるトランスファーゲート１６０を介して、
第１のインバータ１３０に接続し、さらに前記第１のイ
ンバータ１３０の出力を入力とした第２のインバータ１
３１の出力を前記第１のインバータ１３０の入力に接続
したラッチ回路１７０から構成される。また、トランス
ファーゲート１６０は、Ｐチャンネルトランジスタ１２
０及びＮチャンネルトランジスタ１２１で構成される。
【００１７】第１の制御信号ＸＣＬＫ１をＰチャンネル
トランジスタ１１０及びＮチャンネルトランジスタ１１
１のゲートに入力する。Ｐチャンネルトランジスタ１１
０のソースは電源電圧Ｖｃｃに接続する。またＮチャン
ネルトランジスタ１１１のソースは接地する。さらにＰ
チャンネルトランジスタ１１０のドレインにはＰチャン
ネルトランジスタ１１２のソースを接続し、Ｎチャンネ
ルトランジスタ１１１のドレインにはＮチャンネルトラ
ンジスタ１１３のソースを接続する。Ｐチャンネルトラ
ンジスタ１１２及びＮチャンネルトランジスタ１１３の
ゲートに外部アドレス信号Ａを入力し、Ｐチャンネルト
ランジスタ１１２のドレイン及び、Ｎチャンネルトラン
ジスタ１１３のドレインをアドレス取り込み信号線ＡＳ
に接続する。アドレス取り込み信号線ＡＳにはＰチャン
ネルトランジスタ１２０のソース及びＮチャンネルトラ
ンジスタ１２１のドレインが接続されている。Ｐチャン
ネルトランジスタ１２０及びＮチャンネルトランジスタ
１２１のゲートには、それぞれ第２の制御信号ＸＣＬＫ
２及びインバータゲート１４０による論理反転信号が入
力される。Ｐチャンネルトランジスタ１２０のドレイン
及びＮチャンネルトランジスタ１２１のソースを接続
し、その接続点にインバータゲート１３０の入力を接続
する。またインバータゲート１３０の出力を入力とした
インバータゲート１３１を接続し、インバータゲート１
３１の出力をインバータゲート１３０の入力と接続す
る。
トランジスタ１１０及びＮチャンネルトランジスタ１１
１のゲートに入力する。Ｐチャンネルトランジスタ１１
０のソースは電源電圧Ｖｃｃに接続する。またＮチャン
ネルトランジスタ１１１のソースは接地する。さらにＰ
チャンネルトランジスタ１１０のドレインにはＰチャン
ネルトランジスタ１１２のソースを接続し、Ｎチャンネ
ルトランジスタ１１１のドレインにはＮチャンネルトラ
ンジスタ１１３のソースを接続する。Ｐチャンネルトラ
ンジスタ１１２及びＮチャンネルトランジスタ１１３の
ゲートに外部アドレス信号Ａを入力し、Ｐチャンネルト
ランジスタ１１２のドレイン及び、Ｎチャンネルトラン
ジスタ１１３のドレインをアドレス取り込み信号線ＡＳ
に接続する。アドレス取り込み信号線ＡＳにはＰチャン
ネルトランジスタ１２０のソース及びＮチャンネルトラ
ンジスタ１２１のドレインが接続されている。Ｐチャン
ネルトランジスタ１２０及びＮチャンネルトランジスタ
１２１のゲートには、それぞれ第２の制御信号ＸＣＬＫ
２及びインバータゲート１４０による論理反転信号が入
力される。Ｐチャンネルトランジスタ１２０のドレイン
及びＮチャンネルトランジスタ１２１のソースを接続
し、その接続点にインバータゲート１３０の入力を接続
する。またインバータゲート１３０の出力を入力とした
インバータゲート１３１を接続し、インバータゲート１
３１の出力をインバータゲート１３０の入力と接続す
る。
【００１８】以上のように構成された半導体集積回路の
ファーストアクセスモードの１つであるファーストペー
ジモードサイクルでの動作を、図２に示した動作タイミ
ングチャートにより説明する。
ファーストアクセスモードの１つであるファーストペー
ジモードサイクルでの動作を、図２に示した動作タイミ
ングチャートにより説明する。
【００１９】クロック発生回路（１）１００により、ロ
ウアドレスストローブ信号ＸＲＡＳを遅延させることに
より、第１の制御信号ＸＣＬＫ１を作成する。またクロ
ック発生回路（２）１０１により、カラムアドレススト
ローブ信号ＸＣＡＳがハイレベルになることにより、第
２の制御信号ＸＣＬＫ２はローレベルになり、カラムア
ドレスストローブ信号ＸＣＡＳがローレベルになること
により、第２の制御信号ＸＣＬＫ２はハイレベルにな
る。
ウアドレスストローブ信号ＸＲＡＳを遅延させることに
より、第１の制御信号ＸＣＬＫ１を作成する。またクロ
ック発生回路（２）１０１により、カラムアドレススト
ローブ信号ＸＣＡＳがハイレベルになることにより、第
２の制御信号ＸＣＬＫ２はローレベルになり、カラムア
ドレスストローブ信号ＸＣＡＳがローレベルになること
により、第２の制御信号ＸＣＬＫ２はハイレベルにな
る。
【００２０】図２に示すロウアドレスストローブ信号が
ローレベルのまま、カラムアドレスストローブ信号ＸＣ
ＡＳ信号がロー、ハイを繰り返すファーストページモー
ドのタイミングでは、以下のような動作になる。
ローレベルのまま、カラムアドレスストローブ信号ＸＣ
ＡＳ信号がロー、ハイを繰り返すファーストページモー
ドのタイミングでは、以下のような動作になる。
【００２１】第１の制御信号ＸＣＬＫ１がローレベルに
なることにより、Ｐチャンネルトランジスタ１１０及び
Ｎチャンネルトランジスタ１１１がオンとなり、クロッ
クトインバータ回路１５０はインバータ回路となり、外
部アドレス信号Ａがアドレス取り込み信号線ＡＳに取り
込まれる。
なることにより、Ｐチャンネルトランジスタ１１０及び
Ｎチャンネルトランジスタ１１１がオンとなり、クロッ
クトインバータ回路１５０はインバータ回路となり、外
部アドレス信号Ａがアドレス取り込み信号線ＡＳに取り
込まれる。
【００２２】次に第２の制御信号ＸＣＬＫ２がローレベ
ルになることにより、Ｐチャンネルトランジスタ１２０
及びＮチャンネルトランジスタ１２１で構成されたトラ
ンスファーゲート１６０がオンとなり、アドレス取り込
み信号線ＡＳに取り込まれた外部アドレス信号の論理反
転信号を、インバータゲート１３０及び１３１で構成さ
れたラッチ回路１７０に送る。ここでラッチ回路１７０
ではトランスファーゲート１６０から送られてきた信号
を論理反転し、内部アドレス信号ＡＹに送り、その情報
を保持する。
ルになることにより、Ｐチャンネルトランジスタ１２０
及びＮチャンネルトランジスタ１２１で構成されたトラ
ンスファーゲート１６０がオンとなり、アドレス取り込
み信号線ＡＳに取り込まれた外部アドレス信号の論理反
転信号を、インバータゲート１３０及び１３１で構成さ
れたラッチ回路１７０に送る。ここでラッチ回路１７０
ではトランスファーゲート１６０から送られてきた信号
を論理反転し、内部アドレス信号ＡＹに送り、その情報
を保持する。
【００２３】ところで、Ｐチャンネルトランジスタ１１
０及び１１２、Ｎチャンネルトランジスタ１１１及び１
１３は外部アドレス信号ＡのＴＴＬレベルを保証してい
るので、例えば外部アドレス信号が２.４Ｖ、Ｖｃｃが
５.５Ｖであった場合は、Ｐチャンネルトランジスタ１
１０及び１１２、Ｎチャンネルトランジスタ１１１及び
１１３はいずれも強くオンするため、多大な貫通電流が
流れる。この電流は動作電流の増大を招くため一般にＰ
チャンネルトランジスタ１１０及び１１２、Ｎチャンネ
ルトランジスタ１１１及び１１３のトランジスタサイズ
は前記貫通電流を抑制するため小さくしなければならな
い。以上のように本実施例によれば、上述した理由によ
り、Ｐチャンネルトランジスタ１１０及び１１２、Ｎチ
ャンネルトランジスタ１１１及び１１３のトランジスタ
サイズを小さくしても、第１の制御信号ＸＣＬＫ１によ
り外部アドレス信号Ａをアドレス取り込み信号線ＡＳま
で取り込んでいるため、第２の制御信号がローレベルに
なるとすぐに、外部アドレス信号Ａを高速に内部アドレ
ス信号ＡＹとして出力することができる。つまり、ファ
ーストページモードで動作させた場合は第１の制御信号
ＸＣＬＫ１はローレベルであり、外部アドレス信号Ａは
アドレス取り込み信号線ＡＳまで取り込まれた状態にな
っている。従って、カラムアドレスストローブ信号ＸＣ
ＡＳがハイレベルになってからの、カラムアドレス取り
込み時間（ｔ1）が従来のカラムアドレス取り込み時間
（ｔ0）に比べ小さくなる。
０及び１１２、Ｎチャンネルトランジスタ１１１及び１
１３は外部アドレス信号ＡのＴＴＬレベルを保証してい
るので、例えば外部アドレス信号が２.４Ｖ、Ｖｃｃが
５.５Ｖであった場合は、Ｐチャンネルトランジスタ１
１０及び１１２、Ｎチャンネルトランジスタ１１１及び
１１３はいずれも強くオンするため、多大な貫通電流が
流れる。この電流は動作電流の増大を招くため一般にＰ
チャンネルトランジスタ１１０及び１１２、Ｎチャンネ
ルトランジスタ１１１及び１１３のトランジスタサイズ
は前記貫通電流を抑制するため小さくしなければならな
い。以上のように本実施例によれば、上述した理由によ
り、Ｐチャンネルトランジスタ１１０及び１１２、Ｎチ
ャンネルトランジスタ１１１及び１１３のトランジスタ
サイズを小さくしても、第１の制御信号ＸＣＬＫ１によ
り外部アドレス信号Ａをアドレス取り込み信号線ＡＳま
で取り込んでいるため、第２の制御信号がローレベルに
なるとすぐに、外部アドレス信号Ａを高速に内部アドレ
ス信号ＡＹとして出力することができる。つまり、ファ
ーストページモードで動作させた場合は第１の制御信号
ＸＣＬＫ１はローレベルであり、外部アドレス信号Ａは
アドレス取り込み信号線ＡＳまで取り込まれた状態にな
っている。従って、カラムアドレスストローブ信号ＸＣ
ＡＳがハイレベルになってからの、カラムアドレス取り
込み時間（ｔ1）が従来のカラムアドレス取り込み時間
（ｔ0）に比べ小さくなる。
【００２４】なお、本実施例において、アドレス取り込
み信号線ＡＳから内部アドレス信号ＡＹに取り込むまで
の回路はトランスファーゲート１６０と２つの逆向きの
インバータゲート１３０,１３１により構成したが、ア
ドレス取り込み信号線ＡＳの信号と第２の制御信号ＸＣ
ＬＫ２の論理反転信号を入力とした第１の２入力ＮＡＮ
Ｄゲートと、アドレス取り込み信号線ＡＳの信号の論理
反転信号と第２の制御信号ＸＣＬＫ２の論理反転信号を
入力とした第２の２入力ＮＡＮＤゲートと、第１の２入
力ＮＡＮＤゲートの出力を第３の２入力ＮＡＮＤゲート
の入力とし、第２の２入力ＮＡＮＤゲートの出力を第４
の２入力ＮＡＮＤゲートの入力とし、それぞれ第３及び
第４の２入力ＮＡＮＤゲートの出力を他方の２入力ＮＡ
ＮＤゲートへの入力とし、第３の２入力ＮＡＮＤゲート
の出力を内部アドレス信号ＡＹに接続するＤラッチ回路
としてもよい。
み信号線ＡＳから内部アドレス信号ＡＹに取り込むまで
の回路はトランスファーゲート１６０と２つの逆向きの
インバータゲート１３０,１３１により構成したが、ア
ドレス取り込み信号線ＡＳの信号と第２の制御信号ＸＣ
ＬＫ２の論理反転信号を入力とした第１の２入力ＮＡＮ
Ｄゲートと、アドレス取り込み信号線ＡＳの信号の論理
反転信号と第２の制御信号ＸＣＬＫ２の論理反転信号を
入力とした第２の２入力ＮＡＮＤゲートと、第１の２入
力ＮＡＮＤゲートの出力を第３の２入力ＮＡＮＤゲート
の入力とし、第２の２入力ＮＡＮＤゲートの出力を第４
の２入力ＮＡＮＤゲートの入力とし、それぞれ第３及び
第４の２入力ＮＡＮＤゲートの出力を他方の２入力ＮＡ
ＮＤゲートへの入力とし、第３の２入力ＮＡＮＤゲート
の出力を内部アドレス信号ＡＹに接続するＤラッチ回路
としてもよい。
【００２５】
【発明の効果】以上のように本発明は、ロウアドレスス
トローブ信号により作成された第１の制御信号により制
御されたクロックトインバータに外部アドレス信号を入
力し、カラムアドレスストローブ信号により作成された
第２の制御信号により制御されたトランスファーゲート
及び２つのインバータゲートを用いて、アドレスをラッ
チすることにより、ファーストページモードで動作する
半導体メモリのカラムアドレスの取り込みを高速にする
ことができる。
トローブ信号により作成された第１の制御信号により制
御されたクロックトインバータに外部アドレス信号を入
力し、カラムアドレスストローブ信号により作成された
第２の制御信号により制御されたトランスファーゲート
及び２つのインバータゲートを用いて、アドレスをラッ
チすることにより、ファーストページモードで動作する
半導体メモリのカラムアドレスの取り込みを高速にする
ことができる。
【図１】本発明の実施例における半導体集積回路の回路
図である。
図である。
【図２】同実施例における動作タイミングチャートであ
る。
る。
【図３】従来の半導体集積回路の回路図である。
【図４】導従来例の動作タイミングチャートである。
１００ クロック発生回路（１）
１０１ クロック発生回路（２）
１５０ クロックトインバータ
１６０ トランスファーゲート
１７０ ラッチ回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０３Ｋ 19/0175
8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｋ
Claims (2)
- 【請求項１】アドレス信号を入力とし、第１の制御信号
により制御されるクロックトインバータと、前記クロッ
クトインバータの出力信号を、第２の制御信号により制
御されるスイッチ手段を介し入力に接続されたラッチ回
路とを備えた半導体集積回路。 - 【請求項２】請求項１記載の第１の制御信号はロウアド
レスストローブ信号または前記ロウアドレスストローブ
信号より生成された信号であり、前記第２の制御信号は
カラムアドレスストローブ信号により生成された信号で
あることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162674A JPH0512857A (ja) | 1991-07-03 | 1991-07-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162674A JPH0512857A (ja) | 1991-07-03 | 1991-07-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512857A true JPH0512857A (ja) | 1993-01-22 |
Family
ID=15759139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162674A Pending JPH0512857A (ja) | 1991-07-03 | 1991-07-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134901A (ja) * | 2005-11-09 | 2007-05-31 | Technology Alliance Group Inc | 実装基板の電源制御装置および半導体基板 |
-
1991
- 1991-07-03 JP JP3162674A patent/JPH0512857A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134901A (ja) * | 2005-11-09 | 2007-05-31 | Technology Alliance Group Inc | 実装基板の電源制御装置および半導体基板 |
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