JPS62172817A - 電界効果トランジスタ型インバ−タ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体集積回路に係り、特にＭＩＳ型（絶縁
ｆ−｝型）の電界効果トランジスタ（　ＦＥＴ　）を用
いたインバータ回路であって、正電源および負電源を使
用するインバータ回路に関する。

〔発明の技術的背景〕

この種の従来のインバータ回路は第３図あるいは第４図
に示すように構成されている。即ち、第３図のインバー
タ回路３０において、１は正電源電圧ｖＤＤが与えられ
る正電源ノード、２は負電源電圧Ｖｌｌｌｌが与えられ
る負電源ノード、Ｑ、〜Ｑ４はそれぞれノーマリオン型
（ディプリッション型）のＮチャネルの第１〜第４のト
ランジスタ、３は入力ノード、４は出力ノード、５はレ
ベルシフト用素子であり、６は次段の論理回路の入力用
のトランジスタであって、たとえばＮチャネルのディプ
リッション型のものである。

上記第１のトランジスタＱ工は入力段インバータの負荷
用トランジスタであって、そのドレインが正電源ノード
１に接続され、ゲートおよびソースが相互に接続される
と共に第２のトランジスタＱ！のドレインに接続されて
いる。この第２のトランジスタＱ、は入力段インノク一
タの駆動用トランジスタであって、そのｒ−）は入力ノ
ード３に接続され、ソースは接地され、ドレインは第３
のトランジスタＱ、のゲートに接続されている。この第
３のトランジスタＱ３のドレインは正電源ノード１に接
続され、ソースは第４のトランジスタＱ４のドレインに
接続されている。この第４のトランジスタＱ４のゲート
は入カッ−Ｐ３に接続され、ソースは接地されている。

上記第３のトランジスタＱ、と第４のトランジスタＱ４
とはプッシュプル型のノぐッファ回路を形成しており、
そのドレイン相互接続ノードはレベルシフト用素子５を
介して出力ノード４に接続されている。この出力ノード
４と負電源ノーｒ２との間に、ゲート・ソース相互が接
続された定電流源用の第５のトランジスタＱ、のドレイ
ンソース間が接続されている。

そして、上記出力ノード４は次段論理回路の入力用トラ
ンジスタ６のゲートに接続されている。

次に、上記インバータ回路３０の動作を説明する。いま
、入力ノード３がローレベル（負電位）になると、第２
のトランジスタＱ３および第４のトランジスタＱ４はそ
れぞれオフ状態になり、正電源ノード１→第３のトラン
リスタＱ、→レベルシフト用素子５→第５のトランジス
タＱ、→負電源ノード２の経路に電流が流れて出力ノー
ド４にはハイレベル（正電位）が現われる。これに対し
て、入力ノード３がハイレベルになると、第２のトラン
ジスタＱ、および第４のトランジスタＱ４はそれぞれオ
ン状態になり、第２のトランジスタＱ、および第４のト
ランジスタＱ４のペア性が十分に良ければ第３のトラン
ジスタＱ、はゲート電位およびソース電位が同電位（接
地電位）になり、このソース電位（接地電位）からレベ
ルシフト用素子５の電圧降下分だけ低いローレベルが出
力ノード４に現われる。

なお、レベルシフト用素子５は、次段論理回路の入力用
トランジスタ６の入力信号のハイレベルとローレベルと
で異なる電位極性を得る必要があることから、第４のト
ランジスタＱ４のオン・オフ状態に応じて出力ノート９
４を適当な直流成分だけシフトする必要があるために挿
入されている。

しかし、上記したように入力ノード３がハイレベルのと
きに、第３のトランジスタＱ３はゲート電位とソース電
位とが同電位になってしまい、少なくともケ°−ト電位
がソース電位より低くなることはない。したがって、こ
のときに第３のトランジスタＱ、は完全なオフ状態には
ならずにそのドレイン電流が流れる（つまり、出力段の
バッファ回路のプッシュプル動作が完全には行なわれな
い）ので、次段入力用トランジスタ６のデート・ソース
間の入力ｒ−）容量に充電されている電荷を出力段バッ
ファ用の第４のトランジスタ（このとき、オン状態にな
っている）Ｑ４の最大電流能力で放電することができず
、次段入力用トランジスタ６を高速駆動することができ
ないという問題があった。

この問題を解決するために第４図に示したインバータ回
路４０が知られており、これは上記した第３図のインバ
ータ回路３０に比べて、第２のトランジスタＱ、のドレ
インと第３のトランジスタＱ、のｆ−トとの間に順方向
の向きでレベルシフト用ダイオードＤを挿入するように
変更し、さらにこのダイオードＤのカソードと負電源ノ
ード２との間に、ゲート・ソース相互が接続されたＮチ
ャネルのディプリッション型の第６のトランジスタＱ、
を付加接続した点が異なり、その他は同一であるので第
３図中と同一符号を付している。

上記インバータ回路４０における動作が前記インバータ
回路３０の動作と異なるのは、（１）入力ノード３がロ
ーレベルのとき（第２のトランジスタＱ、および第４の
トランジスタＱ４がオフ状態になっているとき）に、正
電源ノード１→第１のトランジスタＱ１→ダイオードＤ
→第６のトランジスタＱ、→負電源ノード２の経路に電
流が流れる点、（２）入力ノード３がハイレベルのとき
（第２のトランジスタＱ、および第４のトランジスタＱ
４がオン状態になっているとき）に、接地電位からダイ
オードＤの順方向電圧降下だけ低い電位が第３のトラン
ジスタＱｓのゲートに与えられ、第３のトランジスタＱ
。

は完全なオフ状態になる（つまり、出力段のバッファ回
路が完全にブツシュグル動作を行なう）点である。

しかし、上記のようにダイオードＤを挿入すルト、入力
ノード３がローレベルからハイレベルに変化するとき、
ダイオードＤが逆・々イアス状態になって第３のトラン
ジスタＱ、のｆゲート容量の充電電荷を第２のトランジ
スタ（このときオン状態になっている）Ｑ、で放電させ
ることができなくなり、その代わりに定電流源用の第６
のトランジスタＱ、により放電が行なわれる。

〔背景技術の問題点〕

しかし、上記第３のトランジスタＱ、をオン状態からオ
フ状態へ高速に遷移させることが要求される場合、定電
流源用の第６のトランジスタＱ、の電流能力を大きくと
るためには集積回路チップ上の占有面積が大きくなるの
で、消費電力の増大が避けられず、チ、７ａ上の素子の
集積度が低下するなどの問題があった。

つまり、従来のインバータ回路３０．４０にあっては、
出力段のプッシュプル凰のバッファ回路における接地電
位側のバッファ用トランジスタＱ４の最大電流能力を発
揮させると共に正電源側のバッファ用トランジスタＱ、
を高速動作させようとすると、消費電力の増大とか集積
回路チップ上の集積度の低下などを伴なう欠点があった
。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、消費電力
の増大とか集積度の低下をまねくことなく、出力段バッ
ファ回路を完全にプツシ、プル動作させることができ、
バッファ用トランジスタの性能を最大限に発揮させて高
速のインバータ動作を行なうことが可能な電界効果トラ
ンジスタ型インバータ回路を提供するものである。

〔発明の概要〕

本発明の電界効果トランジスタ型インバータ回路は、入
力段インバータを形成している負荷用トランジスタおよ
び駆動用トランジスタをそれぞれディプリッション型と
し、上記入力段インバータの出力および駆動用トランジ
スタの入力により駆動される出力段バッファ回路におけ
る正電源側トランジスタおよび接地側トランジスタをそ
れぞれ対応してエンハンスメント型。

ディプリッジ四ン型とし、この出力段バッファ回路の出
力端と負電源ノードとの間にレベルシフト用素子および
定電流源用のディプリッジ菖ン屋トランジスタを直列に
接続してなることを特徴とするものである。

これによって、入力段インバータの出力が接地電位のと
きに出力段バッファ回路の正電源側トランジスタが完全
にオフ状態になり、出力段バッファ回路が完全にブツシ
ュグル動作することが可能になる。しかも、上記正電源
側トランジスタを完全にオフ状態にするための付加素子
が不要になり、消費電力の増大とか集積度の低下をまね
くこともない。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示すインバータ回路ＩＱは、第３図を参照して
前述した従来のインバータ回路３０に比べて、出力段バ
ッファ回路における正電源側の第３のトランジスタＱ、
／としてＮチャネルのノーマリオフ型（エンハンスメン
ト型）のものを用いた点が異なり、その他は同じである
ので第３図中と同一符号を付してその説明を省略する。

上記インバータ回路１０における動作は、前述した第３
図のイン・ぐ−夕回路３０の動作に比べて、入力ノード
３がハイレベルのとき（第２のトランジスタＱ、および
第４のトランジスタＱ４がオン状態になっているとき）
に、第３のトランジスタＱ、／はゲート・ソース間電位
ｖｏ、＝ＯｖＫよりて完全にオフ状態になっているので
、第４のトランジスタＱ４がオン状態になったとぎに、
それ以前に次段入力用トランジスタ６のｆゲート容量に
充電されていた電荷は第４のトランジスタＱ４の最大電
流能力で放電される点が異なり、その他の動作は同じで
あるのでその詳述を省略する。

したがって、上記インバータ回路１０によれば、出力段
バッファ回路を完全にプッシュプル動作させることがで
き、接地側のバッファ用トランジスタＱ４を最大電流能
力で動作させることができると共に、正電位側のバッフ
ァ用トランジスタＱ、１のゲート容量の充電電荷を第２
のトランジスタＱ、で放電させることによってそれを高
速で動作させることができるので、高速のインバータ動
作が可能になる。しかも、第４図に示したインバータ回
路４０で必要としたレベルシフト用ダイオードＤおよび
その定電流源用トランジスタＱ、を使用しなくて済むの
で、その分だけ消費電力の増大およびチップ上の占有面
積の増大を避けることができ、集積度の向上を図ること
が可能になる。

なお、第２図に示したインバータ回路２０は、上記実施
例のインバータ回路１０におけるレベルシフト用素子５
をレベルシフト用ダイオード７・・・で形成したもので
あり、このダイオード７の使用個数を適切に選定するこ
とによって所望のレベルシフト量を得ることが可能にな
る。

〔発明の効果〕

上述したように本発明の電界効果トランジスタ型インバ
ータ回路によれば、消費電力の低下とか集積度の低下を
まねくことなく、出力段バッファ回路を完全にブツシュ
グル動作させることができ、バッファ用トランジスタの
性能を最大限に発揮させて高速のインバータ動作を行な
うことが可能になる。

【図面の簡単な説明】

第１図は本発明の電界効果トランジスタ型インバータ回
路の一実施例を示す回路図、第２図は同じく他の実施例
を示す回路図、第３図および第４図はそれぞれ従来の電
界効果トランジスタ型インバータ回路を示す回路図であ
る。 Ｑ＋　　、Ｑｓ　、Ｑ４　、Ｑｓ・・・ディゾリッショ
ン型トランジスタ、Ｑ３’・・・エンハンスメント型ト
ランジスタ、１・・・正電源ノード、２・・・負電源ノ
ード、３・・・入力ノード、４・・・出力ノード、５・
・・レベルシフト用素子、７・・・レベルシフト用ダイ
オード。 ■ＳＳ 第１図 Ｖｓｓ 第２図 第３図

Claims (2)

【特許請求の範囲】
1. （１）ゲート・ソース相互が接続されてドレインが正電
   源ノードに接続されたディプリッション型の第１のトラ
   ンジスタと、この第１のトランジスタのソースにドレイ
   ンが接続され、ソースが接地され、ゲートが入力ノード
   に接続されたディプリッション型の第２のトランジスタ
   と、この第２のトランジスタのドレインにゲートが接続
   され、ドレインが前記正電源ノードに接続されたエンハ
   ンスメント型の第３のトランジスタと、この第３のトラ
   ンジスタのソースにドレインが接続され、ゲートが前記
   入力ノードに接続され、ソースが接地されたディプリッ
   ション型の第４のトランジスタと、この第４のトランジ
   スタのドレインと出力ノードとの間に接続されたレベル
   シフト用素子と、上記出力ノードにドレインが接続され
   、ゲート・ソース相互が接続されたディプリッション型
   の第５のトランジスタとからなることを特徴とする電界
   効果トランジスタ型インバータ回路。
2. （２）前記レベルシフト用素子は、複数個のダイオード
   が直列接続されてなることを特徴とする前記特許請求の
   範囲第１項記載の電界効果トランジスタ型インバータ回
   路。