JPH0477485B2 - - Google Patents
Info
- Publication number
- JPH0477485B2 JPH0477485B2 JP62237453A JP23745387A JPH0477485B2 JP H0477485 B2 JPH0477485 B2 JP H0477485B2 JP 62237453 A JP62237453 A JP 62237453A JP 23745387 A JP23745387 A JP 23745387A JP H0477485 B2 JPH0477485 B2 JP H0477485B2
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- base
- output
- emitter
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 claims description 5
- 239000000969 carrier Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000000605 extraction Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、ダーリントン回路に関し、特に高
速性が要求される論理回路の出力段に用いられる
ダーリントン回路関する。
速性が要求される論理回路の出力段に用いられる
ダーリントン回路関する。
（従来の技術）
トランジスタをダーリントン接続してなるダー
リントン回路は、各種の電子回路に用いられてお
り、例えば、高速かつ高負荷駆動能力が要求され
る論理回路等の出力段に多用されている。
リントン回路は、各種の電子回路に用いられてお
り、例えば、高速かつ高負荷駆動能力が要求され
る論理回路等の出力段に多用されている。
第４図はCOMSトランジスタとバイポーラト
ランジスタとを混用した所謂Bi−CMOSの論理
回路の構成を示す回路図であり、同図に示す論理
回路は、その出力段にダーリントン回路１を用い
ている。
ランジスタとを混用した所謂Bi−CMOSの論理
回路の構成を示す回路図であり、同図に示す論理
回路は、その出力段にダーリントン回路１を用い
ている。
第４図において、出力段はシヨツトキーバリヤ
ダイオードでクランプされたNPN型のバイポー
ラトランジスタQ1と、このバイポーラトランジ
スタQ1よりも電流駆動能力の高いNPN型のバイ
ポーラトランジスタQ2とがダーリントン接続さ
れ、バイポーラトランジスタQ2のベース・エミ
ツタ間に抵抗R1が接続されてなるダーリントン
回路１と、バイポーラトランジスタQ2とトーテ
ムポール型に接続されたNPN型のバイポーラト
ランジスタQ3とで構成され、バイポーラトラン
ジスタQ2とバイポーラトランジスタQ3の接続点
を出力端子３としており、出力端子３には負荷容
量CLと負荷抵抗RLが接続されている。なお、バ
イポーラトランジスタQ1は、スイツチング時間
を高速にするためにシヨツトキーバリヤダイオー
ドでクランプされたものが用いられているが、ク
ランプされていない通常のバイポーラトランジス
タであつてもよい。
ダイオードでクランプされたNPN型のバイポー
ラトランジスタQ1と、このバイポーラトランジ
スタQ1よりも電流駆動能力の高いNPN型のバイ
ポーラトランジスタQ2とがダーリントン接続さ
れ、バイポーラトランジスタQ2のベース・エミ
ツタ間に抵抗R1が接続されてなるダーリントン
回路１と、バイポーラトランジスタQ2とトーテ
ムポール型に接続されたNPN型のバイポーラト
ランジスタQ3とで構成され、バイポーラトラン
ジスタQ2とバイポーラトランジスタQ3の接続点
を出力端子３としており、出力端子３には負荷容
量CLと負荷抵抗RLが接続されている。なお、バ
イポーラトランジスタQ1は、スイツチング時間
を高速にするためにシヨツトキーバリヤダイオー
ドでクランプされたものが用いられているが、ク
ランプされていない通常のバイポーラトランジス
タであつてもよい。
ダーリントン回路１を構成するバイポーラトラ
ンジスタQ1は、入力端子５に与えられる入力信
号を受けてこれを反転するインバータゲート７の
出力により導通制御され、バイポーラトランジス
タQ3は、出力端子３とグランドとの間に直列に
接続され、ゲート端子が入力端子５に接続された
ＮチヤンネルのMOSトランジスタ（以下、
「NMOS」と呼ぶ）N1と、ゲート端子が入力信
号と逆相の反転入力信号が与えられる反転入力端
子９に接続さたNMOSN2との接続点の出力によ
り導通されている。
ンジスタQ1は、入力端子５に与えられる入力信
号を受けてこれを反転するインバータゲート７の
出力により導通制御され、バイポーラトランジス
タQ3は、出力端子３とグランドとの間に直列に
接続され、ゲート端子が入力端子５に接続された
ＮチヤンネルのMOSトランジスタ（以下、
「NMOS」と呼ぶ）N1と、ゲート端子が入力信
号と逆相の反転入力信号が与えられる反転入力端
子９に接続さたNMOSN2との接続点の出力によ
り導通されている。
すなわち、入力信号によりインバータゲート７
を導通制御するとともに、入力信号及び反転入力
信号によりNMOSN1，N2を導通制御して、バイ
ポーラトランジスタQ1，Q2とバイポーラトラン
ジスタQ3をスイツチング動作させ、入力信号を
反転した出力信号を出力端子３に与えるようにし
ている。
を導通制御するとともに、入力信号及び反転入力
信号によりNMOSN1，N2を導通制御して、バイ
ポーラトランジスタQ1，Q2とバイポーラトラン
ジスタQ3をスイツチング動作させ、入力信号を
反転した出力信号を出力端子３に与えるようにし
ている。
このような出力段のスイツチング動作におい
て、ダーリントン回路１を構成するバイポーラト
ランジスタQ2がON状態からOFF状態に移行する
場合に、バイポーラトランジスタQ2のベース電
流が零になつてもベース領域、すなわち、第５図
のバイポーラトランジスタの等価回路に示すベー
ス・エミツタ間に存在する寄生容量CRに過剰キ
ヤリアが蓄積されている間は、コレクタ電流は流
れつづけることになる。
て、ダーリントン回路１を構成するバイポーラト
ランジスタQ2がON状態からOFF状態に移行する
場合に、バイポーラトランジスタQ2のベース電
流が零になつてもベース領域、すなわち、第５図
のバイポーラトランジスタの等価回路に示すベー
ス・エミツタ間に存在する寄生容量CRに過剰キ
ヤリアが蓄積されている間は、コレクタ電流は流
れつづけることになる。
したがつて、バイポーラトランジスタQ2をON
状態からOFF状態に高速にスイツチング動作さ
せるためには、ベース領域に蓄積された過剰キヤ
リアを急速に引き抜かなければならない。このた
めには、過剰キヤリアの引き抜き速度を決定する
抵抗R1を小さく設計する必要がある。
状態からOFF状態に高速にスイツチング動作さ
せるためには、ベース領域に蓄積された過剰キヤ
リアを急速に引き抜かなければならない。このた
めには、過剰キヤリアの引き抜き速度を決定する
抵抗R1を小さく設計する必要がある。
しかしながら、抵抗R1を小さくすると、バイ
ポーラトランジスタQ2がON状態になる時に、抵
抗R1を流れる電流が大きくなるため、バイポー
ラトランジスタQ1のエミツタ電流を大きくする
必要がある。このため、バイポーラトランジスタ
Q1のエミツタ電流が大きくなるまでバイポーラ
トランジスタQ2はON状態とはならないので、抵
抗R1を小さくして例えば１（KΩ）程度とすると、
出力信号の立ち上がり速度は、第６図に示すよう
に、抵抗R1を５（KΩ）程度とした場合に比べて
著しく遅れることになる。
ポーラトランジスタQ2がON状態になる時に、抵
抗R1を流れる電流が大きくなるため、バイポー
ラトランジスタQ1のエミツタ電流を大きくする
必要がある。このため、バイポーラトランジスタ
Q1のエミツタ電流が大きくなるまでバイポーラ
トランジスタQ2はON状態とはならないので、抵
抗R1を小さくして例えば１（KΩ）程度とすると、
出力信号の立ち上がり速度は、第６図に示すよう
に、抵抗R1を５（KΩ）程度とした場合に比べて
著しく遅れることになる。
ゆえに、出力信号の立ち上がり速度を高速にす
るためには、抵抗R1を例えば５（KΩ）程度に設
計すればよく、これにより、バイポーラトランジ
スタQ2のON状態からOFF状態への移行は抵抗
R1が大きくなることにより遅れることになるが、
バイポーラトランジスタQ3のOFF状態からON状
態への移行よりは速くなり、バイポーラトランジ
スタQ2，Q3がともにON状態になることはない。
るためには、抵抗R1を例えば５（KΩ）程度に設
計すればよく、これにより、バイポーラトランジ
スタQ2のON状態からOFF状態への移行は抵抗
R1が大きくなることにより遅れることになるが、
バイポーラトランジスタQ3のOFF状態からON状
態への移行よりは速くなり、バイポーラトランジ
スタQ2，Q3がともにON状態になることはない。
（発明が解決しようとする問題点）
このように、論理回路の出力段に用いられたダ
ーリントン回路１にあつて、バイポーラトランジ
スタQ2は、スイツチング動作時に多くの電流を
必要とするため、バイポーラトランジスタQ1に
よりベース電流が供給されても、コレクタ電流は
急激に増加せず、出力信号の立ち上がりの初期に
あつては、バイポーラトランジスタQ2のベース
電流がおもに負荷容量CLの充電電流となる。こ
のため、出力信号の立ち上がりの初期において多
くの過剰キヤリアがバイポーラトランジスタQ2
のベース領域に蓄積されることになる。
ーリントン回路１にあつて、バイポーラトランジ
スタQ2は、スイツチング動作時に多くの電流を
必要とするため、バイポーラトランジスタQ1に
よりベース電流が供給されても、コレクタ電流は
急激に増加せず、出力信号の立ち上がりの初期に
あつては、バイポーラトランジスタQ2のベース
電流がおもに負荷容量CLの充電電流となる。こ
のため、出力信号の立ち上がりの初期において多
くの過剰キヤリアがバイポーラトランジスタQ2
のベース領域に蓄積されることになる。
これにより、抵抗R1を例えば５（KΩ）程度に
設定すると、過剰キヤリアのベース領域からの引
き抜きが遅くなり、バイポーラトランジスタQ1
がカツトオフ状態となつてもバイポーラトランジ
スタQ2は直ちにカツトオフ状態とはならず、出
力電圧は一時的に定常状態時のハイレベルの電圧
値よりも高くなり、第６図に示すように、出力信
号の立ち上がり時にオーバーシユートが発生する
という問題があつた。
設定すると、過剰キヤリアのベース領域からの引
き抜きが遅くなり、バイポーラトランジスタQ1
がカツトオフ状態となつてもバイポーラトランジ
スタQ2は直ちにカツトオフ状態とはならず、出
力電圧は一時的に定常状態時のハイレベルの電圧
値よりも高くなり、第６図に示すように、出力信
号の立ち上がり時にオーバーシユートが発生する
という問題があつた。
一方、抵抗R1を小さく設定して、過剰キヤリ
アの引き抜き速度を速くすると、出力信号のオー
バーシユートは小さくなるが、その反面、前述し
たように、バイポーラトランジスタQ2がOFF状
態からON状態に移行する際に、抵抗R1を流れる
電流が大きくなり、スイツチング速度が遅れると
いう問題があつた。
アの引き抜き速度を速くすると、出力信号のオー
バーシユートは小さくなるが、その反面、前述し
たように、バイポーラトランジスタQ2がOFF状
態からON状態に移行する際に、抵抗R1を流れる
電流が大きくなり、スイツチング速度が遅れると
いう問題があつた。
そこで、この発明は、上記に鑑みてなされたも
のであり、その目的とするところは、出力側のト
ランジスタのベース領域に蓄積される過剰キヤリ
アの引き抜き速度及びベースへの電流供給を出力
電位にしたがつて制御して、出力信号のスイツチ
ング速度を高速にすることができるダーリントン
回路を提供することにある。
のであり、その目的とするところは、出力側のト
ランジスタのベース領域に蓄積される過剰キヤリ
アの引き抜き速度及びベースへの電流供給を出力
電位にしたがつて制御して、出力信号のスイツチ
ング速度を高速にすることができるダーリントン
回路を提供することにある。
（問題点を解決するための手段）
上記目的を達成するために、この発明は、ベー
スに入力信号が印加され、コレクタから電流供給
を受ける第１のバイポーラトランジスタと、ベー
スが前記第１のバイポーラトランジスタのエミツ
タに接続され、コレクタから電流供給を受け、エ
ミツタから出力信号を得る第２のバイポーラトラ
ンジスタと、ゲートに所定電位が与えられ、前記
第２のバイポーラトランジスタのベースとエミツ
タ間に接続された電界効果トランジスタとから構
成される。
スに入力信号が印加され、コレクタから電流供給
を受ける第１のバイポーラトランジスタと、ベー
スが前記第１のバイポーラトランジスタのエミツ
タに接続され、コレクタから電流供給を受け、エ
ミツタから出力信号を得る第２のバイポーラトラ
ンジスタと、ゲートに所定電位が与えられ、前記
第２のバイポーラトランジスタのベースとエミツ
タ間に接続された電界効果トランジスタとから構
成される。
（作用）
上記構成において、この発明は、電界効果トラ
ンジスタのON抵抗を出力信号の電位にしたがつ
て可変することにより、第２のバイポーラトラン
ジスタのベースに蓄積される過剰キヤリアの引き
抜き速度及び、第２のバイポーラトランジスタの
ベースへの電流供給を制御するようにしている。
ンジスタのON抵抗を出力信号の電位にしたがつ
て可変することにより、第２のバイポーラトラン
ジスタのベースに蓄積される過剰キヤリアの引き
抜き速度及び、第２のバイポーラトランジスタの
ベースへの電流供給を制御するようにしている。
（実施例）
以下、図面を用いてこの発明の実施例を説明す
る。
る。
第１図はこの発明の一実施例に係るダーリント
ン回路の構成を示す回路図である。
ン回路の構成を示す回路図である。
第１図において、この実施例のダーリントン回
路はNPN型のバイポーラトランジスタQ11，Q12
と、ＰチヤンネルのMOSトランジスタ（以下
「PMOS」と呼ぶ）P1とから構成されている。
路はNPN型のバイポーラトランジスタQ11，Q12
と、ＰチヤンネルのMOSトランジスタ（以下
「PMOS」と呼ぶ）P1とから構成されている。
バイポーラトランジスタQ11は、ベースが入力
端子１１に接続され、コレクタが外部端子１３に
接続され、エミツタがバイポーラトランジスタ
Q12のベースに接続されており、コレクタには外
部端子１３を介して電流が供給されている。
端子１１に接続され、コレクタが外部端子１３に
接続され、エミツタがバイポーラトランジスタ
Q12のベースに接続されており、コレクタには外
部端子１３を介して電流が供給されている。
バイポーラトランジスタQ12は、ベースがバイ
ポーラトランジスタのエミツタに接続され、コレ
クタが外部端子１５に接続され、エミツタが出力
端子１７に接続されており、コレクタには外部端
子１５を介して電流が供給されている。このよう
に、バイポーラトランジスタQ11とバイポーラト
ランジスタQ12とは、ダーリントン接続されてい
る。
ポーラトランジスタのエミツタに接続され、コレ
クタが外部端子１５に接続され、エミツタが出力
端子１７に接続されており、コレクタには外部端
子１５を介して電流が供給されている。このよう
に、バイポーラトランジスタQ11とバイポーラト
ランジスタQ12とは、ダーリントン接続されてい
る。
PMOSP1は、ゲートがグランドに接続され、
ソースがバイポーラトランジスタQ11のエミツタ
に接続されているとともに、バイポーラトランジ
スタQ12のベースに接続されており、ドレインが
出力端子１７に接続されている。すなわち、バイ
ポーラトランジスタQ11とダーリントン接続され
たバイポーラトランジスタQ12のベース・エミツ
タ間には、抵抗R1に代えてゲートがグランドに
接続されたPMOSP1が接続されている。
ソースがバイポーラトランジスタQ11のエミツタ
に接続されているとともに、バイポーラトランジ
スタQ12のベースに接続されており、ドレインが
出力端子１７に接続されている。すなわち、バイ
ポーラトランジスタQ11とダーリントン接続され
たバイポーラトランジスタQ12のベース・エミツ
タ間には、抵抗R1に代えてゲートがグランドに
接続されたPMOSP1が接続されている。
このような構成において、PMOSP1は、その
ゲートがグランドに接続されているために、ソー
ス及びドレイン電位にしたがつて導通制御するこ
とになる。すなわち、バイポーラトランジスタ
Q12のベース電位あるいはエミツタ電位が十分に
高い場合は、PMOSP1はON状態となり、ON抵
抗はPMOSP1のサイズ等で決定される低い値を
示す。そして、ベース電位あるいはエミツタ電位
が低下すると、PMOSP1はON状態であるが、
ON抵抗は徐々に増加することになり、バイポー
ラトランジスタQ12のベース電位及びエミツタ電
位がPMOSP1のスレツシヨルド電圧以下になる
と、PMOSP1はOFF状態となる。
ゲートがグランドに接続されているために、ソー
ス及びドレイン電位にしたがつて導通制御するこ
とになる。すなわち、バイポーラトランジスタ
Q12のベース電位あるいはエミツタ電位が十分に
高い場合は、PMOSP1はON状態となり、ON抵
抗はPMOSP1のサイズ等で決定される低い値を
示す。そして、ベース電位あるいはエミツタ電位
が低下すると、PMOSP1はON状態であるが、
ON抵抗は徐々に増加することになり、バイポー
ラトランジスタQ12のベース電位及びエミツタ電
位がPMOSP1のスレツシヨルド電圧以下になる
と、PMOSP1はOFF状態となる。
したがつて、PMOSP1は、バイポーラトラン
ジスタQ12のエミツタ電位、すなわち、ダーリン
トン回路の出力電位にしたがつて、バイポーラト
ランジスタQ12のベース・エミツタ間の抵抗値を
可変する可変抵抗素子として機能することにな
り、バイポーラトランジスタQ12のベース・エミ
ツタ間の抵抗は、出力電位にしたがつて制御され
ることになる。
ジスタQ12のエミツタ電位、すなわち、ダーリン
トン回路の出力電位にしたがつて、バイポーラト
ランジスタQ12のベース・エミツタ間の抵抗値を
可変する可変抵抗素子として機能することにな
り、バイポーラトランジスタQ12のベース・エミ
ツタ間の抵抗は、出力電位にしたがつて制御され
ることになる。
これにより、バイポーラトランジスタQ11のベ
ース電位及び出力電位がロウレベル状態にあつて
は、PMOSP1はOFF状態にあるので、バイポー
ラトランジスタQ11のベース電位が上昇してバイ
ポーラトランジスタQ11がON状態になると、バ
イポーラトランジスタQ11のエミツタ電流はすべ
てバイポーラトランジスタQ12のベースに供給さ
れる。このため、バイポーラトランジスタQ12の
OFF状態からON状態へのスイツチング動作は高
速に行なわれ、出力電位は高速に立ち上がること
になる。
ース電位及び出力電位がロウレベル状態にあつて
は、PMOSP1はOFF状態にあるので、バイポー
ラトランジスタQ11のベース電位が上昇してバイ
ポーラトランジスタQ11がON状態になると、バ
イポーラトランジスタQ11のエミツタ電流はすべ
てバイポーラトランジスタQ12のベースに供給さ
れる。このため、バイポーラトランジスタQ12の
OFF状態からON状態へのスイツチング動作は高
速に行なわれ、出力電位は高速に立ち上がること
になる。
そして、出力電位が上昇すると、これにともな
つてPMOSP1はON状態となりON抵抗が徐々に
減少するため、バイポーラトランジスタQ12のベ
ース領域に蓄積された過剰キヤリアの引き抜きは
速められる。
つてPMOSP1はON状態となりON抵抗が徐々に
減少するため、バイポーラトランジスタQ12のベ
ース領域に蓄積された過剰キヤリアの引き抜きは
速められる。
一方、出力電位がハイレベル状態にあつて、バ
イポーラトランジスタQ11をOFF状態にすること
によりバイポーラトランジスタQ12をOFF状態に
して出力電位をロウレベル状態にする場合には、
PMOSP1はON状態でON抵抗が小さくなつてい
るために、バイポーラトランジスタQ12のベース
領域に蓄積された過剰キヤリアの引き抜きは速め
られ、バイポーラトランジスタQ12のON状態か
らOFF状態へのスイツチング動作は高速に行な
われる。
イポーラトランジスタQ11をOFF状態にすること
によりバイポーラトランジスタQ12をOFF状態に
して出力電位をロウレベル状態にする場合には、
PMOSP1はON状態でON抵抗が小さくなつてい
るために、バイポーラトランジスタQ12のベース
領域に蓄積された過剰キヤリアの引き抜きは速め
られ、バイポーラトランジスタQ12のON状態か
らOFF状態へのスイツチング動作は高速に行な
われる。
第２図は、第４図に示した論理回路の出力段を
構成するダーリントン回路１に対して、上述した
実施例を適用した論理回路の構成を示す回路図で
ある。第２図に示す論理回路は、第４図に示した
論理回路におけるバイポーラトランジスタQ2の
ベース・エミツタ間に接続された抵抗R1に代え
て、ゲートがグランドに接続されたPMOSP1を
バイポーラトランジスタQ2のベース・エミツタ
間に接続してダーリントン回路２１を構成したも
のである。なお、第２図において、第４図と同符
号のものは同一物であり、その説明は省略する。
構成するダーリントン回路１に対して、上述した
実施例を適用した論理回路の構成を示す回路図で
ある。第２図に示す論理回路は、第４図に示した
論理回路におけるバイポーラトランジスタQ2の
ベース・エミツタ間に接続された抵抗R1に代え
て、ゲートがグランドに接続されたPMOSP1を
バイポーラトランジスタQ2のベース・エミツタ
間に接続してダーリントン回路２１を構成したも
のである。なお、第２図において、第４図と同符
号のものは同一物であり、その説明は省略する。
このように、第１図に示したダーリントン回路
を出力段に用いることにより、出力電位の立ち上
がり時においては、バイポーラトランジスタQ1
のエミツタ電流がすべてバイポーラトランジスタ
Q12のベースに供給されて、立ち上がり速度は速
められ、さらに、出力電位の上昇とともに、
PMOSP1のON抵抗が小さくなり、バイポーラト
ランジスタQ2のベース領域に蓄積された過剰キ
ヤリアの引き抜きが速められる。したがつて、出
力電位は、第６図に示すように、高速に立ち上げ
られるとともに、オーバーシユートを防止するこ
とができるようになる。
を出力段に用いることにより、出力電位の立ち上
がり時においては、バイポーラトランジスタQ1
のエミツタ電流がすべてバイポーラトランジスタ
Q12のベースに供給されて、立ち上がり速度は速
められ、さらに、出力電位の上昇とともに、
PMOSP1のON抵抗が小さくなり、バイポーラト
ランジスタQ2のベース領域に蓄積された過剰キ
ヤリアの引き抜きが速められる。したがつて、出
力電位は、第６図に示すように、高速に立ち上げ
られるとともに、オーバーシユートを防止するこ
とができるようになる。
一方、出力電位の立ち下がりにあつては、バイ
ポーラトランジスタQ2のベース領域に蓄積され
た過剰キヤリアは、PMOSP1のON抵抗が小さく
なつているため、過剰キヤリアの引き抜き速度は
速められ、出力電位を高速に立ち下げることがで
きる。
ポーラトランジスタQ2のベース領域に蓄積され
た過剰キヤリアは、PMOSP1のON抵抗が小さく
なつているため、過剰キヤリアの引き抜き速度は
速められ、出力電位を高速に立ち下げることがで
きる。
このように、PMOSP1のON抵抗を出力電位に
したがつて可変し、論理回路のスイツチング動作
を高速に行なうようにしているわけであるが、
PMOSP1のON抵抗を、出力電位がハイレベル状
態時において、500（Ω）〜１（KΩ）程度に設計
するようにすれば、良好な特性が得られ、高速標
準論理回路として好適なものとなる。
したがつて可変し、論理回路のスイツチング動作
を高速に行なうようにしているわけであるが、
PMOSP1のON抵抗を、出力電位がハイレベル状
態時において、500（Ω）〜１（KΩ）程度に設計
するようにすれば、良好な特性が得られ、高速標
準論理回路として好適なものとなる。
第３図に示す論理回路は、第２図に示した論理
回路の出力段を構成するダーリントン回路２１に
対して、PMOSP1と並列に抵抗R3を接続してダ
ーリントン回路３１を構成したものである。
回路の出力段を構成するダーリントン回路２１に
対して、PMOSP1と並列に抵抗R3を接続してダ
ーリントン回路３１を構成したものである。
このような構成にあつても、バイポーラトラン
ジスタQ2のベース・エミツタ間の抵抗を出力電
位にしたがつて可変することが可能となり、第２
図に示した論理回路において得られる効果と同様
の効果を得ることができる。
ジスタQ2のベース・エミツタ間の抵抗を出力電
位にしたがつて可変することが可能となり、第２
図に示した論理回路において得られる効果と同様
の効果を得ることができる。
なお、上記実施例においては、NPN型のトラ
ンジスタの場合について説明したが、PNP型の
バイポーラトランジスタの場合には、Ｎ型の電界
効果トランジスタを用い、そのゲートを電源電位
に接続しても、同様の効果を得ることができる。
ンジスタの場合について説明したが、PNP型の
バイポーラトランジスタの場合には、Ｎ型の電界
効果トランジスタを用い、そのゲートを電源電位
に接続しても、同様の効果を得ることができる。
以上説明したように、この発明によれば、ダー
リントン接続された出力側のバイポーラトランジ
スタのベース・エミツタ間に接続された電界効果
トランジスタのON抵抗を出力電位にしたがつて
可変するようにしたので、出力側のバイポーラト
ランジスタのベースに蓄積される過剰キヤリアの
引き抜き速度及びベースへの電流供給を出力電位
にしたがつて制御することが可能となり、出力信
号のオーバーシユートを招くことなく、出力信号
のスイツチング速度を高速にすることができる。
リントン接続された出力側のバイポーラトランジ
スタのベース・エミツタ間に接続された電界効果
トランジスタのON抵抗を出力電位にしたがつて
可変するようにしたので、出力側のバイポーラト
ランジスタのベースに蓄積される過剰キヤリアの
引き抜き速度及びベースへの電流供給を出力電位
にしたがつて制御することが可能となり、出力信
号のオーバーシユートを招くことなく、出力信号
のスイツチング速度を高速にすることができる。
第１図はこの発明の一実施例に係るダーリント
ン回路の構成を示す回路図、第２図及び第３図は
第１図に示すダーリントン回路を出力段に用いた
論理回路の構成を示す回路図、第４図は従来のダ
ーリントン回路を出力段に用いた論理回路の一構
成を示す回路図、第５図はバイポーラトランジス
タの等価回路図、第６図は第２図及び第４図に示
す論理回路の動作波形図である。 Q11，Q12……NPNバイポーラトランジスタ、
P1……ＰチヤンネルのMOSトランジスタ。
ン回路の構成を示す回路図、第２図及び第３図は
第１図に示すダーリントン回路を出力段に用いた
論理回路の構成を示す回路図、第４図は従来のダ
ーリントン回路を出力段に用いた論理回路の一構
成を示す回路図、第５図はバイポーラトランジス
タの等価回路図、第６図は第２図及び第４図に示
す論理回路の動作波形図である。 Q11，Q12……NPNバイポーラトランジスタ、
P1……ＰチヤンネルのMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ ベースに入力信号が印加され、コレクタから
電流供給を受ける第１のバイポーラトランジスタ
と、 ベースが前記第１のバイポーラトランジスタの
エミツタに接続され、コレクタから電流供給を受
け、エミツタから出力信号を得る第２のバイポー
ラトランジスタと、 ゲートに所定電位が与えられ、前記第２のバイ
ポーラトランジスタのベースとエミツタ間に接続
された電界効果トランジスタと を有することを特徴とするダーリントン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62237453A JPS6481520A (en) | 1987-09-24 | 1987-09-24 | Darlington circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62237453A JPS6481520A (en) | 1987-09-24 | 1987-09-24 | Darlington circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481520A JPS6481520A (en) | 1989-03-27 |
| JPH0477485B2 true JPH0477485B2 (ja) | 1992-12-08 |
Family
ID=17015569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62237453A Granted JPS6481520A (en) | 1987-09-24 | 1987-09-24 | Darlington circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6481520A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154826A (en) * | 1979-05-21 | 1980-12-02 | Exxon Research Engineering Co | Switching circuit |
| JPS58526B2 (ja) * | 1975-12-29 | 1983-01-07 | 旭化成株式会社 | レンゾクキホウヘキニヨル オダクカクサンボウシコウホウ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58526U (ja) * | 1981-06-26 | 1983-01-05 | スタンレー電気株式会社 | スイツチング用トランジスタ回路装置 |
-
1987
- 1987-09-24 JP JP62237453A patent/JPS6481520A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58526B2 (ja) * | 1975-12-29 | 1983-01-07 | 旭化成株式会社 | レンゾクキホウヘキニヨル オダクカクサンボウシコウホウ |
| JPS55154826A (en) * | 1979-05-21 | 1980-12-02 | Exxon Research Engineering Co | Switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481520A (en) | 1989-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4845386A (en) | Bi-MOS logic circuit having a totem pole type output buffer section | |
| US4678940A (en) | TTL compatible merged bipolar/CMOS output buffer circuits | |
| US4783604A (en) | Buffer circuit for outputting signals of different polarities | |
| US4839537A (en) | BicMO logic circuit | |
| US4289978A (en) | Complementary transistor inverting emitter follower circuit | |
| JPH04287519A (ja) | 交流結合相補形プル・アップ及びプル・ダウン回路 | |
| US4948990A (en) | BiCMOS inverter circuit | |
| US5077490A (en) | Schottky-diode emulator for BiCMOS logic circuit | |
| US5066876A (en) | Circuit for converting ecl level signals to mos level signals | |
| US5021687A (en) | High speed inverting hysteresis TTL buffer circuit | |
| KR910001383B1 (ko) | 논리회로 | |
| US5066874A (en) | Signal output circuit having bipolar transistor in output stage and arranged in cmos semiconductor integrated circuit | |
| JPH0477485B2 (ja) | ||
| JPH03227119A (ja) | Ｅｃｌ論理回路 | |
| JPH0666681B2 (ja) | 論理回路 | |
| KR950000352B1 (ko) | 반도체 논리회로 | |
| JP2511044B2 (ja) | 論理回路 | |
| JPH03123220A (ja) | 出力回路 | |
| JPS58103230A (ja) | スイツチング回路 | |
| JP2877305B2 (ja) | ダイオードスイッチ回路 | |
| US4950930A (en) | Bridge base control circuit with controlled blocking even in the avalanche mode | |
| JPH0661436A (ja) | Ｔｔｌ−ｃｍｏｓ出力段 | |
| JP2914968B2 (ja) | 半導体集積回路装置 | |
| JP3008426B2 (ja) | ＢｉＣＭＯＳゲート回路 | |
| JPH0766708A (ja) | 入力バッファゲート |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |