CN102195635A

CN102195635A - 可提高稳定性的输出缓冲电路

Info

Publication number: CN102195635A
Application number: CN2010101269093A
Authority: CN
Inventors: 许筱妊; 陈季廷; 郭耀鸿
Original assignee: Novatek Microelectronics Corp
Current assignee: Novatek Microelectronics Corp
Priority date: 2010-03-04
Filing date: 2010-03-04
Publication date: 2011-09-21

Abstract

可提高稳定性的输出缓冲电路包含有运算放大器、电容负载及输出控制单元。该运算放大器具有正输入端、负输入端及输出端。该输出端反馈耦接于该负输入端，该运算放大器根据该正输入端所接收的输入电压，产生具有相对应水平的输出电压至该输出端。该输出控制单元耦接于该运算放大器的该输出端及该电容负载之间，用来控制该运算放大器的该输出端与该电容负载间的电性连接，以形成信号输出路径，并在该信号输出路径形成时，调整该信号输出路径的阻抗大小。

Description

可提高稳定性的输出缓冲电路

技术领域

本发明涉及一种可提高稳定性的输出缓冲电路，尤其涉及一种通过调整运算放大器的信号输出路径阻抗，来提高运算放大器的相位边限的输出缓冲电路。

背景技术

输出缓冲器(Output Buffer)常用于各式电子装置中，用来隔离信号输入端与输出端，以避免信号输入端受负载影响，并增强推动负载的能力。例如，在液晶显示装置中，源极驱动器是通过输出缓冲器将液晶面板上的每个像素充电至相对应的电压水平，来驱动每个像素所对应的液晶分子。因此，输出缓冲器的驱动能力与液晶显示装置的显示质量及反应时间有很大的关系。

请参考图1，图1是一个公知源极驱动器10的示意图。源极驱动器10包含有移位缓存器(shift register)11、数据栓锁器(或称为线缓冲器)12、数字模拟转换器13、输出缓冲器14及输出开关15。其中，移位缓存器11用来根据频率信号CLK，依序接收影像数据DATA。当接收完对应于水平扫描线的影像数据后，数据栓锁器12会根据时序控制器(图未示)所产生的数据加载信号LOAD，撷取移位缓存器11中所暂存的数据，以使移位缓存器11可继续接收下一条水平扫描线的影像数据。接着，数字模拟转换器13将数据栓锁器12所储存的数字像素数据转换为模拟电压，以输出至输出缓冲器14。输出缓冲器14用来提供足够的驱动能力，而输出开关15则依序将输出缓冲器14耦接至相对应的数据线DL，以驱动相对应的数据线DL。

在图1中，输出缓冲器14与输出开关15被称为源极驱动器10的输出缓冲电路。详细来说，如图2所示，输出缓冲器14包含有运算放大器110，而输出开关15包含有开关SW，用以经由源极驱动器10的输出垫片P与相对应数据线DL建立信号传输路径。运算放大器110具有正向输入端IN+、反向输入端IN-及输出端OUT。正向输入端IN+用来接收模拟电压；而输出端OUT则耦接于反向输入端IN-，形成负反馈回路。运算放大器110依据正向输入端IN+所接收的模拟电压，将连接于源极驱动器10的输出垫片P的数据线DL的电压驱动至某一电压水平。然而，为了在不同的时间点驱动同一数据线上不同的像素，源极驱动器10必须时常地更新该模拟电压。因此，当在更新该模拟电压时，源极驱动器10会使开关SW呈现断路状态，直到预备驱动数据线DL时，才会使开关SW开启(turned on)，以将更新后的模拟电压输出至相对应数据线DL。

当开关SW开启时，运算放大器110的输出端OUT经由输出垫片P而电性连接至数据线DL。一般来说，输出电压的稳定时间主要是由相对应数据线DL的电容负载CLOAD、开关SW的导通电阻值及运算放大器110的输出电阻值所决定。然而，公知的源极驱动器为了降低功率损耗，不断地减小输出缓冲器输出级的直流电流，造成运算放大器的相位边限不断下降，导致稳定时间上升。在此情形下，输出电压的测试取值时间也不得不往后延长，使得测试成本不断地提高。

发明内容

本发明揭露一种可提高稳定性的输出缓冲电路。该输出缓冲电路包含有运算放大器、电容负载及输出控制单元。该运算放大器具有正输入端、负输入端及输出端，该输出端反馈耦接于该负输入端，该运算放大器根据该正输入端所接收的输入电压，产生具有相对应水平的输出电压至该输出端。该输出控制单元耦接于该运算放大器的该输出端及该电容负载之间，用来控制该运算放大器的该输出端与该电容负载间的电性连接，以形成信号输出路径，并在该信号输出路径形成时，调整该信号输出路径的阻抗大小。

本发明的主要目的在于提供一种可提高稳定性的输出缓冲电路。本发明输出缓冲电路通过控制运算放大器的输出路径阻抗大小，调整运算放大器的零点位置，以缩短稳定时间及测试时间。

因此，源极驱动器的测试成本可有效地被降低，而提升其竞争力。

附图说明

图1是一个公知源极驱动器的示意图。

图2是图1的源极驱动器的一个输出缓冲电路的示意图。

图3是本发明实施例一个输出缓冲电路的示意图。

图4为图3的输出缓冲电路的信号时序图。

图5是本发明另一实施例一个输出缓冲电路的示意图。

图6为图5的输出缓冲电路的信号时序图。

图7为本发明又一实施例一个输出缓冲电路的示意图。

其中，附图标记说明如下：

10 源极驱动器

11 移位缓存器

12 数据栓锁器

13 数字模拟转换器

14 输出缓冲器

15 输出开关

CLK 频率信号

DATA 影像数据

LOAD 数据加载信号

110、31、51、71 运算放大器

SW、SW1 开关

P 输出垫片

DL 数据线

IN+ 正向输入端

IN- 反向输入端

OUT 输出端

CLOAD 电容负载

30、50、70 输出缓冲电路

32、52、72 输出控制单元

PSW1～PSW6 PMOS开关

NSW1～NSW6 NMOS开关

OPC、OPC1～OPC6、OPCB1～控制信号

OPCB6

33、53、73 控制信号产生单元

LS1～LSn 水平转换器

MUX 多任务器

LG 逻辑信号

GND、VDD1～VDDn 电压水平

具体实施方式

请参考图3，图3是本发明实施例一个输出缓冲电路30的示意图。输出缓冲电路30包含有运算放大器31、电容负载CLOAD及输出控制单元32。运算放大器31具有正输入端IN+、反输入端IN-及输出端OUT。正输入端IN+用来接收模拟电压；而输出端OUT则耦接于反向输入端IN-，形成负反馈回路。运算放大器31根据正输入端IN+所接收的模拟电压，产生具有相对应水平的输出电压至输出端OUT。输出控制单元32耦接于运算放大器31的输出端OUT及电容负载CLOAD之间，用来控制运算放大器31的输出端OUT与电容负载CLOAD间的电性连接，以形成信号输出路径，并在该信号输出路径形成时，调整该信号输出路径的阻抗大小。

因此，当运算放大器31对电容负载CLOAD进行充电时，本发明实施例可通过调整其信号输出路径的阻抗大小，控制运算放大器的零点位置，以提高运算放大器的相位边限。如此一来，可使整体系统稳定度提高，并有效降低稳定时间和测试成本。

在本发明实施例中，输出控制单元32可包含有多个输出开关，分别用来导通或关闭运算放大器31的输出端OUT与电容负载CLOAD间的电性连接，以形成该信号输出路径，而该信号输出路径的阻抗大小是由导通的开关数量决定。

以图3为例，输出控制单元32包含有两组CMOS传输闸开关，分别由PMOS开关PSW1与NMOS开关NSW1，及PMOS开关PSW2与NMOS开关NSW2所组成，用以根据控制信号OPC1、OPC2及其反相信号OPCB1、OPCB2进行操作。涉及CMOS传输闸开关的原理及操作为本领域普通技术人员所熟知，在此不多加赘述。请参考图4，图4为图3中输出缓冲电路30的信号时序图。首先，在数据加载时相，运算放大器31接收前级电路所输出的模拟电压。接着，当输出缓冲电路30欲利用运算放大器31的输出电压对电容负载CLOAD进行充电时(即运算放大器输出时相)，PMOS开关PSW1、PSW2及NMOS开关NSW1、NSW2会全部开启。此时，运算放大器31与电容负载CLOAD间的信号路径阻抗为最小值，而使得运算放大器31可快速地对电容负载CLOAD进行充放电。当电容负载CLOAD被充电至一预设水平时(或充电一预设时间之后)，部分CMOS传输闸开关会关闭，例如：开关NSW2及PSW2，以提高运算放大器31与电容负载CLOAD间信号路径的阻抗大小。

如此一来，本发明实施例可通过调整信号输出路径的阻抗大小，来控制运算放大器的零点位置，以提高运算放大器的相位边限，使整体系统稳定度提高，而有效降低稳定时间和测试成本。

另外，控制信号OPC1、OPC2及其反相信号OPCB1、OPCB2是由控制信号产生单元33产生，其在电容负载CLOAD的充放电水平达到稳态时，例如：在电容负载CLOAD被充电至一预设水平，或在运算放大器输出时相开始后的一预设时间，调整控制信号OPC1、OPC2及其反相信号OPCB1、OPCB2的逻辑水平，以关闭部分的CMOS传输闸开关。

请注意，在本发明实施例中，输出控制单元32所包含的多个输出开关是由CMOS传输闸开关实现，用以满足运算放大器各种输出电压水平的需求。然而，在其它实施例中，每个输出开关也可由任意形式的晶体管开关实现，例如PMOS开关、NMOS开关或双载子晶体管开关等，而不限于此。

当然，输出控制单元32所包含的输出开关数量也可根据实际需求进行调整，而不限于此。请参考图5，图5是本发明另一实施例一个输出缓冲电路50的示意图。相较于图3的输出缓冲电路30，输出控制单元52包含有PMOS开关PSW3～PSW6及NMOS开关NSW3～NSW6所组成的四组CMOS传输闸开关，其分别根据控制信号OPC3～OPC6及其反相信号OPCB3～OPCB6进行操作。请参考图6，图6为输出缓冲电路50的信号时序图。类似地，在数据加载时相，运算放大器51接收前级电路所输出的模拟电压。接着，当输出缓冲电路50欲利用运算放大器51的输出电压对电容负载CLOAD进行充电时(即运算放大器输出时相)，PMOS开关PSW3～PSW6及NMOS开关NSW3～NSW6会全部开启。此时，运算放大器51与电容负载CLOAD间的信号路径阻抗为最小值，而使得运算放大器51可对电容负载CLOAD进行快速的充放电。当电容负载CLOAD被充电至一预设水平时(或充电一预设时间之后)，CMOS传输闸开关则分时分段依序关闭，以提高运算放大器51与电容负载CLOAD间信号路径的阻抗大小。

如此一来，在部分输出开关依序关闭的过程中，运算放大器的输出路径上所看到的阻抗会比输出开关全数开启时来得大，而可增加运算放大器相位边限，使整体系统稳定度提高，有效降低稳定时间和降低测试成本。

另一方面，请参考图7，图7为本发明又一实施例一个输出缓冲电路70的示意图。输出缓冲电路70包含有运算放大器71、电容负载CLOAD及输出控制单元72。相较于上述实施例，输出控制单元72仅包含输出开关SW1，用来根据控制信号OPC，导通或关闭运算放大器71的输出端OUT与电容负载CLOAD间的电性连接，以形成信号输出路径。其中，控制信号OPC是由控制信号产生单元73产生，其在电容负载CLOAD的充放电水平达到稳态时，例如：在电容负载CLOAD被充电至一预设水平，或在运算放大器输出时相开始后的一预设时间，调整控制信号OPC的电压水平，以控制输出开关SW1的导通程度。如此一来，本发明实施例可通过输出开关SW1的导通程度来调整运算放大器71的信号输出路径的阻抗大小。

也就是说，当输出缓冲电路70欲利用运算放大器71的输出电压对电容负载CLOAD进行充电时，输出开关SW1会完全导通，此时，运算放大器71与电容负载CLOAD间的信号路径阻抗为最小值，而使得运算放大器71可快速地对电容负载CLOAD进行充放电。当电容负载CLOAD被充电至稳态时，例如达到一预设水平，或充电一预设时间之后，输出开关SW1会根据控制信号OPC的水平变化，切换至不完全导通状态，以提高运算放大器71与电容负载CLOAD间信号路径的阻抗大小。

一般来说，输出开关的控制信号产生自低压的逻辑电路，因此需要经过水平转换器(Level Shifter)，来达到高压组件的水平，以控制输出开关的开启或关闭。在本实施例中，控制信号产生单元73包含有水平转换器LS1～LSn及多任务器MUX。水平转换器LS1～LSn用来根据逻辑信号LG，产生供应电压水平VDD1～VDDn。多任务器MUX耦接于水平转换器LS1～LSn，则用来根据电容负载CLOAD的充放电水平，切换输出供应电压水平VDD1～VDDn，以产生输出开关SW1的控制信号OPC。其中，供应电压水平VDD1～VDDn的关系为VDD1＞VDD2＞…＞VDDn＞GND。

在本发明实施例中，输出开关SW1会在控制信号OPC的水平为VDD1时完全导通，而在控制信号OPC的水平为GND时完全关闭。由于输出开关SW1是由CMOS传输闸实现，因此，当控制信号OPC的水平低于供应电压水平VDD1时，由CMOS组件的导通特性可以得知，此时输出开关SW1的阻抗值将高于输出开关SW1完全导通时的阻抗值。此一阻抗值的提高将会影响运算放大器的零点产生位置，而改善运算放大器的相位边限，并缩短输出缓冲电路的稳定时间。

简言之，本发明实施例是通过改变输出开关的晶体管闸极端电压，控制运算放大器的输出路径阻抗大小，以缩短输出缓冲电路的稳定时间。当然，此实施例的精神并不局限于所列示图中，任何通过调整信号输出路径的阻抗大小而改善稳定性的输出缓冲电路，皆属本发明的范围。

综上所述，本发明输出缓冲电路通过控制运算放大器的输出路径阻抗大小，调整运算放大器的零点位置，以缩短稳定时间及测试时间。因此，源极驱动器的测试成本可有效地被降低，而提升其竞争力。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种可提高稳定性的输出缓冲电路，其特征在于，包含有：

运算放大器，具有正输入端、负输入端及输出端，该输出端反馈耦接于该负输入端，该运算放大器根据该正输入端所接收的输入电压，产生具有相对应水平的输出电压至该输出端；

电容负载；以及

输出控制单元，耦接于该运算放大器的该输出端及该电容负载之间，用来控制该运算放大器的该输出端与该电容负载间的电性连接，以形成信号输出路径，并在该信号输出路径形成时，调整该信号输出路径的阻抗大小。

2.如权利要求1所述的输出缓冲器电路，其特征在于，该输出控制单元包含有：

多个输出开关，分别用来导通或关闭该运算放大器的该输出端与该电容负载间的电性连接，以形成该信号输出路径；

其中，该多个输出开关中导通的开关数量决定该信号输出路径的阻抗大小。

3.如权利要求2所述的输出缓冲器电路，其特征在于，该多个输出开关在该运算放大器欲输出该输出电压对该电容负载进行充电时全部开启，并在该电容负载被充电至一预设水平时部分关闭，以提高该信号输出路径的阻抗大小。

4.如权利要求2所述的输出缓冲器电路，其特征在于，该多个输出开关在该运算放大器欲输出该输出电压对该电容负载进行充电时全部开启，并在一预设时间的后部分关闭，以提高该信号输出路径的阻抗大小。

5.如权利要求2所述的输出缓冲器电路，其特征在于，该多个输出开关的每个输出开关是由PMOS开关、NMOS开关或CMOS传输闸实现。

6.如权利要求2所述的输出缓冲器电路，其特征在于，还包含有控制信号产生单元，耦接于该多个输出开关，用来产生该多个输出开关的控制信号，以控制该多个输出开关的导通数量。

7.如权利要求1所述的输出缓冲器电路，其特征在于，该输出控制单元包含有：

输出开关，用来导通或关闭该运算放大器的该输出端与该电容负载间的电性连接，以形成该信号输出路径；

其中，该输出开关的导通程度决定该信号输出路径的阻抗大小。

8.如权利要求7所述的输出缓冲器电路，其特征在于，该输出开关在该运算放大器欲输出该输出电压对该电容负载进行充电时完全导通，而在该电容负载被充电至一预设水平时部分导通，以提高该信号输出路径的阻抗大小。

9.如权利要求7所述的输出缓冲器电路，其特征在于，该输出开关在该运算放大器欲输出该输出电压对该电容负载进行充电时完全导通，而在该电容负载被充电至一预设水平时部分导通，以提高该信号输出路径的阻抗大小。

10.如权利要求7所述的输出缓冲器电路，其特征在于，该输出开关是PMOS开关、NMOS开关或CMOS传输闸。

11.如权利要求7所述的输出缓冲器电路，其特征在于，还包含有控制信号产生单元，耦接于该输出开关，用来产生该输出开关的控制信号，以控制该输出开关的导通程度。

12.如权利要求11所述的输出缓冲器电路，其特征在于，该控制信号产生单元包含有：

多个水平转换器，分别根据逻辑信号，产生多个供应电压水平；以及

多任务器，耦接于该多个水平转换器，用来切换输出该多个供应电压水平，以产生该控制信号。

13.如权利要求1所述的输出缓冲器电路，其特征在于，应用于显示器驱动电路。

14.如权利要求13所述的输出缓冲器电路，其特征在于，该显示器驱动电路是源极驱动器。