JPH03139881A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばＣＭＯＳ等の半導体装置に関し、特
にその人力部等に、過電圧からの保護素子及びその過電
圧の印加を検出する過電圧モニタ回路を備えた半導体装
置に関するものである。

（従来の技術） 従来の半導体装置における入力保護回路の一例を第５図
及び第６図を用いて説明する。この入力保護回路は、一
般によく知られているＮ型基板、ＰウェルタイプのＣＭ
Ｏ５半導体装置（以下、単にＣＭＯＳという）における
ものを示している。

第５図中、１は半導体基板としてのＮ型基板であり、°
その主面には、Ｐ＋拡散領域２及びＰウェル３が形成さ
れ、さらにＰウェル３内にはＮ１拡散領域４及びＰ＋ウ
ェルコンタクト領域５が形成されている。第６図の等価
回路に示すように、Ｐ＋拡散領域２により電流制限機能
を有する抵抗２ａが形成され、まだ、このＰ＋拡散領域
２とＮ型基板１で保護素子としての電源側ダイオード６
が形成されている。抵抗層としてのＰ＋拡散領域２の一
端は金属配線７を介して入力保護回路の入力端子８に接
続され、他端は金属配線９を介してＮ＋拡散領域４に接
続されている。金属配線９は入力保護回路の出力端子１
１、云換えれば主回路としてのＣＭＯＳの入力端子にも
接続されている。

また、電源側ダイオード６のカソードは、Ｎ型基板１の
主面に形成された図示省略のＮ＋基板コンタクト領域を
介して電源ＶＤＤに接続されている。

一方、Ｎ＋拡散領域４とＰウェル３で保護素子としての
接地側ダイオード１２が形成され、そのアノードはＰ＋
ウェルコンタクト領域５及び金属配線１３を介して低電
位点（接地）に接続されている。

第５図中の１４はフィールド酸化膜、１５は層間絶縁膜
である。

そして、通常の動作時には、入力端子８から入った信号
は、抵抗２ａを介してＣＭＯＳに伝わる。

このとき電源側ダイオード６及び接地側ダイオード１２
は、共に逆バイアスされていて非導通状態となっている
。

入力端子８から電源電圧ＶＤＤよりも高い（＋）過電圧
サージが入った場合は、電源側ダイオード６が順バイア
スとなり、（＋）過電圧サージはＮ型基板１を通って電
源ＶＤＤにバイパスされる。

また、低電位よりも低い（−）過電圧サージが入った場
合は、接地側ダイオード１２が順バイアスとなり、（−
）過電圧サージはＰウェル３を通って低電位点にバイパ
スされる。

次に、第７図及び第８図は、ＣＭＯＳの出力回路を示し
ている。

第７図中、３１はＮ型基板であり、その主面の一方の側
には、Ｐ＋ソース領域３２、Ｐ＋　ドレイン領域３３及
びＮ１基板コンタクト領域３４が形成され、これらの各
領域とゲート酸化膜３５上に形成されたゲート電極３６
によりＰチャネルＭＯ３ＦＥＴ　（以下、ＰＭＯ８のよ
うにいう）３０が構成されている。また、Ｎ型基板３１
の主面の他方の側には、Ｐウェル３７が形成され、その
Ｐウェル３７内にＮ２ソース領域３８、Ｎ＋ドレイン領
域３９及びＰ４ウェルコンタクト領域４１が形成され、
これらの各領域とゲート酸化膜４２上に形成されたゲー
ト電極４３によりＮＭＯＳ４０が構成されている。

第８図の等価回路に示すように、ＰＭＯＳ３０とＮＭＯ
Ｓ４０とは、ゲート電極３６．４３同士が接続されて信
号の入力端子４４とされ、また、ドレイン領域３３．３
９同士が出力端子（出力パッド）４５となる金属層パタ
ーンにより接続されている。４６は電源ＶＤＤに接続さ
れる金属配線、４７は低電位点（接地）に接続される金
属配線、４８はフィールド酸化膜、４９は層間絶縁膜で
ある。

また、ＰＭＯ３３０には、Ｐ＋　ドレイン領域３３とＮ
型基板３１との間に保護素子としての電源側ダイオード
５１が寄生的に形成され、ＮＭＯＳ４０には、Ｎ＋　ド
レイン領域３９とＰウェル３７との間に保護素子として
の接地側ダイオード５２が寄生的に形成されている。

そして、前述の入力保護回路の場合と同様に、通常の動
作時には、電源側ダイオード５１及び接地側ダイオード
５２は、共に逆バイアスされて非導通状態となっている
。出力端子４５から電源電圧ＶＤＤよりも高い（＋）過
電圧サージが入った場合は、電源側ダイオード５１が順
バイアスとなり、（＋）過電圧サージはＮ＋基板コンタ
クト領域３４等を介して電源ＶＤＤにバイパスされる。

また、低電位よりも低い（−）過電圧サージが入った場
合は、接地側ダイオード５２が順バイアスとなり、（−
）過電圧サージはＰ＋ウェルコンタクト領域４１等を介
して低電位点にバイパスされる。

（発明が解決しようとする課題） ところで、従来の人力保護回路において、入力端子８か
ら電源電圧ＶＤＤよりも高い（＋）過電圧サージが入っ
た場合、電源側ダイオード６が順バイアスとなるので、
その過電圧サージのエネルギーによっては、Ｐ＋拡散領
域２からＮ型基板１に多量の正孔（少数キャリヤ）が注
入される。この注入された正孔は、Ｎ型基板１中を拡散
し、主回路であるＣＭＯＳのＰウェルに到達してそのＰ
ウェルの電位変動を引起し、寄生バイポーラトランジス
タ、又は寄生サイリスクをオン状態に転じさせるいわゆ
るラッチアップのトリガとなるおそれがある。また、上
述のように過電圧サージのエネルギーによっては、電源
側及び接地側の各ダイオード６．１２の順方向クランプ
では間に合わず、高電圧が主回路であるＣＭＯ３のゲー
トに加わってゲート破壊を起すおそれがある。上述のラ
ッチアップのトリガとなるおそれ等については、出力回
路側についても同様である。

そして、半導体装置において、上述のラッチアップ等の
不具合の原因は、その大半が入出力部で発生することが
多い。

しかしながら、従来の半導体装置にあっては、その入出
力部に過電圧入力のモニタ手段を持っていなかったため
、主回路に不具合が発生したとき、その原因が入出力部
で発生したものか否かをはっきり把握することが難しく
、抜本的な対策を立てにくいという問題があった。

そこで、モニタ手段として、入力保護回路及び出力回路
における保護素子としてのダイオードに直列に電流検出
用抵抗を接続することが考えられる。しかし保護素子と
してのダイオードは、過電圧サージ等が加わったとき、
低インピーダンスの分流路として働くので過渡抵抗の低
いことが望まれる（　Ｄ　ａｖｅ　Ｈｕｇｈｅｓ　　“
重要性を増す静電破壊への対策”９日経マイクロデバイ
ス、１９８６年１１月号、ｐｐ、１３１〜１３８）。こ
のため、保護素子としてのダイオードに直列に電流検出
用抵抗を接続すると、主回路に対する保護能力を弱める
ことになる。また、０ＭＯ８等の半導体装置は、実装前
のウェーハ状態でのＬＳＩ試験時に、ＥＳＤ（静電気放
電）試験が行われる。しかし、上述のように、保護素子
としてのダイオードに直列に電流検出用抵抗を接続した
のでは、そのＥＳＤ試験時に保護素子の動作に影響を与
えることになる。

この発明は上記事情に基づいてなされたもので、保護素
子の本来の動作には影響を与えることなく、入出力部へ
の過電圧の印加を確実に検出することのできる半導体装
置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は上記課題を解決するために、半導体基板上に
形成された主回路の入力部及び／又は出力部に、規定値
を超えた過電圧で動作して該過電圧を消失させる保護素
子が形成された半導体装置において、前記保護素子にお
ける過電圧の入力端に一端が接続され他端から過電圧の
印加が検出される過電圧検知キャパシタと、該過電圧検
知キャパシタの他端が前記半導体基板から電気的に分離
するように接続されたダイオードと、前記過電圧検知キ
ャパシタの他端と前記ダイオードとの接続点に所定の基
準電位を与える基準電位印加手段とを有することを要旨
とする。

（作用） 通常の動作時には、基準電位印加手段により、過電圧検
知キャパシタの他端に、所定の基準電位が与えられる。

入力部又は出力部に規定値を超えた過電圧が加わると、
その入力部又は出力部に形成された保護素子が動作して
その過電圧による過電流が電源又は低電位点にバイパス
され、主回路が保護される。

この過電圧が加わったとき、過電圧検知キャパシタの他
端に、基準電位とは異なった電圧レベルのモニタ信号が
過渡的に出力されて入力部又は出力部に、その過電圧が
加わったことが確実に検出される。

上記の動作において、過電圧検知キャパシタ等からなる
過電圧モニタ系は、保護素子に並列に接続されているの
で、保護素子の本来の動作には何ら影響を与えることが
ない。

また、ＥＳＤ試験時には、基準電位印加手段はオープン
状態とされ、過電圧検知キャパシタ及びダイオードに印
加される試験用電圧は、ダイオードの逆方向耐圧によっ
て制限され、さらに過電圧検知キャパシタに加わる電圧
はダイオードの接合容量により減少して試験用電圧が過
電圧検知キャパシタにそのまま加わることはない。した
がって、主回路及び保護素子に対するＥＳＤ試験を、過
電圧モニタ系を非動作状態として適正に行うことができ
る。また、これとともに、それのＥＳＤ試験時において
も過電圧モニタ系は保護素子の動作に何ら影響を与える
ことがない。

（実施例） 以下、この発明の実施例を図面に基づいて説明する。

第１図及び第２図は、この発明の第１実施例を示す図で
ある。この実施例は、半導体装置における入力保護回路
の部分に適用されている。

なお、第１図、第２図及び後述の第３図において前記第
５図及び第６図における部材及び部位等と同一ないし均
等のものは、前記と同一符号を以って示し、重複した説
明を省略する。

まず、半導体装置の構成を説明すると、第１図に示すよ
うに、この実施例では、電源側ダイオドロ、抵抗２ａ及
び接地側ダイオード１２からなる入力保護回路と、主回
路の入力段トランジスタである内部トランジスタ１６（
例えばＮＭＯＳトランジスタ）との間に、次のような構
成からなる過電圧モニタ回路１０が設けられている。即
ち、過電圧検知キャパシタ１７の一端が、接地側ダイオ
ード１２における過電圧の入力端であるそのカソードに
接続され、過電圧検知キャパシタ１７の他端と半導体基
板（Ｎ型基板１）との間に、２個のダイオード１８．１
９が互いに逆向きに直列に接続されている。２個のダイ
オード１８．１９を互いに逆向きに直列に接続すること
により、過電圧検知キャパシタ１７の他端と半導体基板
との間に、何れの極性の電圧が加わっても、過電圧検知
キャパシタ１７の他端が半導体基板から電気的に分離さ
れるようになっている。

また、過電圧検知キャパシタ１７の他端には、モニタ側
抵抗２０を介してモニタ出力端子２１が接続され、さら
に、過電圧検知キャパシタ１７の他端には、基準電位側
抵抗２２を介して基準電位印加端子２３が接続されてい
る。基準電位印加端子２３及び基準電位側抵抗２２によ
り、過電圧検知キャパシタ１７の他端に所定の基準電位
を与える基準電位印加手段が構成されている。

第２図は、Ｎ型基板１上に形成された上述の過電圧モニ
タ回路１０の構造を示している。なお、内部トランジス
タ１６の構造は省略している。

Ｎ型基板１の主面にＰウェル２４が形成され、そのＰウ
ェル２４内にＮ＋拡散領域２５が形成されている。Ｎ＋
拡散領域２５上には、酸化膜２６を介して電極２７が形
成されている。そして、この電極２７、酸化膜２６及び
Ｎ１拡散領域２５のＭＯ３容量により、過電圧検知キャ
パシタ１７が構成されている。また、Ｎ＋拡散領域２５
とＰウェル２４との接合によりダイオード１８が形成さ
れ、Ｐウェル２４とＮ型基板１との接合により他のダイ
オード１９が形成されている。なお、Ｐウェル２４は、
フローティング又は基準電位印加端子２３に接続するこ
とが望ましい。

過電圧検知キャパシタ１７を構成する酸化膜２６の厚さ
は、内部トランジスタ１６のゲート酸化膜よりも薄く形
成されており、その過電圧検知キャパシタ１７の耐圧は
、内部トランジスタ１６のゲート耐圧よりも低く、また
、保護素子としての電源側ダイオード６及び接地側ダイ
オード１２のブレークダウン電圧よりも低く設定されて
いる。

２２ａは基準電位側抵抗２２となるポリＳＬ抵抗、２０
ａはモニタ側抵抗となるポリＳｔ抵抗であり、基準電位
側ポリＳｉ抵抗２２ａの一端は金属配線２８ａを介して
Ｎ＋拡散領域２５に接続され、他端は金属配線２３ａに
より基準電位印加端子２３に接続されている。また、モ
ニタ側ポリＳｉ抵抗２０ａの一端は金属配線２８ｂを介
してＮ＋拡散領域２５に接続され、他端は金属配線２１
ａによりモニタ出力端子２１に接続されている。

次に、上述のように構成された半導体装置の作用を説明
する。

半導体装置は、実装前のウェーハ状態でのＬＳＩ試験時
に、ＥＳＤ試験が行われる。このとき、基準電位印加端
子２３はオーブンとされ、過電圧検知キャパシタ１７及
びダイオード１８．１９に印加される試験用電圧は、そ
の電圧極性が（＋）、（−）の何れの場合にも、ダイオ
ード１８又は１９の何れかの逆方向耐圧によって制限さ
れ、さらに過電圧検知キャパシタ１７に加わる電圧はダ
イオード１８又は１９の接合容量により減少して試験用
電圧が過電圧検知キャパシタ１７にそのまま加わること
はない。したがって、主回路及び入力保護回路に対する
ＥＳＤ試験を、過電圧モニタ回路１０は非動作状態とし
て適正に行うことが可能となる。なお、ダイオード１８
．１９の接合容量は、過電圧検知キャパシタ１７の容量
に対し同等以下に設定され、ＥＳＤ試験時における過電
圧検知キャパシタ１７に加わる電圧は、その耐圧以下で
ある。

次いで、実装後の使用時においては、基準電位印加端子
２３から過電圧検知キャパシタ１７の他端に所定の基準
電位が与えられる。

このような使用時において、入力端子８から電源電圧Ｖ
ＤＤよりも高い（＋）過電圧サージが入った場合は、電
源側ダイオード６が順バイアスとなり、その（＋）過電
圧による過電流が電源ＶＤＤにバイパスされて主回路が
保護される。このとき、過電圧検知キャパシタ１７の他
端に、その（＋）過電圧に応じて基準電位とは異なった
電圧レベルのモニタ信号が過渡的に発生し、これがモニ
タ出力端子２１から出力されて、入力端子８に（＋）過
電圧が加わったことが検出される。

また、入力端子８から低電位よりも低い（−）過電圧サ
ージが入った場合は、接地側ダイオード１２が順バイア
スとなり、その（−）過電圧による過電流が低電位点に
バイパスされて主回路が保護される。このとき、過電圧
検知キャパシタ１７の他端に、その（＝）過電圧に応じ
て基準電位とは異なった電圧レベルのモニタ信号が過渡
的に発生し、これがモニタ出力端子２１から出力されて
、入力端子８に（−）過電圧が加わったことが検出され
る。

そして、上述のような、電源側及び接地側のダイオード
６．１２の保護動作において、過電圧モニタ回路１０は
、当該両ダイオード６．１２に対し並列に設けられてい
るので、過電流の分流路としての各ダイオード６．１２
の本来の動作には何ら影響の及ぶことはない。また、過
電圧モニタ回路１０は、半導体装置の通常の動作に対し
ても何ら影響の及ぶことはない。

上述のように、この実施例によれば、入力端子８に過電
圧サージが入ったとき、そのサージレベル及び（＋）か
（−）かの極性も区別することができる。また、モニタ
出力端子２１からの出力を計数回路等でカウントし、そ
れを不揮発性メモリ等に記憶させておけば過電圧サージ
が何回印加されたかを知ることができる。さらに、その
モニタ出力をラッチ回路等にラッチさせれば、−旦過電
圧サージが印加されたあと、そのモニタ出力を引続いて
出力させることが可能となる。したがって、半導体装置
の主回路であるＣＭＯ３等に不具合が発生したとき、原
因の推定が容易となり、上記のモニタ出力を、その対策
にフィードパ・ツクさせることが可能となる。

また、上記のモニタ出力を用いて、場合によっては、半
導体装置の出力をフェールセーフ側に切換えておくこと
もできる。

次に第３図には、この発明の第２実施例を示す。

この実施例は、前記第１実施例のものと同様に、半導体
装置における入力保護回路の部分に適用されているが、
その入力保護回路の前段、即ち、入力端子８の直後に過
電圧モニタ回路１０が設けられている点が、前記第１実
施例のものと異なっている。

このように、過電圧モニタ回路１０を入力保護回路の前
段に設けると、過電圧サージの印加時に、過電圧モニタ
回路１０の作動する確率が高くなって、過電圧印加の検
出を一層確実に行うことができる。

その他の作用・効果については、前記第１実施例のもの
とほぼ同様である。

なお、上述の第１、第２の実施例では、電源側ダイオー
ド、接地側ダイオード及び拡散層抵抗からなる入力保護
回路の部分に適用したが、入力保護回路の構成はこれに
限定されず、他のいかなる種類の入力保護回路の部分に
も適用することができる。

第４図には、この発明の第３実施例を示す、この実施例
は、ＣＭＯ３の出力回路の部分に適用されている。

なお、第４図において、前記第８図における回路素子等
と同一ないし均等のものは、前記と同一符号を以って示
し、重複した説明を省略する。

この実施例では、ＰＭＯ８３０及びＮＭＯＳ４０で構成
されたＣＭＯＳタイプの出力段と出力端子４５との間に
、過電圧モニタ回路１０が設けられている。

動作については、（＋）、（−）の過電圧サジが出力端
子４５から入った場合に、主回路が保護される点を除い
ては、前記第１実施例等のものとほぼ同様である。

また、過電圧モニタ回路１０を設けても、保護素子とし
ての各ダイオード５１．５２の本来の動作には何ら影響
が及ばない等のその他の作用・効果についても、前記第
１実施例等のものとほぼ同様である。

なお、上述の実施例では、Ｎ型基板、ＰウェルＣＭＯ５
の場合について述べたが、これに限定されるものではな
く、Ｐ型基板、ＮウェルＣＭＯＳ。

両ウェルＣＭＯ３，また高濃度基板にエピタキシャル層
を成長させたエピタキシャル基板ＣＭＯＳ等の場合にも
適用することができる。また、出力回路構成は、ＣＭＯ
３構造に限らずオープンドレインタイプのＮＭＯ８，Ｐ
ＭＯ８等の他の構造のものにも適用することができる。

［発明の効果］ 以上説明したように、この発明によれば、保護素子にお
ける過電圧の入力端に一端が接続され他端から過電圧の
印加が検出される過電圧検知キャパシタと、この過電圧
検知キャパシタの他端が半導体基板から電気的に分離す
るように接続されたダイオードと、前記過電圧検知キャ
パシタの他端と前記ダイオードとの接続点に所定の基準
電位を与える基準電位印加手段とを具備させたため、過
電圧検知キャパシタ、ダイオード及び基準電位印加手段
等からなる過電圧モニタ系が保護素子に並列に接続され
て過電圧サージ等の低インピーダンスの分流路として機
能する保護素子の本来の動作には何ら影響を与えること
なく、過電圧検知キャパシタの他端からの過渡的な出力
により、入力部又は出力部への過電圧の印加を確実に検
出することができる。したがって、半導体装置の主回路
に不具合が発生したとき、その原因の推定が容易となり
、過電圧モニタ系からの出力をその対策にフィードバッ
クさせることが可能となる。

また、ＥＳＤ試験時には、基準電位印加手段をオーブン
とすることにより、過電圧検知キヤ、（シタ及びダイオ
ードに印加される試験用電圧をそのダイオードの逆方向
耐圧により制限し、さらに過電圧検知キャパシタに加わ
る電圧をダイオードの接合容量により減少させて試験用
電圧が過電圧検知キャパシタにそのまま加わることを防
止することができる。したがって、主回路及び保護素子
に対するＥＳＤ試験を、過電圧モニタ系を非動作状態と
して適正に行うことができる。

【図面の簡単な説明】

第１図はこの発明に係る半導体装置の第１実施例を示す
回路構成図、第２図は上記第１実施例における過電圧モ
ニタ回路部分の構成断面図、第３図はこの発明の第２実
施例を示す回路構成図、第４図はこの発明の第３実施例
を示す回路構成図、第５図は従来の半導体装置を示す縦
断面図、第６図は上記従来例の等価回路を示す回路図、
第７図は他の従来例を示す縦断面図、第８図は上記能の
従来例の等価回路を示す回路図である。 にＮ型基板（半導体基板）、 ６．５１：電源側ダイオード（保護素子）、１２．５２
：接地側ダイオード（保護素子）、１０：過電圧モニタ
回路、 １６：主回路の入力段トランジスタである内部トランジ
スタ、 １７：過電圧検知キャパシタ、 １８．１９：ダイオード、 ２１：モニタ出力端子、 ２２：基準電位側抵抗、 ２３：基準電位側抵抗とともに基準電位印加手段を構成
する基準電位印加端子。

Claims (1)

1. 【特許請求の範囲】 　半導体基板上に形成された主回路の入力部及び／又は
   出力部に、規定値を超えた過電圧で動作して該過電圧を
   消失させる保護素子が形成された半導体装置において、 前記保護素子における過電圧の入力端に一端が接続され
   他端から過電圧の印加が検出される過電圧検知キャパシ
   タと、 該過電圧検知キャパシタの他端が前記半導体基板から電
   気的に分離するように接続されたダイオードと、 前記過電圧検知キャパシタの他端と前記ダイオードとの
   接続点に所定の基準電位を与える基準電位印加手段と を有することを特徴とする半導体装置。