JP3675130B2 - 増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は増幅回路に係り、特に、半導体基板上に形成される増幅回路に関する。
【０００２】
【従来の技術】
半導体装置に搭載される抵抗は、通常、半導体基板上にアイソレーション領域を形成し、形成されたアイソレーション領域にアイソレーション領域とは逆の極性で抵抗素子を形成していた。このとき、寄生のＰＮ接合により基板から抵抗素子領域、又は、抵抗素子領域から基板に電流が流れないようにアイソレーション領域に抵抗素子領域の電位より高い電位、すなわち、電源Ｖccをバイアス電圧として印加し、抵抗素子領域と基板とを分離している。
【０００３】
図８に従来の半導体装置に搭載される抵抗の一例の平面図、図９に従来の半導体装置に搭載される抵抗の一例の断面図を示す。
従来、半導体基板１上に抵抗を形成する場合、まず、半導体基板１上にアイソレーション領域２を形成し、アイソレーション領域２内に抵抗素子領域３を形成し、アイソレーション領域２にアイソレーション領域２より高濃度にドーピングされたコンタクト４を設け、定電圧源５によりコンタクト部４を介して一定電位のバイアス電圧を付与する。
【０００４】
ここで、図９に示すように半導体基板１、アイソレーション領域２、及び、抵抗素子領域３により、寄生素子として抵抗Ｒ1 〜Ｒ４、トランジスタＱ１、コンデンサＣ１、Ｃ２、ダイオードＤ１、Ｄ２等が発生する。
抵抗素子領域３が、これらの寄生素子、抵抗Ｒ1 〜Ｒ５、トランジスタＱ１、コンデンサＣ１、Ｃ２、ダイオードＤ１、Ｄ２の影響を受けないようにするために、コンタクト部４を設け、トランジスタＱ１、及び、ダイオードＤ１、Ｄ２に対してバイアス電圧をかけ、抵抗素子領域３に影響がでないようにしていた。
【０００５】
図１０に従来の半導体装置の抵抗回路の一例の適用例の動作波形図を示す。同図中、実線は抵抗素子領域３を通過する入力信号Ｖin、破線はアイソレーション領域２のコンタクト部４に印加される電位Ｖi を示す。
従来の半導体装置に搭載される抵抗回路１では、アイソレーション領域２には図１０に破線で示すようにアイソレーション領域２が可能な一定の電位Ｖi 、例えば、電源電圧Ｖccが固定的に印加されていた。
【０００６】
【発明が解決しようとする課題】
しかるに、従来の半導体装置の抵抗回路では、アイソレーション領域を一定の電位、例えば、電源電位Ｖccで吊っていたため、信号ライン上に設けられたとき、信号ライン上の信号が一方のピーク値のときには、電源電位Ｖccとの電位差Ａが小さくなり、逆に信号が他方のピーク値のときには、電源電位Ｖccとの電位差Ｂが大きくなる。このため、信号に応じて抵抗素子領域とアイソレーション領域との間に電圧が変動することになり、抵抗素子領域３とアイソレーション領域２との空乏層の影響により抵抗が電圧依存性をもつ。例えば、図１０に実線で示すような信号が抵抗素子領域３に供給された場合、信号が正のピーク値を示した場合、図１０に破線で示すアイソレーション領域２の電位Ｖi との電位差Ａは最小となり、信号が負のピーク値を示した場合、図１０に破線で示すアイソレーション領域２の電位との電位差Ｂは最大となる。すなわち、信号に応じてアイソレーション領域と抵抗素子領域との電位差が異なる。よって、空乏層の幅が変化して抵抗が電圧依存性をもって歪率を悪化させる等の問題点がある。
【０００７】
本発明は上記の点に鑑みてなされたもので、歪率を低減できる増幅回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、オペアンプと、該オペアンプの反転入力端子に接続された入力抵抗と、前記入力抵抗と反転入力端子との接続点と前記オペアンプの出力との間に接続された帰還抵抗とを有する増幅回路において、入力抵抗及び帰還抵抗は、各々第１の極性の半導体からなる半導体基板上に第２の極性の半導体から形成されたアイソレーション領域と、アイソレーション領域に形成され、第１の極性からなり抵抗を形成する抵抗素子領域とから構成され、定電流を発生し、入力抵抗のアイソレーション領域及び帰還抵抗のアイソレーション領域の各々に供給する定電流源と、入力抵抗の抵抗素子領域の一端の電位に比例した電流を定電流源から引き込み、入力抵抗のアイソレーション領域の電位を入力抵抗の抵抗素子領域の一端の電位に対して一定の電位差の電位に保持する第１の制御手段と、帰還抵抗の抵抗素子領域の一端の電位に比例した電流を定電流源から引き込み、帰還抵抗のアイソレーション領域の電位を帰還抵抗の抵抗素子領域の一端の電位に対して一定の電位差の電位に保持する第２の制御手段とを有することを特徴とする。
【０００９】
本発明によれば、入力抵抗及び帰還抵抗の抵抗素子領域の一端の電位に比例した電流を定電流源から引き込み、入力抵抗及び帰還抵抗のアイソレーション領域の電位を入力抵抗及び帰還抵抗の抵抗素子領域の一端の電位に対して一定の電位差の電位に保持することにより、常に、アイソレーション領域と抵抗素子領域との電位を一定にできる。
【００１２】
【発明の実施の形態】
図１に本発明の半導体装置の抵抗回路の一実施例の平面概略構成図、図２に本発明の半導体装置の抵抗回路の一実施例の断面概略構成図を示す。同図中、図６、図７と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の半導体装置の抵抗回路１００は、Ｐ型にドーピングされた半導体からなる半導体基板１上にＮ型にドーピングされた半導体から形成されるアイソレーション領域２を形成し、アイソレーション領域２にＰ型にドーピングされ、抵抗を形成する抵抗素子領域３を形成してなる。
【００１３】
抵抗素子領域３は、いわゆる、ベース抵抗を形成しており、その端部には入出力コンタクトＴ１、Ｔ２が形成されている。アイソレーション領域２及び抵抗素子領域３には、電位制御回路１４０が接続される。電位制御回路１４０は、抵抗素子領域３に印加される電位に応じてアイソレーション領域２に印加する電位を制御する。
【００１４】
電位制御回路１４０は、電源電圧から定電流を生成する定電流回路１４１、及び、抵抗素子領域３のコンタクトＴ１の電位Ｖ１に応じた電流を定電流回路１４１から引き込む電流制御回路１４２を有し、定電流回路１４１で生成された定電流から電流制御回路１４２に電流を流し込み、アイソレーション領域２の電位を抵抗素子領域３のコンタクトＴ１の電位Ｖ１より所定の電位だけ高い電位とする構成とされている。 定電流回路１４１は、特許請求の範囲中の定電流回路に相当し、電源電圧Ｖccから定電流を生成する。定電流回路１４１は、抵抗Ｒ１、ＰＮＰトランジスタＱ10、Ｑ11から構成され、いわゆる、カレントミラー回路を構成している。
【００１５】
定電流回路１４１は、電源電圧Ｖccから定電流Ｉ1 を生成し、トランジスタＱ11のコレクタから出力する。
定電流回路１４１のトランジスタＱ11のコレクタには、電流制御回路１４２が接続される。電流制御回路１４２は、ＰＮＰトランジスタＱ12、及び、ダイオードＤ10から構成される。
【００１６】
トランジスタＱ12は、エミッタがダイオードＤ10を介してトランジスタＱ11のコレクタに接続され、コレクタが接地され、ベースが抵抗素子領域３のコンタクトＴ１に接続されている。
ＮＰＮトランジスタＱ12は、抵抗素子領域３のコンタクトＴ１の電位Ｖ１が変化すると、変化に応じたエミッタ電流を流れる。このため、ダイオードＤ１に順方向に電流が流れる。このとき、ダイオードＤ1 及びトランジスタＱ12に順方向電圧ＶF （０．６〔Ｖ〕）が発生し、アイソレーション領域２のコンタクト４の電位は、コンタクトＴ１の電位Ｖ１に対して、２×ＶF の電位が保持される。
【００１７】
すなわち、アイソレーション領域２のコンタクト４の電位は、（Ｖ1 ＋２Ｖｆ）となる。なお、本実施例では、トランジスタＱ12のエミッタ側にダイオードＤ1 を順方向に接続することにより、トランジスタＱ12及びダイオードＤ1 によりアイソレーション領域２のコンタクト４の電位を（Ｖ1 ＋２Ｖｆ）としたが、ダイオードＤ１を除去し、トランジスタＱ12のベース−エミッタ間電圧によりアイソレーション領域２のコンタクト４の電位を（Ｖ1 ＋Ｖｆ）としたり、ダイオードＤ１を２つ直列に接続して、アイソレーション領域２のコンタクト４の電位を（Ｖ1 ＋３Ｖｆ）にしてもよく、要は、アイソレーション領域２のコンタクト４の電位を抵抗素子領域３のコンタクトＴ１の電位Ｖ１より十分に大きくできればよい。
【００１８】
図３に本発明の一実施例の適用例のブロック構成図を示す。
本適用例は半導体基板上に差動入力構成のアンプを形成し、その抵抗として図１、図２に示す構成の抵抗回路１００を用いたものである。
図３では、オペアンプ１５０、及び、抵抗Ｒａ、Ｒｂにより反転増幅回路が構成されている。図３に示すようにオペアンプ１５０の負側の入力抵抗、及び、帰還抵抗として図１、図２に示す抵抗回路１００を適用した。
【００１９】
このとき、抵抗Ｒａの電位制御回路１４０ａと抵抗Ｒｂの電位制御回路１４０ｂとで定電流回路１４１を共用している。よって、回路構成を簡略化できる。
次に、電位制御回路１４０の動作を図面とともに説明する。
図４に本発明の一実施例の動作波形図を示す。
抵抗素子領域３のコンタクトＴ１の電位が図４で実線に示すように変化したとすると、アイソレーション領域２のコンタクト４に印加される電位は、（Ｖ1 ＋２Ｖｆ）で決定されるので、図４に破線で示すように変化する。
【００２０】
このように、本実施例によれば、定電流回路１４１、及び、電流制御回路１４２によりアイソレーション領域２に印加する電位を抵抗素子領域３に供給される信号に比例した電位とすることができるので、アイソレーション領域２の電位を抵抗素子領域３から一定の電位差の電位に保持でき、アイソレーション領域２と抵抗素子領域３との間の寄生素子の状態を一定の状態に保持し、寄生素子の影響を抑制できる。
【００２１】
なお、本実施例では、抵抗素子としてベース抵抗を用いたが、これに限ることはなく、エミッタ抵抗やイオン打ち込み抵抗などでも同様な作用、効果を奏する。
図５に本発明の一実施例の適用例の出力電圧−歪率の特性図を示す。
図３に示す構成のアンプ回路の負側の入力抵抗Ｒａ、及び、帰還抵抗Ｒｂとして、図１、図２に示す構成の抵抗回路１００を適用することにより、一般に使用する領域である出力電圧、０〔ｄＢ〕付近で、図５に●で示す抵抗回路１００を適用したアンプの歪率は、図５に▲で示す従来の信号に応じて補正を行わないものに比べて小さくなる。よって、アンプとしての特性は抵抗回路１００を適用したものの方が良好となる。なお、このとき、正側の入力抵抗Ｒｃ、及び、バイアス抵抗Ｒｄは、抵抗回路１００を適用しなくても、図５に■に示すように歪率は小さくなるので、補正は行わない。
【００２２】
したがって、図３に示すようなアンプ回路に抵抗回路１００を適用する場合には、図３に示すように反転入力側の入力抵抗Ｒａ、及び、帰還抵抗Ｒｂにのみ適用することにより効率のよい補正が可能となる。
なお、図３に示すアンプ回路では、抵抗Ｒａ、Ｒｂの入力側の電位を検出し、アイソレーション領域２に印加する電圧を制御したが、これに限られるものではない。
【００２３】
図６に本発明の一実施例の第２適用例の回路構成図を示す。
図６に示す反転増幅回路では、抵抗Ｒａ、Ｒｂの出力側の電位に応じてアイソレーション領域２に印加する電流を制御している。
図７に本発明の一実施例の第３適用例の回路構成図を示す。
図７に示す反転増幅回路では、抵抗Ｒａは入力側、抵抗Ｒｂは出力側の電位に応じてアイソレーション領域２に印加する電流を制御している。
【００２４】
なお、本実施例の抵抗回路は、図３、図６、図７に示す反転増幅回路だけでなく、抵抗回路として半導体基板上の各種回路に適用できることは言うまでもない。
【００２５】
【発明の効果】
上述の如く、本発明によれば、入力抵抗及び帰還抵抗の抵抗素子領域の一端の電位に比例した電流を定電流源から引き込み、入力抵抗及び帰還抵抗のアイソレーション領域の電位を入力抵抗及び帰還抵抗の抵抗素子領域の一端の電位に対して一定の電位差の電位に保持することにより、常に、アイソレーション領域と抵抗素子領域との電位を一定にでき、抵抗の電圧依存性の影響を抑制できるなどの特長を有する。
【図面の簡単な説明】
【図１】本発明の半導体装置の抵抗回路の一実施例の平面概略構成図である。
【図２】本発明の半導体装置の抵抗回路の一実施例の断面概略構成図である。
【図３】本発明の半導体装置の抵抗回路の一実施例の第１適用例の回路構成図である。
【図４】本発明の半導体装置の抵抗回路の一実施例の動作波形図である。
【図５】本発明の半導体装置の抵抗回路の一実施例の適用例の出力電圧に対する歪率の特性図である。
【図６】本発明の一実施例の第２適用例の回路構成図である。
【図７】本発明の一実施例の第３適用例の回路構成図である。
【図８】従来の半導体装置の抵抗回路の一例の平面構成図である。
【図９】従来の半導体装置の抵抗回路の一例の断面構成図である。
【図１０】従来の半導体装置の抵抗回路の一例の適用例の動作波形図である。
【符号の説明】
１００ 抵抗回路
１ 半導体基板
２ アイソレーション領域
３ 抵抗素子領域
１４０ 電位制御回路
１４１ 定電流回路
１４２ 電流制御回路
１５０ オペアンプ
Ｑ10、Ｑ11、Ｑ12 ＰＮＰトランジスタ
Ｒ１ 抵抗
Ｄ１ ダイオード
【発明の属する技術分野】
本発明は増幅回路に係り、特に、半導体基板上に形成される増幅回路に関する。
【０００２】
【従来の技術】
半導体装置に搭載される抵抗は、通常、半導体基板上にアイソレーション領域を形成し、形成されたアイソレーション領域にアイソレーション領域とは逆の極性で抵抗素子を形成していた。このとき、寄生のＰＮ接合により基板から抵抗素子領域、又は、抵抗素子領域から基板に電流が流れないようにアイソレーション領域に抵抗素子領域の電位より高い電位、すなわち、電源Ｖccをバイアス電圧として印加し、抵抗素子領域と基板とを分離している。
【０００３】
図８に従来の半導体装置に搭載される抵抗の一例の平面図、図９に従来の半導体装置に搭載される抵抗の一例の断面図を示す。
従来、半導体基板１上に抵抗を形成する場合、まず、半導体基板１上にアイソレーション領域２を形成し、アイソレーション領域２内に抵抗素子領域３を形成し、アイソレーション領域２にアイソレーション領域２より高濃度にドーピングされたコンタクト４を設け、定電圧源５によりコンタクト部４を介して一定電位のバイアス電圧を付与する。
【０００４】
ここで、図９に示すように半導体基板１、アイソレーション領域２、及び、抵抗素子領域３により、寄生素子として抵抗Ｒ1 〜Ｒ４、トランジスタＱ１、コンデンサＣ１、Ｃ２、ダイオードＤ１、Ｄ２等が発生する。
抵抗素子領域３が、これらの寄生素子、抵抗Ｒ1 〜Ｒ５、トランジスタＱ１、コンデンサＣ１、Ｃ２、ダイオードＤ１、Ｄ２の影響を受けないようにするために、コンタクト部４を設け、トランジスタＱ１、及び、ダイオードＤ１、Ｄ２に対してバイアス電圧をかけ、抵抗素子領域３に影響がでないようにしていた。
【０００５】
図１０に従来の半導体装置の抵抗回路の一例の適用例の動作波形図を示す。同図中、実線は抵抗素子領域３を通過する入力信号Ｖin、破線はアイソレーション領域２のコンタクト部４に印加される電位Ｖi を示す。
従来の半導体装置に搭載される抵抗回路１では、アイソレーション領域２には図１０に破線で示すようにアイソレーション領域２が可能な一定の電位Ｖi 、例えば、電源電圧Ｖccが固定的に印加されていた。
【０００６】
【発明が解決しようとする課題】
しかるに、従来の半導体装置の抵抗回路では、アイソレーション領域を一定の電位、例えば、電源電位Ｖccで吊っていたため、信号ライン上に設けられたとき、信号ライン上の信号が一方のピーク値のときには、電源電位Ｖccとの電位差Ａが小さくなり、逆に信号が他方のピーク値のときには、電源電位Ｖccとの電位差Ｂが大きくなる。このため、信号に応じて抵抗素子領域とアイソレーション領域との間に電圧が変動することになり、抵抗素子領域３とアイソレーション領域２との空乏層の影響により抵抗が電圧依存性をもつ。例えば、図１０に実線で示すような信号が抵抗素子領域３に供給された場合、信号が正のピーク値を示した場合、図１０に破線で示すアイソレーション領域２の電位Ｖi との電位差Ａは最小となり、信号が負のピーク値を示した場合、図１０に破線で示すアイソレーション領域２の電位との電位差Ｂは最大となる。すなわち、信号に応じてアイソレーション領域と抵抗素子領域との電位差が異なる。よって、空乏層の幅が変化して抵抗が電圧依存性をもって歪率を悪化させる等の問題点がある。
【０００７】
本発明は上記の点に鑑みてなされたもので、歪率を低減できる増幅回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、オペアンプと、該オペアンプの反転入力端子に接続された入力抵抗と、前記入力抵抗と反転入力端子との接続点と前記オペアンプの出力との間に接続された帰還抵抗とを有する増幅回路において、入力抵抗及び帰還抵抗は、各々第１の極性の半導体からなる半導体基板上に第２の極性の半導体から形成されたアイソレーション領域と、アイソレーション領域に形成され、第１の極性からなり抵抗を形成する抵抗素子領域とから構成され、定電流を発生し、入力抵抗のアイソレーション領域及び帰還抵抗のアイソレーション領域の各々に供給する定電流源と、入力抵抗の抵抗素子領域の一端の電位に比例した電流を定電流源から引き込み、入力抵抗のアイソレーション領域の電位を入力抵抗の抵抗素子領域の一端の電位に対して一定の電位差の電位に保持する第１の制御手段と、帰還抵抗の抵抗素子領域の一端の電位に比例した電流を定電流源から引き込み、帰還抵抗のアイソレーション領域の電位を帰還抵抗の抵抗素子領域の一端の電位に対して一定の電位差の電位に保持する第２の制御手段とを有することを特徴とする。
【０００９】
本発明によれば、入力抵抗及び帰還抵抗の抵抗素子領域の一端の電位に比例した電流を定電流源から引き込み、入力抵抗及び帰還抵抗のアイソレーション領域の電位を入力抵抗及び帰還抵抗の抵抗素子領域の一端の電位に対して一定の電位差の電位に保持することにより、常に、アイソレーション領域と抵抗素子領域との電位を一定にできる。
【００１２】
【発明の実施の形態】
図１に本発明の半導体装置の抵抗回路の一実施例の平面概略構成図、図２に本発明の半導体装置の抵抗回路の一実施例の断面概略構成図を示す。同図中、図６、図７と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の半導体装置の抵抗回路１００は、Ｐ型にドーピングされた半導体からなる半導体基板１上にＮ型にドーピングされた半導体から形成されるアイソレーション領域２を形成し、アイソレーション領域２にＰ型にドーピングされ、抵抗を形成する抵抗素子領域３を形成してなる。
【００１３】
抵抗素子領域３は、いわゆる、ベース抵抗を形成しており、その端部には入出力コンタクトＴ１、Ｔ２が形成されている。アイソレーション領域２及び抵抗素子領域３には、電位制御回路１４０が接続される。電位制御回路１４０は、抵抗素子領域３に印加される電位に応じてアイソレーション領域２に印加する電位を制御する。
【００１４】
電位制御回路１４０は、電源電圧から定電流を生成する定電流回路１４１、及び、抵抗素子領域３のコンタクトＴ１の電位Ｖ１に応じた電流を定電流回路１４１から引き込む電流制御回路１４２を有し、定電流回路１４１で生成された定電流から電流制御回路１４２に電流を流し込み、アイソレーション領域２の電位を抵抗素子領域３のコンタクトＴ１の電位Ｖ１より所定の電位だけ高い電位とする構成とされている。 定電流回路１４１は、特許請求の範囲中の定電流回路に相当し、電源電圧Ｖccから定電流を生成する。定電流回路１４１は、抵抗Ｒ１、ＰＮＰトランジスタＱ10、Ｑ11から構成され、いわゆる、カレントミラー回路を構成している。
【００１５】
定電流回路１４１は、電源電圧Ｖccから定電流Ｉ1 を生成し、トランジスタＱ11のコレクタから出力する。
定電流回路１４１のトランジスタＱ11のコレクタには、電流制御回路１４２が接続される。電流制御回路１４２は、ＰＮＰトランジスタＱ12、及び、ダイオードＤ10から構成される。
【００１６】
トランジスタＱ12は、エミッタがダイオードＤ10を介してトランジスタＱ11のコレクタに接続され、コレクタが接地され、ベースが抵抗素子領域３のコンタクトＴ１に接続されている。
ＮＰＮトランジスタＱ12は、抵抗素子領域３のコンタクトＴ１の電位Ｖ１が変化すると、変化に応じたエミッタ電流を流れる。このため、ダイオードＤ１に順方向に電流が流れる。このとき、ダイオードＤ1 及びトランジスタＱ12に順方向電圧ＶF （０．６〔Ｖ〕）が発生し、アイソレーション領域２のコンタクト４の電位は、コンタクトＴ１の電位Ｖ１に対して、２×ＶF の電位が保持される。
【００１７】
すなわち、アイソレーション領域２のコンタクト４の電位は、（Ｖ1 ＋２Ｖｆ）となる。なお、本実施例では、トランジスタＱ12のエミッタ側にダイオードＤ1 を順方向に接続することにより、トランジスタＱ12及びダイオードＤ1 によりアイソレーション領域２のコンタクト４の電位を（Ｖ1 ＋２Ｖｆ）としたが、ダイオードＤ１を除去し、トランジスタＱ12のベース−エミッタ間電圧によりアイソレーション領域２のコンタクト４の電位を（Ｖ1 ＋Ｖｆ）としたり、ダイオードＤ１を２つ直列に接続して、アイソレーション領域２のコンタクト４の電位を（Ｖ1 ＋３Ｖｆ）にしてもよく、要は、アイソレーション領域２のコンタクト４の電位を抵抗素子領域３のコンタクトＴ１の電位Ｖ１より十分に大きくできればよい。
【００１８】
図３に本発明の一実施例の適用例のブロック構成図を示す。
本適用例は半導体基板上に差動入力構成のアンプを形成し、その抵抗として図１、図２に示す構成の抵抗回路１００を用いたものである。
図３では、オペアンプ１５０、及び、抵抗Ｒａ、Ｒｂにより反転増幅回路が構成されている。図３に示すようにオペアンプ１５０の負側の入力抵抗、及び、帰還抵抗として図１、図２に示す抵抗回路１００を適用した。
【００１９】
このとき、抵抗Ｒａの電位制御回路１４０ａと抵抗Ｒｂの電位制御回路１４０ｂとで定電流回路１４１を共用している。よって、回路構成を簡略化できる。
次に、電位制御回路１４０の動作を図面とともに説明する。
図４に本発明の一実施例の動作波形図を示す。
抵抗素子領域３のコンタクトＴ１の電位が図４で実線に示すように変化したとすると、アイソレーション領域２のコンタクト４に印加される電位は、（Ｖ1 ＋２Ｖｆ）で決定されるので、図４に破線で示すように変化する。
【００２０】
このように、本実施例によれば、定電流回路１４１、及び、電流制御回路１４２によりアイソレーション領域２に印加する電位を抵抗素子領域３に供給される信号に比例した電位とすることができるので、アイソレーション領域２の電位を抵抗素子領域３から一定の電位差の電位に保持でき、アイソレーション領域２と抵抗素子領域３との間の寄生素子の状態を一定の状態に保持し、寄生素子の影響を抑制できる。
【００２１】
なお、本実施例では、抵抗素子としてベース抵抗を用いたが、これに限ることはなく、エミッタ抵抗やイオン打ち込み抵抗などでも同様な作用、効果を奏する。
図５に本発明の一実施例の適用例の出力電圧−歪率の特性図を示す。
図３に示す構成のアンプ回路の負側の入力抵抗Ｒａ、及び、帰還抵抗Ｒｂとして、図１、図２に示す構成の抵抗回路１００を適用することにより、一般に使用する領域である出力電圧、０〔ｄＢ〕付近で、図５に●で示す抵抗回路１００を適用したアンプの歪率は、図５に▲で示す従来の信号に応じて補正を行わないものに比べて小さくなる。よって、アンプとしての特性は抵抗回路１００を適用したものの方が良好となる。なお、このとき、正側の入力抵抗Ｒｃ、及び、バイアス抵抗Ｒｄは、抵抗回路１００を適用しなくても、図５に■に示すように歪率は小さくなるので、補正は行わない。
【００２２】
したがって、図３に示すようなアンプ回路に抵抗回路１００を適用する場合には、図３に示すように反転入力側の入力抵抗Ｒａ、及び、帰還抵抗Ｒｂにのみ適用することにより効率のよい補正が可能となる。
なお、図３に示すアンプ回路では、抵抗Ｒａ、Ｒｂの入力側の電位を検出し、アイソレーション領域２に印加する電圧を制御したが、これに限られるものではない。
【００２３】
図６に本発明の一実施例の第２適用例の回路構成図を示す。
図６に示す反転増幅回路では、抵抗Ｒａ、Ｒｂの出力側の電位に応じてアイソレーション領域２に印加する電流を制御している。
図７に本発明の一実施例の第３適用例の回路構成図を示す。
図７に示す反転増幅回路では、抵抗Ｒａは入力側、抵抗Ｒｂは出力側の電位に応じてアイソレーション領域２に印加する電流を制御している。
【００２４】
なお、本実施例の抵抗回路は、図３、図６、図７に示す反転増幅回路だけでなく、抵抗回路として半導体基板上の各種回路に適用できることは言うまでもない。
【００２５】
【発明の効果】
上述の如く、本発明によれば、入力抵抗及び帰還抵抗の抵抗素子領域の一端の電位に比例した電流を定電流源から引き込み、入力抵抗及び帰還抵抗のアイソレーション領域の電位を入力抵抗及び帰還抵抗の抵抗素子領域の一端の電位に対して一定の電位差の電位に保持することにより、常に、アイソレーション領域と抵抗素子領域との電位を一定にでき、抵抗の電圧依存性の影響を抑制できるなどの特長を有する。
【図面の簡単な説明】
【図１】本発明の半導体装置の抵抗回路の一実施例の平面概略構成図である。
【図２】本発明の半導体装置の抵抗回路の一実施例の断面概略構成図である。
【図３】本発明の半導体装置の抵抗回路の一実施例の第１適用例の回路構成図である。
【図４】本発明の半導体装置の抵抗回路の一実施例の動作波形図である。
【図５】本発明の半導体装置の抵抗回路の一実施例の適用例の出力電圧に対する歪率の特性図である。
【図６】本発明の一実施例の第２適用例の回路構成図である。
【図７】本発明の一実施例の第３適用例の回路構成図である。
【図８】従来の半導体装置の抵抗回路の一例の平面構成図である。
【図９】従来の半導体装置の抵抗回路の一例の断面構成図である。
【図１０】従来の半導体装置の抵抗回路の一例の適用例の動作波形図である。
【符号の説明】
１００ 抵抗回路
１ 半導体基板
２ アイソレーション領域
３ 抵抗素子領域
１４０ 電位制御回路
１４１ 定電流回路
１４２ 電流制御回路
１５０ オペアンプ
Ｑ10、Ｑ11、Ｑ12 ＰＮＰトランジスタ
Ｒ１ 抵抗
Ｄ１ ダイオード
Claims (1)
- オペアンプと、該オペアンプの反転入力端子に接続された入力抵抗と、前記入力抵抗と反転入力端子との接続点と前記オペアンプの出力との間に接続された帰還抵抗とを有する増幅回路において、
前記入力抵抗及び前記帰還抵抗は、各々第１の極性の半導体からなる半導体基板上に第２の極性の半導体から形成されたアイソレーション領域と、該アイソレーション領域に形成され、該第１の極性からなり抵抗を形成する抵抗素子領域とから構成され、
定電流を発生し、前記入力抵抗のアイソレーション領域及び前記帰還抵抗のアイソレーション領域の各々に供給する定電流源と、
前記入力抵抗の前記抵抗素子領域の一端の電位に比例した電流を前記定電流源から引き込み、前記入力抵抗のアイソレーション領域の電位を前記入力抵抗の前記抵抗素子領域の一端の電位に対して一定の電位差の電位に保持する第１の制御手段と、
前記帰還抵抗の前記抵抗素子領域の一端の電位に比例した電流を前記定電流源から引き込み、前記帰還抵抗のアイソレーション領域の電位を前記帰還抵抗の前記抵抗素子領域の一端の電位に対して一定の電位差の電位に保持する第２の制御手段とを有することを特徴とする増幅回路。
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|---|---|---|---|
| JP26453697A JP3675130B2 (ja) | 1997-09-29 | 1997-09-29 | 増幅回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP26453697A JP3675130B2 (ja) | 1997-09-29 | 1997-09-29 | 増幅回路 |
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|---|---|
| JPH11103019A JPH11103019A (ja) | 1999-04-13 |
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-
1997
- 1997-09-29 JP JP26453697A patent/JP3675130B2/ja not_active Expired - Fee Related
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