JPH11103016A - 半導体装置の抵抗回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板上にアイソレーション領域を形成
し、アイソレーション領域内に半導体により抵抗素子が
形成された半導体装置の抵抗回路に関し、電圧依存性に
よる歪みの影響を確実に排除できる半導体装置の抵抗回
路を提供することを目的とする。 【解決手段】 第１の電位検出手段により抵抗素子領域
の一端の電位を検出し、第２の電位検出手段により抵抗
素子領域の他端の電位を検出し、出力電位生成手段によ
り第１の電位検出手段で検出された電位及び第２の電位
検出手段で検出された電位のうち、高い方の電位に一定
の電位差をつけてアイソレーション領域に印加するよう
に構成してなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の抵抗回
路に係り、特に、半導体基板上にアイソレーション領域
を形成し、アイソレーション領域内に半導体により抵抗
素子が形成された半導体装置の抵抗回路に関する。

【０００２】

【従来の技術】半導体装置に搭載される抵抗は、通常、
半導体基板上にアイソレーション領域を形成し、形成さ
れたアイソレーション領域にアイソレーション領域とは
逆の極性で抵抗素子を形成していた。このとき、寄生の
ＰＮ接合により基板から抵抗素子領域、又は、抵抗素子
領域から基板に電流が流れないようにアイソレーション
領域に電源Ｖccをバイアス電圧として印加し、抵抗素子
領域と基板とを分離している。

【０００３】図６に従来の半導体装置に搭載される抵抗
の一例の平面図、図７に従来の半導体装置に搭載される
抵抗の一例の断面図を示す。従来、半導体基板１上に抵
抗を形成する場合、まず、半導体基板１上にアイソレー
ション領域２を形成し、アイソレーション領域２内に抵
抗素子領域３を形成し、アイソレーション領域２にアイ
ソレーション領域２より高濃度にドーピングされたコン
タクト４を設け、定電圧源５によりコンタクト部４を介
して一定電位のバイアス電圧を付与する。

【０００４】ここで、図７に示すように半導体基板１、
アイソレーション領域２、及び、抵抗素子領域３によ
り、寄生素子として抵抗Ｒ1 〜Ｒ４、トランジスタＱ
１、コンデンサＣ１、Ｃ２、ダイオードＤ１、Ｄ２等が
発生する。抵抗素子領域３が、これらの寄生素子、抵抗
Ｒ1 〜Ｒ５、トランジスタＱ１、コンデンサＣ１、Ｃ
２、ダイオードＤ１、Ｄ２の影響を受けないようにする
ために、コンタクト部４を設け、トランジスタＱ１、及
び、ダイオードＤ１、Ｄ２に対してバイアス電圧をか
け、抵抗素子領域３に影響がでないようにしていた。

【０００５】図８に従来の半導体装置の抵抗回路の一例
の適用例の動作波形図を示す。同図中、実線は抵抗素子
領域３を通過する入力信号Ｖin、破線はアイソレーショ
ン領域２のコンタクト部４に印加される電位Ｖi を示
す。従来の半導体装置に搭載される抵抗回路１では、ア
イソレーション領域２には図８に破線で示すようにアイ
ソレーションが可能な一定の電位Ｖi 、例えば、電源電
圧Ｖccが固定的に印加されていた。

【０００６】

【発明が解決しようとする課題】しかるに、従来の半導
体装置の抵抗回路では、アイソレーション領域を一定の
電位、例えば、電源電位Ｖccで吊っていたため、信号ラ
イン上に設けられたとき、信号ライン上の信号が一方の
ピーク値（Ａ）のときには、電源電位Ｖccとの電位差が
小さくなり、逆に信号が他方のピーク値（Ｂ）のときに
は、電源電位Ｖccとの電位差が大きくなる。このため、
信号に応じて抵抗素子領域とアイソレーション領域との
間に電圧が変動することになり、空乏層が生じ抵抗に電
圧依存性が生じる。

【０００７】例えば、図８に実線で示すような信号が抵
抗素子領域に供給された場合、信号が正のピーク値
（Ａ）を示した場合、図８に破線で示すアイソレーショ
ン領域の電位との電位差は最小となり、信号が負のピー
ク値（Ｂ）を示した場合、図８に破線で示すアイソレー
ション領域の電位との電位差は最大となる。すなわち、
信号に応じてアイソレーション領域と抵抗素子領域との
電位差が異なる。よって、空乏層に影響を与え、抵抗に
電圧依存性が生じ、歪率が悪化する等の問題点がある。

【０００８】本発明は上記の点に鑑みてなされたもの
で、空乏層に影響による電圧依存性の影響を確実に排除
できる半導体装置の抵抗回路を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】本発明の請求項１は、第
１の極性の半導体からなる半導体基板上に第２の極性の
半導体から形成されたアイソレーション領域を形成し、
該アイソレーション領域に該第１の極性からなり、抵抗
を形成する抵抗素子領域を形成してなる半導体装置の抵
抗回路において、前記アイソレーション領域に前記抵抗
素子領域に印加される電位に応じた電位に印加する電位
制御回路を有することを特徴とする。

【００１０】請求項１によれば、電位制御回路によりア
イソレーション領域に抵抗素子領域に印加される電位に
応じた電位に印加することができるため、アイソレーシ
ョン領域の電位を常に抵抗素子領域から一定の電位差の
電位に設定できるので、アイソレーション領域と抵抗素
子領域との間の寄生素子の発生を防ぎ空乏層の状態を一
定の状態に保持でき、空乏層の影響を抑制できる。

【００１１】請求項２は、前記電位制御回路を、前記抵
抗素子領域の電位を検出する電位検出手段と、前記電位
検出手段で検出された電位に一定の電位差をつけて前記
アイソレーション領域に印加する出力電位生成手段とか
ら構成してなる。請求項２によれば、電位検出手段によ
り抵抗素子領域の電位を検出し、出力電位生成手段によ
り電位検出手段で検出された電位に一定の電位差をつけ
てアイソレーション領域に印加することにより、アイソ
レーション領域の電位を常に抵抗素子領域から一定の電
位差の電位に設定できるので、アイソレーション領域と
抵抗素子領域との間の空乏層の状態を一定の状態に保持
でき、空乏層の影響によって生じる電圧依存性を抑制で
きる。

【００１２】請求項３は、前記電位検出手段を、前記抵
抗素子領域の一端の電位を検出する第１の電位検出手段
と、前記抵抗素子領域の他端の電位を検出する第２の電
位検出手段とから構成し、前記出力電位生成手段を、前
記第１の電位検出手段で検出された電位又は前記第２の
電位検出手段で検出された電位に前記一定の電位差をつ
けたときに両方の電位がともに前記一定の電位差以上と
なる電位を選択して、前記一定の電位差をつけて前記ア
イソレーション領域に印加するように構成してなる。

【００１３】請求項３によれば、第１の電位検出手段に
より抵抗素子領域の一端の電位を検出し、第２の電位検
出手段により抵抗素子領域の他端の電位を検出し、出力
電位生成手段により第１の電位検出手段で検出された電
位又は第２の電位検出手段で検出された電位に一定の電
位差をつけたときに両方の電位がともに一定の電位差以
上となる電位を選択して、一定の電位差をつけてアイソ
レーション領域に印加することにより、抵抗素子領域へ
の信号の入出力方向によらず、常に、最適な電位の方に
合わせて一定の電位差が保持されるため、確実にアイソ
レーション領域の電位を抵抗素子領域から一定の電位差
の電位に保持でき、アイソレーション領域と抵抗素子領
域との間のＰＮ接合領域の空乏層を一定の状態に保持
し、入力抵抗の歪みと帰還抵抗との歪みをキャンセルさ
せることで、その影響を抑制できる。

【００１４】

【発明の実施の形態】図１に本発明の半導体装置の抵抗
回路の一実施例の平面概略構成図、図２に本発明の半導
体装置の抵抗回路の一実施例の断面概略構成図を示す。
同図中、図６、図７と同一構成部分には同一符号を付
し、その説明は省略する。本実施例の半導体装置の抵抗
回路１００は、Ｐ型にドーピングされた半導体からなる
半導体基板１上にＮ型にドーピングされた半導体から形
成されるアイソレーション領域２を形成し、アイソレー
ション領域２にＰ型にドーピングされ、抵抗を形成する
抵抗素子領域３を形成してなる。

【００１５】抵抗素子領域３は、いわゆる、ベース抵抗
を形成しており、その端部には入出力コンタクトＴ１、
Ｔ２が形成されている。アイソレーション領域２及び抵
抗素子領域３には、電位制御回路１４０が接続される。
電位制御回路１４０は、抵抗素子領域３に印加される電
位に応じてアイソレーション領域２に印加する電位を制
御する。

【００１６】電位制御回路１４０は、抵抗素子領域３の
コンタクトＴ１の電位Ｖ１を検出する第１の電位検出回
路１４１、抵抗素子領域３のコンタクトＴ２の電位Ｖ２
を検出する第２の電位検出回路１４２、第１及び第２の
電位検出回路１４１、１４２で検出された電位のうち高
電位側の電位に所定の電位差ΔＶ０を付与した電位Ｖ３
を生成して、アイソレーション領域２に印加する制御電
位生成回路１４３から構成される。

【００１７】第１の電位検出回路１４１は、特許請求の
範囲中の第１の電位検出手段に相当する。第１の電位検
出回路１４１は、抵抗Ｒ10、及び、ＮＰＮトランジスタ
Ｑ10から構成される。抵抗Ｒ10は、一端に電源電圧Ｖcc
が印加され、他端がトランジスタＱ10のコレクタに接続
される。トランジスタＱ10は、ベースが抵抗素子領域３
のコンタクトＴ１に接続され、エミッタから電流Ｉ１を
出力する。

【００１８】第２の電位検出回路１４２は、特許請求の
範囲中の第２の電位検出手段に相当する。第２の電位検
出回路１４２は、抵抗Ｒ20、及び、ＮＰＮトランジスタ
Ｑ20から構成される。抵抗Ｒ20は、一端に電源電圧Ｖcc
が印加され、他端がトランジスタＱ20のコレクタに接続
される。トランジスタＱ20は、ベースが抵抗素子領域３
のコンタクトＴ２に接続され、エミッタから電流Ｉ２を
出力する。

【００１９】制御電位生成回路１４３は、定電流Ｉ10を
引き込む第１の定電流源１４４、定電圧を発生するダイ
オードＤ10、Ｄ20、ダイオードＤ10、Ｄ20に定電流Ｉ20
を供給する定電流源１４５から構成される。ダイオード
Ｄ10、Ｄ20は、直列に接続され、定電流源１４４と定電
流源１４５との間に順方向に接続される。定電流源１４
５は、一端に電源電圧Ｖccが印加され、他端がダイオー
ドＤ10、Ｄ20の直列回路のアノード側に接続され、電源
電圧Ｖccにより定電流Ｉ20を生成する。また、定電流源
１４４は、一端が接地され、他端がダイオードＤ10、Ｄ
20の直列回路のカソード側に接続され、定電流Ｉ10を引
き込む。

【００２０】また、ダイオードＤ10、Ｄ20の直列回路の
カソード側と定電流源１４４との接続点には、第１の電
位検出回路１４１のトランジスタＱ10のエミッタが接続
され、検出電流Ｉ１が供給されると共に、第２の電位検
出回路１４２のトランジスタＱ20のエミッタが接続さ
れ、検出電流Ｉ２が供給される。このため、ダイオード
Ｄ10、Ｄ20から引き込まれる電流Ｉ３は、 Ｉ３＝Ｉ10−（Ｉ１＋Ｉ２） で決定される。

【００２１】ダイオードＤ10、Ｄ20の直列回路のアノー
ド側と定電流源１４５との接続点の電位が出力電位とさ
れ、アイソレーション領域２のコンタクト部４に供給さ
れる。ダイオードＤ10、Ｄ20には、定電流源１４５から
電流Ｉ20が供給されており、ダイオードＤ10、Ｄ20の直
列回路のアノード側と定電流源１４５との接続点の電位
は、ダイオードＤ10、Ｄ20の直列回路に流れる電流Ｉ３
により決定される。すなわち、電流（Ｉ20−Ｉ３）によ
り決定される。

【００２２】なお、第１及び第２の電位検出回路１４
２、１４３は、コンタクトＴ1 、Ｔ2の電位を監視する
コンパレータの役割をしており、コンタクト４の電位
は、コンタクトＴ１、Ｔ２の高い方の電位よりダイオー
ドＤ10、Ｄ20による電位差Ｖf だけ高い電位とされる。
図３に本発明の一実施例の適用例のブロック構成図を示
す。

【００２３】本適用例は半導体基板上に差動入力構成の
アンプを形成し、その抵抗として図１、図２に示す構成
の抵抗回路１００を用いたものである。図３では、オペ
アンプ１５０、及び、抵抗Ｒａ、Ｒｂにより反転増幅回
路が構成されている。図３に示すようにオペアンプ１５
０の負側の入力抵抗Ｒａ、及び、帰還抵抗Ｒｂとして図
１、図２に示す抵抗回路１００を適用した。

【００２４】図４に本発明の一実施例の適用例の動作波
形図を示す。同図中、実線は抵抗Ｒa のアイソレーショ
ン領域２に印加される電位、破線は抵抗Ｒｂのアイソレ
ーション領域２に印加される電位、一点鎖線は入力端子
Ｔa に供給される信号の波形、二点鎖線はオペアンプ１
５０の出力電圧波形を示す。抵抗Ｒa のアイソレーショ
ン領域２の電位を制御する電位制御回路１４０は、時刻
Ｔ１では入力端子Ｔa の電位とオペアンプ１５０の反転
入力端子の電位とを監視し、高い方の電位、すなわち、
入力端子Ｔa の電位にダイオードＤ10、Ｄ20の電位差Ｖ
f を加算した電位を抵抗Ｒa のアイソレーション領域２
に供給する。

【００２５】また、時刻Ｔ２で、入力端子Ｔａの電圧が
オペアンプ１５０の反転入力端子の電位であるバイアス
電圧Ｖbiasより小さくなると、バイアス電圧Ｖbiasにダ
イオードＤ10、Ｄ20の電位差Ｖf を加算した電位を抵抗
Ｒa のアイソレーション領域２に供給する。よって、抵
抗Ｒa のアイソレーション領域２に供給される電位は、
図４に実線で示すようになる。

【００２６】一方、抵抗Ｒｂのアイソレーション領域２
の電位を制御する電位制御回路１４０は、オペアンプ１
５０の出力端子の電位とオペアンプ１５０の反転入力端
子の電位とを監視し、高い方の電位、すなわち、時刻Ｔ
１ではオペアンプ１５０の出力電圧がオペアンプ１５０
の反転入力端子の電位であるバイアス電圧Ｖbiasより小
さくなるので、バイアス電圧ＶbiasにダイオードＤ10、
Ｄ20の電位差Ｖf を加算した電位を抵抗Ｒｂのアイソレ
ーション領域２に供給する。

【００２７】また、時刻Ｔ２では、オペアンプ１５０の
出力電位がオペアンプ１５０の反転入力端子の電位であ
るバイアス電圧Ｖbiasより大きくなるので、オペアンプ
１５０の出力電位にダイオードＤ10、Ｄ20の電位差Ｖf
を加算した電位を抵抗Ｒｂのアイソレーション領域２に
供給する。よって、抵抗Ｒｂのアイソレーション領域２
に供給される電位は、図４に破線で示すようになる。

【００２８】図５に本発明の一実施例の適用例の出力電
圧−歪率の特性図を示す。図３に示す構成のアンプ回路
の負側の入力抵抗Ｒａ、及び、帰還抵抗Ｒｂとして、図
１、図２に示す構成の抵抗回路１００を適用することに
より、一般に使用する領域である出力電圧、０〔ｄｂ〕
付近で、図５に□で示す抵抗回路１００を適用したアン
プの歪率は、図５に△で示す従来の信号に応じて補正を
行わないものに比べて小さくなる。よって、アンプとし
ての特性は抵抗回路１００を適用したものの方が良好と
なる。なお、このとき、正側の入力抵抗Ｒｃ、及び、バ
イアス抵抗Ｒｄは、抵抗回路１００を適用しなくても、
図５に●で示すように歪率は十分に小さくなる。

【００２９】したがって、図３に示すようなアンプ回路
に抵抗回路１００を適用する場合には、図３に示すよう
に負側の入力抵抗Ｒａ、及び、帰還抵抗Ｒｂにのみ適用
することにより効率のよい補正が可能となる。

【００３０】

【発明の効果】上述の如く、本発明の請求項１によれ
ば、電位制御回路によりアイソレーション領域に抵抗素
子領域に印加される電位に応じた電位に印加することが
できるため、アイソレーション領域の電位を常に抵抗素
子領域から一定の電位差の電位に設定できるので、アイ
ソレーション領域と抵抗素子領域との間の寄生素子の状
態を一定の状態に保持でき、寄生素子の影響を抑制し、
アンプ回路等の入力抵抗、帰還抵抗として用いることに
より入力抵抗、帰還抵抗の高周波成分をキャンセルでき
る等の特長を有する。

【００３１】請求項２によれば、電位検出手段により抵
抗素子領域の電位を検出し、出力電位生成手段により電
位検出手段で検出された電位に一定の電位差をつけてア
イソレーション領域に印加することにより、アイソレー
ション領域の電位を常に抵抗素子領域から一定の電位差
の電位に設定できるので、アイソレーション領域と抵抗
素子領域との間の電位の状態を一定の状態に保持でき、
電圧依存性による歪みの影響を抑制できる等の特長を有
する。

【００３２】請求項３によれば、第１の電位検出手段に
より抵抗素子領域の一端の電位を検出し、第２の電位検
出手段により抵抗素子領域の他端の電位を検出し、出力
電位生成手段により第１の電位検出手段で検出された電
位又は第２の電位検出手段で検出された電位に一定の電
位差をつけたときに両方の電位がともに一定の電位差以
上となる電位を選択して、一定の電位差をつけてアイソ
レーション領域に印加することにより、抵抗素子領域へ
の信号の入出力方向によらず、常に、最適な電位の方に
合わせて一定の電位差が保持されるため、確実にアイソ
レーション領域の電位を抵抗素子領域から一定の電位差
の電位に保持でき、アイソレーション領域と抵抗素子領
域との間の電位の状態を一定の状態に保持し、電圧依存
性による歪みの影響を抑制できる等の特長を有する。

【図面の簡単な説明】

【図１】本発明の半導体装置の抵抗回路の一実施例の平
面概略構成図である。

【図２】本発明の半導体装置の抵抗回路の一実施例の断
面概略構成図である。

【図３】本発明の半導体装置の抵抗回路の一実施例の適
用例の回路構成図である。

【図４】本発明の半導体装置の抵抗回路の一実施例の適
用例の動作波形図である。

【図５】本発明の半導体装置の抵抗回路の一実施例の適
用例の出力電圧に対する歪率の特性図である。

【図６】従来の半導体装置の抵抗回路の一例の平面構成
図である。

【図７】従来の半導体装置の抵抗回路の一例の断面構成
図である。

【図８】従来の半導体装置の抵抗回路の一例の適用例の
動作波形図である。

【符号の説明】

１００ 抵抗回路 １ 半導体基板 ２ アイソレーション領域 ３ 抵抗素子領域 １４０ 電位制御回路 １４１ 第１の電位検出回路 １４２ 第２の電位検出回路 １４３ 制御電位生成回路 １４４、１４５ 定電流源

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の極性の半導体からなる半導体基板
   上に第２の極性の半導体から形成されたアイソレーショ
   ン領域を形成し、該アイソレーション領域に該第１の極
   性からなり、抵抗を形成する抵抗素子領域を形成してな
   る半導体装置の抵抗回路において、 前記アイソレーション領域に前記抵抗素子領域に印加さ
   れる電位に応じた電位を印加する電位制御回路を有する
   ことを特徴とする半導体装置の抵抗回路。
2. 【請求項２】 前記電位制御回路は、前記抵抗素子領域
   の電位を検出する電位検出手段と、 前記電位検出手段で検出された電位に一定の電位差をつ
   けて前記アイソレーション領域に印加する出力電位生成
   手段とを有することを特徴とする請求項１記載の半導体
   装置の抵抗回路。
3. 【請求項３】 前記電位検出手段は、前記抵抗素子領域
   の一端の電位を検出する第１の電位検出手段と、 前記抵抗素子領域の他端の電位を検出する第２の電位検
   出手段とを有し、 前記出力電位生成手段は、前記第１の電位検出手段で検
   出された電位又は前記第２の電位検出手段で検出された
   電位に前記一定の電位差をつけたときに両方の電位がと
   もに前記一定の電位差以上となる電位を選択して、前記
   一定の電位差をつけて前記アイソレーション領域に印加
   することを特徴とする請求項２記載の半導体装置の抵抗
   回路。