JP3076129B2 - 差動増幅装置 - Google Patents
差動増幅装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、入力がトランジスタ・
トランジスタ・ロジツク・レベルに適合した低電源電圧
動作の差動増幅装置に関する。
トランジスタ・ロジツク・レベルに適合した低電源電圧
動作の差動増幅装置に関する。
【０００２】
【従来の技術】一般に、入出力を要する電気回路の入力
レベルを標準規格化したものとして、トランジスタ・ト
ランジスタ・ロジツク（以下、ＴＴＬと称す）レベルが
知られている。これは、入力を２．０Ｖ以上とするとき
ハイ出力し、入力を０．８Ｖ以下とするときロウ出力す
るものである。
レベルを標準規格化したものとして、トランジスタ・ト
ランジスタ・ロジツク（以下、ＴＴＬと称す）レベルが
知られている。これは、入力を２．０Ｖ以上とするとき
ハイ出力し、入力を０．８Ｖ以下とするときロウ出力す
るものである。
【０００３】従来、例えば光フアイバデータリンク送信
ＩＣの低電源電圧動作部等において、一方の入力をＴＴ
Ｌレベルとして用いる差動増幅装置は、図２の如く、差
動増幅回路１を構成する一対のトランジスタＱ１，Ｑ２
および抵抗Ｒ３，Ｒ４と、基準電圧回路２を構成する抵
抗Ｒ ２ およびダイオードＤ６，Ｄ 7 ，Ｄ８と、入力バイ
アス回路３を構成する抵抗Ｒ１およびダイオードＤ１，
Ｄ２，Ｄ３，Ｄ４，Ｄ５とから構成されていた。
ＩＣの低電源電圧動作部等において、一方の入力をＴＴ
Ｌレベルとして用いる差動増幅装置は、図２の如く、差
動増幅回路１を構成する一対のトランジスタＱ１，Ｑ２
および抵抗Ｒ３，Ｒ４と、基準電圧回路２を構成する抵
抗Ｒ ２ およびダイオードＤ６，Ｄ 7 ，Ｄ８と、入力バイ
アス回路３を構成する抵抗Ｒ１およびダイオードＤ１，
Ｄ２，Ｄ３，Ｄ４，Ｄ５とから構成されていた。
【０００４】ここで、ダイオードＤ１〜Ｄ８の順方向電
圧は全て同値とされ、これによつて、各トランジスタＱ
１，Ｑ２のベース電圧Ｖ１，Ｖ２に差が生じる。この状
態で、ダイオードＤ１に印加されるＴＴＬレベルの制御
入力Ｖｉｎに基づいて、トランジスタＱ１，Ｑ２は相互
にオン・オフし、出力Ｖ０１，Ｖ０２も相互にロウレベ
ル、ハイレベルを出力する。
圧は全て同値とされ、これによつて、各トランジスタＱ
１，Ｑ２のベース電圧Ｖ１，Ｖ２に差が生じる。この状
態で、ダイオードＤ１に印加されるＴＴＬレベルの制御
入力Ｖｉｎに基づいて、トランジスタＱ１，Ｑ２は相互
にオン・オフし、出力Ｖ０１，Ｖ０２も相互にロウレベ
ル、ハイレベルを出力する。
【０００５】
【発明が解決しようとする課題】ところが、従来の構成
では、入力バイアス回路３のバイアス電圧が四個のダイ
オードＤ２〜Ｄ５の順方向電圧により決定されているた
め、電源電圧Ｖｃｃが低くなると、Ｖｉｎがハイレベル
の状態で、トランジスタＱ１のオン状態が不十分にな
り、出力電圧Ｖ０１が十分なロウレベルにならず、Ｖ
０２は十分なハイレベルにならない。
では、入力バイアス回路３のバイアス電圧が四個のダイ
オードＤ２〜Ｄ５の順方向電圧により決定されているた
め、電源電圧Ｖｃｃが低くなると、Ｖｉｎがハイレベル
の状態で、トランジスタＱ１のオン状態が不十分にな
り、出力電圧Ｖ０１が十分なロウレベルにならず、Ｖ
０２は十分なハイレベルにならない。
【０００６】例えば、電源電圧Ｖｃｃとして比較的高い
約５Ｖのものを使用する場合、抵抗Ｒ１，Ｒ２を１０ｋ
Ω、各ダイオードＤ１〜Ｄ８の順方向電圧ＶＦを約０．
７Ｖとすると、 Ｖ１＝４×ＶＦ≒２．８Ｖ Ｖ２＝３×ＶＦ≒２．１Ｖ であり、抵抗Ｒ１ ，Ｒ ２ に流れる電流Ｉ１，Ｉ２は Ｉ１＝（Ｖｃｃ−Ｖ１）／Ｒ１≒２．２／１０＝２２０
μＡ Ｉ２＝（Ｖｃｃ−Ｖ２）／Ｒ２≒２．９／１０＝２９０
μＡ となる。しかし、電源電圧Ｖｃｃとして比較的低い３Ｖ
のものを使用する場合、電流Ｉ１，Ｉ２は、 Ｉ１＝（Ｖｃｃ−Ｖ１）／Ｒ１≒０．２／１０＝２０μ
Ａ Ｉ２＝（Ｖｃｃ−Ｖ２）／Ｒ２≒０．９／１０＝９０μ
Ａ となる。さらに、電源電圧Ｖｃｃとしてこれより低いも
のを用いれば、トランジスタＱ１のオン状態が不十分あ
るいは飽和状態となることになり、低電源電圧Ｖｃｃに
おいて高周波での安定な動作が不可能になる。
約５Ｖのものを使用する場合、抵抗Ｒ１，Ｒ２を１０ｋ
Ω、各ダイオードＤ１〜Ｄ８の順方向電圧ＶＦを約０．
７Ｖとすると、 Ｖ１＝４×ＶＦ≒２．８Ｖ Ｖ２＝３×ＶＦ≒２．１Ｖ であり、抵抗Ｒ１ ，Ｒ ２ に流れる電流Ｉ１，Ｉ２は Ｉ１＝（Ｖｃｃ−Ｖ１）／Ｒ１≒２．２／１０＝２２０
μＡ Ｉ２＝（Ｖｃｃ−Ｖ２）／Ｒ２≒２．９／１０＝２９０
μＡ となる。しかし、電源電圧Ｖｃｃとして比較的低い３Ｖ
のものを使用する場合、電流Ｉ１，Ｉ２は、 Ｉ１＝（Ｖｃｃ−Ｖ１）／Ｒ１≒０．２／１０＝２０μ
Ａ Ｉ２＝（Ｖｃｃ−Ｖ２）／Ｒ２≒０．９／１０＝９０μ
Ａ となる。さらに、電源電圧Ｖｃｃとしてこれより低いも
のを用いれば、トランジスタＱ１のオン状態が不十分あ
るいは飽和状態となることになり、低電源電圧Ｖｃｃに
おいて高周波での安定な動作が不可能になる。
【０００７】これに対し、図３の如く、基準電圧回路２
を一対のダイオードＤ５，Ｄ６により構成し、入力バイ
アス回路３のバイアス電圧を三個のダイオードＤ２，Ｄ
３，Ｄ４により決定する場合、順方向電圧が小となる分
Ｖｃｃを低くできるが、入力ＶｉｎがＴＴＬレベルに適
用しない。具体的には、ＶＦ≒０．７、Ｖｃｃ≒３Ｖに
おいて、 Ｖ１＝３×ＶＦ≒２．１Ｖ Ｖ２＝２×ＶＦ≒１．４Ｖ であり、各トランジスタＱ１，Ｑ２にＩＯ／２電流が流
れている状態では、Ｖ１≒Ｖ２であり、したがつて、Ｖ
ｉｎのスレツシユ電圧は Ｖｉｎ≒Ｖ１−ＶＦ≒１．４−０．７＝０．７Ｖ となり、入力ＶｉｎがＴＴＬレベルに適合しないことが
わかる。そうすると、差動増幅装置を様々な用途に応じ
て汎用することができなくなり、ごく特殊な入出力とし
てしか使用できなくなつてしまう。
を一対のダイオードＤ５，Ｄ６により構成し、入力バイ
アス回路３のバイアス電圧を三個のダイオードＤ２，Ｄ
３，Ｄ４により決定する場合、順方向電圧が小となる分
Ｖｃｃを低くできるが、入力ＶｉｎがＴＴＬレベルに適
用しない。具体的には、ＶＦ≒０．７、Ｖｃｃ≒３Ｖに
おいて、 Ｖ１＝３×ＶＦ≒２．１Ｖ Ｖ２＝２×ＶＦ≒１．４Ｖ であり、各トランジスタＱ１，Ｑ２にＩＯ／２電流が流
れている状態では、Ｖ１≒Ｖ２であり、したがつて、Ｖ
ｉｎのスレツシユ電圧は Ｖｉｎ≒Ｖ１−ＶＦ≒１．４−０．７＝０．７Ｖ となり、入力ＶｉｎがＴＴＬレベルに適合しないことが
わかる。そうすると、差動増幅装置を様々な用途に応じ
て汎用することができなくなり、ごく特殊な入出力とし
てしか使用できなくなつてしまう。
【０００８】本発明は、上記課題に鑑み、入力がＴＴＬ
レベルに適合し、かつ低い電源電圧においても安定した
差動増幅が可能となる差動増幅装置の提供を目的とす
る。
レベルに適合し、かつ低い電源電圧においても安定した
差動増幅が可能となる差動増幅装置の提供を目的とす
る。
【０００９】
【課題を解決するための手段】本発明による課題解決手
段は、図１の如く、差動増幅回路１１と、該差動増幅回
路１１の一側に接続され前記差動増幅回路１１に基準電
圧Ｖ２を印加する基準電圧回路１２と、前記差動増幅回
路１１の他側に接続され前記差動増幅回路１１にバイア
ス電圧を印加する入力バイアス回路１３とを備えた差動
増幅装置において、基準電圧Ｖ ２ を安定化させるための
定電流Ｉ ２１ を前記差動増幅回路１１に供給するととも
に電源電圧Ｖ ｃｃ の変動に影響されない定電流Ｉ ２１ を
安定供給する定電流回路１４が設けられ、定電流回路１
４内に、定電流Ｉ ２１ を調整するための電流調整用抵抗
Ｒ ５ が設けられたものである。
段は、図１の如く、差動増幅回路１１と、該差動増幅回
路１１の一側に接続され前記差動増幅回路１１に基準電
圧Ｖ２を印加する基準電圧回路１２と、前記差動増幅回
路１１の他側に接続され前記差動増幅回路１１にバイア
ス電圧を印加する入力バイアス回路１３とを備えた差動
増幅装置において、基準電圧Ｖ ２ を安定化させるための
定電流Ｉ ２１ を前記差動増幅回路１１に供給するととも
に電源電圧Ｖ ｃｃ の変動に影響されない定電流Ｉ ２１ を
安定供給する定電流回路１４が設けられ、定電流回路１
４内に、定電流Ｉ ２１ を調整するための電流調整用抵抗
Ｒ ５ が設けられたものである。
【００１０】また、差動増幅回路１１、基準電圧回路１
２、入力バイアス回路１３および定電流回路１４は、単
一チツプにモノリシツクに集積され、基準電圧回路１２
内に、基準電圧を高水準に確保するための電圧確保用抵
抗Ｒ ２ が設けられ、電流調整用抵抗Ｒ５および電圧確保
用抵抗Ｒ２は、形状、方向および特性が同一とされてい
る。
２、入力バイアス回路１３および定電流回路１４は、単
一チツプにモノリシツクに集積され、基準電圧回路１２
内に、基準電圧を高水準に確保するための電圧確保用抵
抗Ｒ ２ が設けられ、電流調整用抵抗Ｒ５および電圧確保
用抵抗Ｒ２は、形状、方向および特性が同一とされてい
る。
【００１１】そして、差動増幅回路１１に流れる電流Ｉ
01を安定化するためのカレントミラー回路１５が設けら
れ、該カレントミラー回路１５は、３つのトランジスタ
Ｑ 3，Ｑ4，Ｑ7からなり、いずれか１つのトランジスタ
Ｑ3が前記差動増幅回路１１に接続され、他のトランジ
スタＱ4，Ｑ7が定電流回路１４に接続され、各トランジ
スタＱ3，Ｑ4，Ｑ7を結ぶ接続線が基準電圧回路１２に
接続されている。
01を安定化するためのカレントミラー回路１５が設けら
れ、該カレントミラー回路１５は、３つのトランジスタ
Ｑ 3，Ｑ4，Ｑ7からなり、いずれか１つのトランジスタ
Ｑ3が前記差動増幅回路１１に接続され、他のトランジ
スタＱ4，Ｑ7が定電流回路１４に接続され、各トランジ
スタＱ3，Ｑ4，Ｑ7を結ぶ接続線が基準電圧回路１２に
接続されている。
【００１２】
【作用】本発明による課題解決手段において、差動増幅
回路１１、入力バイアス回路１３および定電流回路１４
に電源Ｖｃｃを供給し、差動増幅回路１１が入力バイア
ス回路１３のオンオフにより差動動作を行う。
回路１１、入力バイアス回路１３および定電流回路１４
に電源Ｖｃｃを供給し、差動増幅回路１１が入力バイア
ス回路１３のオンオフにより差動動作を行う。
【００１３】この際、定電流回路１４にて基準電圧回路
１２への定電流Ｉ２１を安定化しているため、低い電源
電圧Ｖｃｃ が供給された場合でも、基準電圧Ｖ２を安定
的にかつ高水準に確保できる。
１２への定電流Ｉ２１を安定化しているため、低い電源
電圧Ｖｃｃ が供給された場合でも、基準電圧Ｖ２を安定
的にかつ高水準に確保できる。
【００１４】また、定電流回路１４の電流調整用抵抗Ｒ
５と、基準電圧回路１２の電圧確保用抵抗Ｒ２との形
状、方向および特性を同一としているため、両抵抗
Ｒ５，Ｒ２に特性バラツキが生じても、そのバラツキが
両抵抗Ｒ５，Ｒ２に同様に現れる限り、定電流回路１４
の両電流Ｉ２１，Ｉ２２への影響は相殺され、故に基準
電圧Ｖ２はその影響を受けず、安定した差動動作が得ら
れる。
５と、基準電圧回路１２の電圧確保用抵抗Ｒ２との形
状、方向および特性を同一としているため、両抵抗
Ｒ５，Ｒ２に特性バラツキが生じても、そのバラツキが
両抵抗Ｒ５，Ｒ２に同様に現れる限り、定電流回路１４
の両電流Ｉ２１，Ｉ２２への影響は相殺され、故に基準
電圧Ｖ２はその影響を受けず、安定した差動動作が得ら
れる。
【００１５】そして、カレントミラー回路１５により、
差動増幅回路１１に流れる電流Ｉ０１を安定化でき、よ
り正確な差動動作が得られる。
差動増幅回路１１に流れる電流Ｉ０１を安定化でき、よ
り正確な差動動作が得られる。
【００１６】
【実施例】図１は本発明の一実施例における差動増幅回
路を示す回路図である。
路を示す回路図である。
【００１７】図示の如く、本実施例の差動増幅装置は、
例えば光フアイバデータリンク送信ＩＣの低電源電圧動
作部等に用いるもので、差動増幅回路１１と、該差動増
幅回路１１の一側に基準電圧Ｖ２を印加する基準電圧回
路１２と、前記差動増幅回路１１の他側にバイアス電圧
Ｖ１を印加する入力バイアス回路１３と、前記基準電圧
回路１２に定電流Ｉ２１を安定供給する定電流回路１４
と、前記差動増幅回路１１に流れる電流Ｉ０１を安定化
するカレントミラー回路１５とを備えたもので、前記差
動増幅回路１１と、入力バイアス回路１３と、定電流回
路１４および基準電圧回路１２とは、互いに並列に接続
され、単一ＩＣチツプにモノリシツクに集積されてい
る。
例えば光フアイバデータリンク送信ＩＣの低電源電圧動
作部等に用いるもので、差動増幅回路１１と、該差動増
幅回路１１の一側に基準電圧Ｖ２を印加する基準電圧回
路１２と、前記差動増幅回路１１の他側にバイアス電圧
Ｖ１を印加する入力バイアス回路１３と、前記基準電圧
回路１２に定電流Ｉ２１を安定供給する定電流回路１４
と、前記差動増幅回路１１に流れる電流Ｉ０１を安定化
するカレントミラー回路１５とを備えたもので、前記差
動増幅回路１１と、入力バイアス回路１３と、定電流回
路１４および基準電圧回路１２とは、互いに並列に接続
され、単一ＩＣチツプにモノリシツクに集積されてい
る。
【００１８】前記差動増幅回路１１は、互いに差動をな
すＮＰＮ形の第一トランジスタＱ１および第二トランジ
スタＱ２と、該各トランジスタＱ１，Ｑ２のコレクタ端
子（電源側）に夫々接続された抵抗Ｒ３，Ｒ４とを有す
る一般的なものである。ここで、前記両トランジスタＱ
１，Ｑ２は同特性のものが用いられる。
すＮＰＮ形の第一トランジスタＱ１および第二トランジ
スタＱ２と、該各トランジスタＱ１，Ｑ２のコレクタ端
子（電源側）に夫々接続された抵抗Ｒ３，Ｒ４とを有す
る一般的なものである。ここで、前記両トランジスタＱ
１，Ｑ２は同特性のものが用いられる。
【００１９】前記基準電圧回路１２は、電圧確保用抵抗
Ｒ２、ダイオードＤ６およびトランジスタＱ７が接地端
子ＧＮＤに直列接続されたもので、これらは、前記差動
増幅回路１１の第二トランジスタＱ２のベース端子に接
続され、該第二トランジスタＱ２のベース端子に印加さ
れる基準電圧Ｖ２を高水準に確保する。
Ｒ２、ダイオードＤ６およびトランジスタＱ７が接地端
子ＧＮＤに直列接続されたもので、これらは、前記差動
増幅回路１１の第二トランジスタＱ２のベース端子に接
続され、該第二トランジスタＱ２のベース端子に印加さ
れる基準電圧Ｖ２を高水準に確保する。
【００２０】前記入力バイアス回路１３は、抵抗Ｒ１お
よびダイオードＤ２，Ｄ３，Ｄ４が前記差動増幅回路１
１に並列接続され、抵抗Ｒ１とダイオードＤ２の接続点
が前記第一トランジスタＱ１のベース端子およびダイオ
ードＤ１のアノードに接続されてなる図３の従来例と同
一のもので、前記ダイオードＤ１のカソード入力Ｖｉｎ
にて、差動増幅回路１１のバイアス電圧Ｖ１を制御す
る。
よびダイオードＤ２，Ｄ３，Ｄ４が前記差動増幅回路１
１に並列接続され、抵抗Ｒ１とダイオードＤ２の接続点
が前記第一トランジスタＱ１のベース端子およびダイオ
ードＤ１のアノードに接続されてなる図３の従来例と同
一のもので、前記ダイオードＤ１のカソード入力Ｖｉｎ
にて、差動増幅回路１１のバイアス電圧Ｖ１を制御す
る。
【００２１】前記定電流回路１４は、互いにベース接続
された一対のＰＮＰトランジスタＱ５，Ｑ６がカレント
ミラー接続され、トランジスタＱ７は、トランジスタＱ
４ のベース・エミツタ間ＰＮ接合を用いたダイオードに
相当するものであり、トランジスタＱ７とトランジスタ
Ｑ ４ とのエミツタ面積比による電位差と電流調整用抵抗
Ｒ５により電流Ｉ２１を発生させる。なお、図中Ｄ５は
逆流防止ダイオードである。
された一対のＰＮＰトランジスタＱ５，Ｑ６がカレント
ミラー接続され、トランジスタＱ７は、トランジスタＱ
４ のベース・エミツタ間ＰＮ接合を用いたダイオードに
相当するものであり、トランジスタＱ７とトランジスタ
Ｑ ４ とのエミツタ面積比による電位差と電流調整用抵抗
Ｒ５により電流Ｉ２１を発生させる。なお、図中Ｄ５は
逆流防止ダイオードである。
【００２２】そして、前記電流調整用抵抗Ｒ５は、前記
電圧確保用抵抗Ｒ２にモノリシツクに並列接続され、か
つ単一チツプ内で、形状、方向および特性が同一とされ
たものが使用されてる。
電圧確保用抵抗Ｒ２にモノリシツクに並列接続され、か
つ単一チツプ内で、形状、方向および特性が同一とされ
たものが使用されてる。
【００２３】前記カレントミラー回路１５は、前記差動
増幅回路１１の両トランジスタＱ１，Ｑ２のエミツタ端
子に共通接続されたトランジスタＱ３と、前記定電流回
路１４のトランジスタＱ６と電流調整用抵抗Ｒ５との中
間接続点に接続されたトランジスタＱ４とからなり、両
トランジスタＱ３，Ｑ４のベース端子は、常に両コレク
タ電流Ｉ０１，Ｉ２２を通電するよう前記基準電圧回路
１２のダイオードＤ６とトランジスタＱ７の中間接続点
および抵抗Ｒ６を通して電源Ｖｃｃに接続されている。
なお、図中Ｒ６は回路起動用抵抗である。
増幅回路１１の両トランジスタＱ１，Ｑ２のエミツタ端
子に共通接続されたトランジスタＱ３と、前記定電流回
路１４のトランジスタＱ６と電流調整用抵抗Ｒ５との中
間接続点に接続されたトランジスタＱ４とからなり、両
トランジスタＱ３，Ｑ４のベース端子は、常に両コレク
タ電流Ｉ０１，Ｉ２２を通電するよう前記基準電圧回路
１２のダイオードＤ６とトランジスタＱ７の中間接続点
および抵抗Ｒ６を通して電源Ｖｃｃに接続されている。
なお、図中Ｒ６は回路起動用抵抗である。
【００２４】上記構成において、差動増幅回路１１、入
力バイアス回路１３および定電流回路１４に電源Ｖｃｃ
を供給する。
力バイアス回路１３および定電流回路１４に電源Ｖｃｃ
を供給する。
【００２５】この際、入力バイアス回路１３のダイオー
ドＤ１に小さな制御入力Ｖｉｎ（＜０．８Ｖ）を印加す
ると、定電流回路１４からの定電流Ｉ２１が基準電圧回
路１２に流れ、その基準電圧Ｖ２よりトランジスタＱ１
のバイアス電圧Ｖ１が低くなり、出力電圧Ｖ０１がハイ
レベルになり、Ｖ０２はロウレベルになる。
ドＤ１に小さな制御入力Ｖｉｎ（＜０．８Ｖ）を印加す
ると、定電流回路１４からの定電流Ｉ２１が基準電圧回
路１２に流れ、その基準電圧Ｖ２よりトランジスタＱ１
のバイアス電圧Ｖ１が低くなり、出力電圧Ｖ０１がハイ
レベルになり、Ｖ０２はロウレベルになる。
【００２６】また、Ｄ１に大きな制御入力Ｖｉｎ（＞
２．０Ｖ）を印加すると、バイアス電圧Ｖ１が基準電圧
Ｖ２より高くなり、出力電圧Ｖ０２がハイレベルにな
り、Ｖ０１はロウレベルになる。
２．０Ｖ）を印加すると、バイアス電圧Ｖ１が基準電圧
Ｖ２より高くなり、出力電圧Ｖ０２がハイレベルにな
り、Ｖ０１はロウレベルになる。
【００２７】この際、Ｒ２，Ｄ６，Ｑ７に定電流Ｉ２１
を流しているので、基準電圧Ｖ２を安定的にかつ高水準
に確保できる。
を流しているので、基準電圧Ｖ２を安定的にかつ高水準
に確保できる。
【００２８】ここで、定電流回路１４による定電流Ｉ
２１について詳述する。
２１について詳述する。
【００２９】まず、ダイオードＤ６およびトランジスタ
Ｑ７の順方向電圧を、どちらもＶＦとすると、基準電圧
Ｖ２は（１）式のようになる。
Ｑ７の順方向電圧を、どちらもＶＦとすると、基準電圧
Ｖ２は（１）式のようになる。
【００３０】 Ｖ２≒（２×ＶＦ）＋（Ｒ２×Ｉ２１） …（１） また、Ｑ７はトランジスタＱ ４ のベース・エミツタ間Ｐ
Ｎ接合を用いたトランジスタであり、トランジスタＱ７
とトランジスタＱ ４ とのエミツタ面積比を１：Ｎとする
と、Ｑ７の順方向電圧がＶＦ（＝ＶＢＥＱ７）であるこ
とから、定電流Ｉ２１との間で（２）式の関係が成立す
る。
Ｎ接合を用いたトランジスタであり、トランジスタＱ７
とトランジスタＱ ４ とのエミツタ面積比を１：Ｎとする
と、Ｑ７の順方向電圧がＶＦ（＝ＶＢＥＱ７）であるこ
とから、定電流Ｉ２１との間で（２）式の関係が成立す
る。
【００３１】 Ｉ２１≒（ＶＢＥＱ７−ＶＢＥＱ４）／Ｒ５ ＝（ＶＴ・ｌｎＮ）／Ｒ５ ＝｛（ｋｔ／ｑ）・ｌｎＮ｝／Ｒ５ …（２） ここで、ＶＢＥＱ４はカレントミラー回路１５のトラン
ジスタＱ４のベース−エミツタ間の順方向電圧、ＶＴは
熱電圧、ｋはボルツマン定数、ｔは絶対温度（°Ｋ）、
ｑは電子の電荷量を示している。
ジスタＱ４のベース−エミツタ間の順方向電圧、ＶＴは
熱電圧、ｋはボルツマン定数、ｔは絶対温度（°Ｋ）、
ｑは電子の電荷量を示している。
【００３２】（１）（２）式より、Ｖ２は（３）式で表
される。
される。
【００３３】 Ｖ２≒（２×ＶＦ）＋（Ｒ２／Ｒ５）（ｋｔ／ｑ）・ｌｎＮ …（３） （３）式から、互いに並列接続された両抵抗Ｒ５，Ｒ２
の形状、方向および特性をモノリシツクに同一とすれ
ば、単一チツプの製造時に両抵抗Ｒ５，Ｒ２に特性バラ
ツキが生じても、そのバラツキが両抵抗Ｒ５，Ｒ２に同
様に現れる限り相殺され、基準電圧Ｖ２はその影響を受
けず、安定した差動動作が得られる。
の形状、方向および特性をモノリシツクに同一とすれ
ば、単一チツプの製造時に両抵抗Ｒ５，Ｒ２に特性バラ
ツキが生じても、そのバラツキが両抵抗Ｒ５，Ｒ２に同
様に現れる限り相殺され、基準電圧Ｖ２はその影響を受
けず、安定した差動動作が得られる。
【００３４】また、カレントミラー回路１５により、差
動増幅回路１１に流れる総電流Ｉ０１は、トランジスタ
Ｑ３とトランジスタＱ７のエミツタ面積比がＭ：１であ
れば常にＩ０１≒Ｍ×Ｉ２１となる。
動増幅回路１１に流れる総電流Ｉ０１は、トランジスタ
Ｑ３とトランジスタＱ７のエミツタ面積比がＭ：１であ
れば常にＩ０１≒Ｍ×Ｉ２１となる。
【００３５】ここで、例えば上記エミツタ面積が等しい
（１：Ｍ＝１：１）とした場合、（４）式が成立する。
（１：Ｍ＝１：１）とした場合、（４）式が成立する。
【００３６】Ｉ０１＝Ｉ２２＝Ｉ２１ …（４） そして、Ｖｉｎをハイレベルとしたとき、 Ｖ０１＝Ｖｃｃ−Ｒ３×Ｉ０１ ＝Ｖｃｃ−Ｒ３×Ｉ２１ ＝Ｖｃｃ−（Ｒ３／Ｒ５）（ｋｔ／ｑ）・ｌｎ１ …（５） となり、Ｒ３とＲ５と同種で形状・方向が同じ抵抗にす
れば差動増幅器の出力の安定化も図れる。勿論、上述の
トランジスタＱ3，Ｑ7のエミツタ面積が異なる場合で
も、同様にＲ５，Ｒ２のバラツキを相殺でき、差動動作
を安定できる。
れば差動増幅器の出力の安定化も図れる。勿論、上述の
トランジスタＱ3，Ｑ7のエミツタ面積が異なる場合で
も、同様にＲ５，Ｒ２のバラツキを相殺でき、差動動作
を安定できる。
【００３７】具体的には、Ｖｃｃ＝５Ｖの場合、Ｖｉｎ
をハイレベルとし、ＶＦ≒０．７Ｖ、Ｒ１＝１０ｋΩ、
Ｒ２＝１．５ｋΩ、Ｒ５＝３００Ω、Ｎ＝１０とする
と、入力バイアス回路１３に流れる電流Ｉ１１は、
（６）式の通りである。
をハイレベルとし、ＶＦ≒０．７Ｖ、Ｒ１＝１０ｋΩ、
Ｒ２＝１．５ｋΩ、Ｒ５＝３００Ω、Ｎ＝１０とする
と、入力バイアス回路１３に流れる電流Ｉ１１は、
（６）式の通りである。
【００３８】 Ｖ１＝３×ＶＦ≒２．１Ｖ Ｖ２＝２×ＶＦ＋Ｒ２×Ｉ２１≒１．４＋０．３＝１．７Ｖ ∴ Ｉ１１＝（Ｖｃｃ−Ｖ１）／Ｒ１ ＝（５−２．１）／１０＝２９０μＡ …（６） また、Ｖｃｃ＝３Ｖの場合は、同様に Ｉ１１＝（３−２．１）／１０＝９０μＡ …（７） となり、Ｖｃｃとして低電源電圧を用いる場合でも、十
分にＱ１を駆動でき、安定な差動増幅が可能になる。
分にＱ１を駆動でき、安定な差動増幅が可能になる。
【００３９】また、Ｖｉｎのオンオフ分岐点は、トラン
ジスタＱ１，Ｑ２にＩ０１／２の電流が流れている状態
ではＶ１≒Ｖ２であり、 Ｖｉｎ＝Ｖ１−ＶＦ≒Ｖ２−ＶＦ＝１．７−０．７＝１．０Ｖ となるが、これはＴＴＬレベル、すなわち０．８〜２．
０Ｖの範囲内であるため、汎用性のある差動増幅装置を
提供できる。
ジスタＱ１，Ｑ２にＩ０１／２の電流が流れている状態
ではＶ１≒Ｖ２であり、 Ｖｉｎ＝Ｖ１−ＶＦ≒Ｖ２−ＶＦ＝１．７−０．７＝１．０Ｖ となるが、これはＴＴＬレベル、すなわち０．８〜２．
０Ｖの範囲内であるため、汎用性のある差動増幅装置を
提供できる。
【００４０】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で上記実施例に多くの修
正および変更を加え得ることは勿論である。
ものではなく、本発明の範囲内で上記実施例に多くの修
正および変更を加え得ることは勿論である。
【００４１】例えば、上記実施例では、差動増幅回路１
１の総電流Ｉ０１を定電流回路１４の電流Ｉ２２に等価
としていたが、入力バイアス回路１３のＩ１１や基準電
圧回路１２のＩ２１に等価としてもよい。
１の総電流Ｉ０１を定電流回路１４の電流Ｉ２２に等価
としていたが、入力バイアス回路１３のＩ１１や基準電
圧回路１２のＩ２１に等価としてもよい。
【００４２】また、入力バイアス回路１３の抵抗Ｒ１の
代わりに、定電流回路１４のＱ５，Ｑ６に対してカレン
トミラー構成とされたトランジスタを設ければ、低電源
電圧Ｖｃｃでの安定な差動増幅動作をより確実にするこ
とは言うまでもない。
代わりに、定電流回路１４のＱ５，Ｑ６に対してカレン
トミラー構成とされたトランジスタを設ければ、低電源
電圧Ｖｃｃでの安定な差動増幅動作をより確実にするこ
とは言うまでもない。
【００４３】
【発明の効果】以上の説明から明らかな通り、本発明に
よると、基準電圧回路に定電流回路を接続し、定電流回
路から基準電圧回路に対して定電流を供給しているた
め、差動増幅回路の基準電圧を安定的にかつ入力電圧の
オンオフ分岐点がＴＴＬレベルの範囲内になるような高
水準に確保できる。したがつて、３Ｖ程度の低電圧の電
源を用いた場合でも、ＴＴＬレベルに適した入力バイア
ス設計を行ない得、差動増幅装置の用途範囲を拡大で
き、大量生産に適した差動増幅装置を提供できる。
よると、基準電圧回路に定電流回路を接続し、定電流回
路から基準電圧回路に対して定電流を供給しているた
め、差動増幅回路の基準電圧を安定的にかつ入力電圧の
オンオフ分岐点がＴＴＬレベルの範囲内になるような高
水準に確保できる。したがつて、３Ｖ程度の低電圧の電
源を用いた場合でも、ＴＴＬレベルに適した入力バイア
ス設計を行ない得、差動増幅装置の用途範囲を拡大で
き、大量生産に適した差動増幅装置を提供できる。
【００４４】また、定電流回路の電流調整用抵抗と基準
電圧回路の電圧確保用抵抗との形状、方向および特性を
同一とするだけで、両抵抗に特性バラツキが生じても、
各抵抗を流れる電流への影響を相殺でき、簡単な回路構
成で基準電圧を安定化して正確な差動動作を得ることが
できる。さらに、電流調整用抵抗と差動増幅回路の抵抗
との形状および方向を同一にすれば、差動増幅回路の出
力の安定化を図れる。
電圧回路の電圧確保用抵抗との形状、方向および特性を
同一とするだけで、両抵抗に特性バラツキが生じても、
各抵抗を流れる電流への影響を相殺でき、簡単な回路構
成で基準電圧を安定化して正確な差動動作を得ることが
できる。さらに、電流調整用抵抗と差動増幅回路の抵抗
との形状および方向を同一にすれば、差動増幅回路の出
力の安定化を図れる。
【００４５】そして、カレントミラー回路により、差動
増幅回路に流れる電流を安定化でき、より正確な差動動
作が得られるといつた優れた効果がある。
増幅回路に流れる電流を安定化でき、より正確な差動動
作が得られるといつた優れた効果がある。
【図１】本発明の一実施例における差動増幅回路を示す
回路図
回路図
【図２】従来の一例の差動増幅回路を示す回路図
【図３】従来の他の例の差動増幅回路を示す回路図
１１ 差動増幅回路 １２ 基準電圧回路 １３ 入力バイアス回路 １４ 定電流回路 １５ カレントミラー回路 Ｒ２ 電圧確保用抵抗 Ｒ５ 電流調整用抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45
Claims (4)
- 【請求項１】 互いに差動をなす一対のトランジスタを
有する差動増幅回路と、該差動増幅回路の一側のトラン
ジスタのベース端子に接続されこれに基準電圧を印加す
る基準電圧回路と、前記差動増幅回路の他側のトランジ
スタのベース端子に接続されこれにバイアス電圧を印加
する入力バイアス回路とを備えた差動増幅装置におい
て、基準電圧を安定化させるための定電流を前記基準電
圧回路に供給するとともに該定電流を前記差動増幅回路
に供給する定電流回路と、前記差動増幅回路に流れる電
流を安定化するためのカレントミラー回路とが設けら
れ、該カレントミラー回路は、３つのトランジスタから
なり、いずれか１つのトランジスタが前記差動増幅回路
の各トランジスタのエミツタ端子に接続され、他のトラ
ンジスタが前記定電流回路に接続され、前記３つのトラ
ンジスタのベース端子が前記基準電圧回路に接続された
ことを特徴とする差動増幅装置。 - 【請求項２】 定電流回路内に、定電流を調整するため
の電流調整用抵抗が設けられ、該抵抗は、カレントミラ
ー回路の３つのトランジスタのうち前記定電流回路に接
続されたトランジスタの前記定電流回路との接続点を該
トランジスタのコレクタ端子、エミツタ端子を介して接
地端子に接続することを特徴とする請求項１記載の差動
増幅装置。 - 【請求項３】 差動増幅回路、基準電圧回路、入力バイ
アス回路および定電流回路は、単一チツプにモノリシツ
クに集積され、前記基準電圧回路内に、基準電圧を入力
電圧のオンオフ分岐点がＴＴＬレベルの範囲内になるよ
うな水準に確保するための電圧確保用抵抗が設けられ、
該電圧確保用抵抗は、前記差動増幅回路の一側のトラン
ジスタのベース端子が前記基準電圧回路に接続された接
続点とカレントミラー回路の３つのトランジスタのベー
ス端子の共通接続点との間に接続され、前記電流調整用
抵抗および電圧確保用抵抗は、形状、方向および特性が
同一とされたことを特徴とする請求項２記載の差動増幅
装置。 - 【請求項４】 差動増幅回路の他側のトランジスタのコ
レクタ端子と電源との間に抵抗が設けられ、該抵抗は、
電流調整用抵抗と形状および方向が同一とされたことを
特徴とする請求項１ないし３のいずれかに記載の差動増
幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04042900A JP3076129B2 (ja) | 1992-02-28 | 1992-02-28 | 差動増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04042900A JP3076129B2 (ja) | 1992-02-28 | 1992-02-28 | 差動増幅装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243869A JPH05243869A (ja) | 1993-09-21 |
| JP3076129B2 true JP3076129B2 (ja) | 2000-08-14 |
Family
ID=12648908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04042900A Expired - Fee Related JP3076129B2 (ja) | 1992-02-28 | 1992-02-28 | 差動増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3076129B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4836962A (en) * | 1985-06-17 | 1989-06-06 | Katashi Aoki | Material injecting method and material measuring apparatus in injection molding machine |
-
1992
- 1992-02-28 JP JP04042900A patent/JP3076129B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05243869A (ja) | 1993-09-21 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |