JPH0481912A - 半導体装置の電圧降下回路 - Google Patents
半導体装置の電圧降下回路Info
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- JPH0481912A JPH0481912A JP2196750A JP19675090A JPH0481912A JP H0481912 A JPH0481912 A JP H0481912A JP 2196750 A JP2196750 A JP 2196750A JP 19675090 A JP19675090 A JP 19675090A JP H0481912 A JPH0481912 A JP H0481912A
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- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 239000000969 carrier Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
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- 239000000758 substrate Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
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- 230000005684 electric field Effects 0.000 description 2
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/463—Sources providing an output which depends on temperature
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
- G05F3/225—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the temperature
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は半導体装置の電圧降下回路に関する。
【従来の技術Ｊ
従来の半導体装置の電圧降下回路としては、例えば、第
４図に示すようなものがある。この電圧降下回路は、電
源（電位Ｖ ｃｃ）とグランドとの間に抵抗ＲｒＩ＋ｎ
チャネル型トランジスタＮＴ０．ＮＴ１、およびＮＴ、
、を順に接続して、抵抗Ｒ０とトランジスタＮＴ、との
接続点から各トランジスタＮＴ ＋ ｌ、 Ｎ Ｔ Ｉ
ｔ 、 Ｎ Ｔ ＋ ｓ （’）しきい値ｖｔｈの和を
基準電圧Ｖ ｒｅｆとして取り出している。なお、各ト
ランジスタＮＴ、、、ＮＴ、、、ＮＴ、、のゲートは、
各トランジスタの電源側の端子に接続されている。一方
、電源（電位Ｖ ｃｃ）と負荷Ｚとの間にｐチャネル型
トランジスタＦＴ、、を接続している。そして、上記基
準電圧Ｖ ｒｅｆを差動増幅器ｏＰ、の反転（−）入力
とする一方、負荷Ｚ側の端子Ｔｌｌに生じる降下電圧Ｖ
ｉｎｔを非反転（＋）入力として、差動増幅器ＯＰ＋＋
によって電位差（Ｖｉｎｔ−Ｖｒｅｆ）が略ゼロとなる
ようにｐチャネル型トランジスタＰＴ、、のコンダクタ
ンスを制御している。これにより、電源電圧Ｖｃｃや負
荷Ｚにほとんど依存せず、上記基準電圧Ｖｒｄすなわち
各トランジスタＮＴ、、、ＮＴ、ＬＮ Ｔ Ｉｓのしき
い値ｖｔｈの和に略等しい大きさの降下電圧Ｖｉｎｔを
発生している。 【発明が解決しようとする課題】 ところで、上記各トランジスタＮＴ、Ｉ、ＮＴ、ｍ。 ＮＴ、、のしきい値ｖｔｈは製造上のばらつきにより大
きく変化する。このため、上記電圧降下回路は降下電圧
Ｖｉｎｔが製造上のばらつきにより大きく変化するとい
う問題がある。 また、第３図に示すように、上記しきい値ｖｔｈは低温
になるにつれて大きくなり、したがって、降下電圧Ｖ
ｉｎｔも低温になると大きくなる。このため、ゲート長
ｌμ！以下の微細ＭＯＳトランジスタが負荷Ｚ詠なる場
合に、微細ＭｏＳトランジスタの信頼性に悪影響を及ぼ
すという問題がある。すなわち、微細ＭｏＳトランジス
タは、ゲート長が短いため電界が強くホットキャリア（
信頼性を損なう原因となる）が発生し昌い状態となって
いる。このホットキャリアは、電界が強いほど、また、
低温はど発生し易いものである。上記電圧降下回路は低
温になるにつれて降下電圧Ｖｉｎｔが大きくなるため、
このホットキャリアの発生を加速する結果となり、微細
ＭＯＳ）ランジスタの信頼性に悪影響を及ぼすのである
。 そこで、この発明の目的は、降下電圧が製造ばらつきに
よる影響を受けにくく、しかも、負荷となるｌｉｌｌＭ
Ｏｓ）ランジスタの信頼性を損なうようなことがない半
導体装置の電圧降下回路を提供することにある。
４図に示すようなものがある。この電圧降下回路は、電
源（電位Ｖ ｃｃ）とグランドとの間に抵抗ＲｒＩ＋ｎ
チャネル型トランジスタＮＴ０．ＮＴ１、およびＮＴ、
、を順に接続して、抵抗Ｒ０とトランジスタＮＴ、との
接続点から各トランジスタＮＴ ＋ ｌ、 Ｎ Ｔ Ｉ
ｔ 、 Ｎ Ｔ ＋ ｓ （’）しきい値ｖｔｈの和を
基準電圧Ｖ ｒｅｆとして取り出している。なお、各ト
ランジスタＮＴ、、、ＮＴ、、、ＮＴ、、のゲートは、
各トランジスタの電源側の端子に接続されている。一方
、電源（電位Ｖ ｃｃ）と負荷Ｚとの間にｐチャネル型
トランジスタＦＴ、、を接続している。そして、上記基
準電圧Ｖ ｒｅｆを差動増幅器ｏＰ、の反転（−）入力
とする一方、負荷Ｚ側の端子Ｔｌｌに生じる降下電圧Ｖ
ｉｎｔを非反転（＋）入力として、差動増幅器ＯＰ＋＋
によって電位差（Ｖｉｎｔ−Ｖｒｅｆ）が略ゼロとなる
ようにｐチャネル型トランジスタＰＴ、、のコンダクタ
ンスを制御している。これにより、電源電圧Ｖｃｃや負
荷Ｚにほとんど依存せず、上記基準電圧Ｖｒｄすなわち
各トランジスタＮＴ、、、ＮＴ、ＬＮ Ｔ Ｉｓのしき
い値ｖｔｈの和に略等しい大きさの降下電圧Ｖｉｎｔを
発生している。 【発明が解決しようとする課題】 ところで、上記各トランジスタＮＴ、Ｉ、ＮＴ、ｍ。 ＮＴ、、のしきい値ｖｔｈは製造上のばらつきにより大
きく変化する。このため、上記電圧降下回路は降下電圧
Ｖｉｎｔが製造上のばらつきにより大きく変化するとい
う問題がある。 また、第３図に示すように、上記しきい値ｖｔｈは低温
になるにつれて大きくなり、したがって、降下電圧Ｖ
ｉｎｔも低温になると大きくなる。このため、ゲート長
ｌμ！以下の微細ＭＯＳトランジスタが負荷Ｚ詠なる場
合に、微細ＭｏＳトランジスタの信頼性に悪影響を及ぼ
すという問題がある。すなわち、微細ＭｏＳトランジス
タは、ゲート長が短いため電界が強くホットキャリア（
信頼性を損なう原因となる）が発生し昌い状態となって
いる。このホットキャリアは、電界が強いほど、また、
低温はど発生し易いものである。上記電圧降下回路は低
温になるにつれて降下電圧Ｖｉｎｔが大きくなるため、
このホットキャリアの発生を加速する結果となり、微細
ＭＯＳ）ランジスタの信頼性に悪影響を及ぼすのである
。 そこで、この発明の目的は、降下電圧が製造ばらつきに
よる影響を受けにくく、しかも、負荷となるｌｉｌｌＭ
Ｏｓ）ランジスタの信頼性を損なうようなことがない半
導体装置の電圧降下回路を提供することにある。
上記目的を達成するために、この発明の半導体装置の電
圧降下回路は、ウェル領域の表面に、上記ウェル領域と
それぞれＰＮ接合を形成し、互いに面積が異なる第１の
領域および第２の領域を設け、上記ウェル領域と第１．
第２の領域とを電源。 グランド間に接続し、上記各ＰＮ接合に通電して上記第
１．第２の領域間に電位差を生じさせて、この電位差に
基づいて降下電圧を発生させることを特徴としている。
圧降下回路は、ウェル領域の表面に、上記ウェル領域と
それぞれＰＮ接合を形成し、互いに面積が異なる第１の
領域および第２の領域を設け、上記ウェル領域と第１．
第２の領域とを電源。 グランド間に接続し、上記各ＰＮ接合に通電して上記第
１．第２の領域間に電位差を生じさせて、この電位差に
基づいて降下電圧を発生させることを特徴としている。
各ＰＮ接合に通電した場合、ＰＮ接合の電流−電圧特性
から、第１．第２の領域間に生じる電位差は、第１．第
２の領域間の面積比に比例し、また、温度に比例する。 したがって、この電位差を基準として発生させた降下電
圧は、一定温度のもとでは第１．第２の領域の面積比す
なわちパターンによって定まり、従来に比して製造ばら
つきの影響を受けにくくなる。また、上記電位差は温度
に比例するので、この電位差に基づいて温度に比例する
降下電圧が得られる。したがって、ホットキャリアの発
生を加速するようなことがなく、負荷となる微細ＭＯ５
）ランジスタの信頼性を損なうことがない。 なお、上記電位差を基準として上記降下電圧を発生する
ためには、上記電位差を例えば差動増幅器で差動増幅す
れば良い。上記電位差は通常レベルのＪｉ！１１に１１
１洸ではせいぜい０．１Ｖ程度にすぎないが、差動増幅
することによって実用レベルの降下電圧が得られる。し
かも、接地電位を基準とする降下電圧が得られる。
から、第１．第２の領域間に生じる電位差は、第１．第
２の領域間の面積比に比例し、また、温度に比例する。 したがって、この電位差を基準として発生させた降下電
圧は、一定温度のもとでは第１．第２の領域の面積比す
なわちパターンによって定まり、従来に比して製造ばら
つきの影響を受けにくくなる。また、上記電位差は温度
に比例するので、この電位差に基づいて温度に比例する
降下電圧が得られる。したがって、ホットキャリアの発
生を加速するようなことがなく、負荷となる微細ＭＯ５
）ランジスタの信頼性を損なうことがない。 なお、上記電位差を基準として上記降下電圧を発生する
ためには、上記電位差を例えば差動増幅器で差動増幅す
れば良い。上記電位差は通常レベルのＪｉ！１１に１１
１洸ではせいぜい０．１Ｖ程度にすぎないが、差動増幅
することによって実用レベルの降下電圧が得られる。し
かも、接地電位を基準とする降下電圧が得られる。
以下、この発明の半導体装置の電圧降下回路を図示の実
施例により詳細に説明する。 第１図に示すように、この電圧降下回路は、電源（電位
Ｖ−ｃｃ）とグランドとの間に直列に接続されたプルア
ップ抵抗Ｒ３およびダイオードＤ１と、同じく電源（Ｎ
位Ｖ ｃｃ）とグランドとの間に直列に接続されたプル
アップ抵抗Ｒ４およびダイオードＤ。 を備えている。また、差動増幅器ＯＦ、と、差動増幅器
ＯＰ ｔと、電源（電位Ｖ ｃｃ）と負荷Ｚとの間に接
続されたｐチャネル型トランジスタＦＴ、を備えている
。上記プルアップ抵抗Ｒａ 、 Ｒ−は、ダイオードＤ
１．ダイオードＤ、に略等しい電流が流れるように略等
しい大きさとなっている。ダイオードＤ １． Ｄ ｔ
は、それぞれｎ−型ウェル領域Ｗ、、Ｗ、の表面に第１
のｐ型領域Ｐ１．第２のｐ要領域Ｐ、を設けて構成され
ている。ｐ型領域Ｐ＋、Ｐ型領域Ｐ、はそれぞれプルア
ップ抵抗Ｒ３，Ｒ４に接続されており、ｐ要領域Ｐはり
もｐ要領域Ｐ、の方が面積大となっている。したがって
、プルアップ抵抗Ｒ３とダイオードＤ３との接続点Ｔ、
の電位Ｖｒｅｆ＋よりもプルアップ抵抗Ｒ４とダイオー
ドＤ４との接続点Ｔ。 の電位Ｖｒｅｆ＊の方がわずかに（０、Ｉ Ｖ程度）低
くなっている。なお、ウェル領域Ｗ、、Ｗ、はそれぞれ
グランドに接続されており、いずれもｐ−型の基板ＳＵ
Ｂ上に形成されている。基板ＳＵＢもグランド電位とな
っている。上記プルアップ抵抗Ｒ３とダイオードＤ１と
の接続点Ｔ、はそのまま差動増幅器ＯＰ、の非反転（＋
）側の入力端子に接続される一方、プルアップ抵抗Ｒ４
とダイオードＤ、との接続点Ｔ、は入力抵抗Ｒ１を介し
て差動増幅器ＯＰ。 の反転（−）側の入力端子に接続されている。また、差
動増幅器ＯＰ、の出力端子Ｔ、は帰還抵抗Ｒ，を介して
上記反転（−）側の入力端子につながっている。これに
より、差動増幅器ＯＰ１は、入力抵抗Ｒ１，帰還抵抗Ｒ
７の比で定められる利得でもって接続点Ｔ ｒ 、 Ｔ
を間の電位差（ＶｒｅＬ −Ｖｒｅｆｔ）を増幅して
、接地電位を基準とする基準電圧Ｖ ｒｅｆを発生させ
る。なお、基準電圧Ｖ ｒｅｆの大きさは発生すべき降
下電圧Ｖｉｎｔと同じ値に設定されている。差動増幅器
ＯＰ！は、ｐチャネル型トランジスタＦＴ、のコンダク
タンスを制御して、負荷Ｚ側の端子Ｔ４に上記基準電圧
Ｖｒｅｒに略等しい降下電圧Ｖｉｎｔを発生させる。す
なわち、基準電圧Ｖｅｅｒを反転（−）入力として受け
る一方、降下電圧Ｖｉｎｔを非反転（＋）入力として受
けて、電位差（Ｖｉｒ＋ｔ−Ｖｒｅｆ）が略ゼロとなる
ように制御を行う。したがって、負荷Ｚの変動にかかわ
らず、常に基準電圧Ｖ ｒｅｆに等しい降下電圧Ｖ ｉ
ｎｔが得られる。 このように、この電圧降下回路は、ダイオードＤ 、、
Ｄ 、にそれぞれ通電して電位差（ＶｒｅＬ−Ｖｒｅｆ
、）を発生させて、この電位差に比例する基準電圧Ｖ
ｒｅｒを発生させ、さらにこの基準電圧Ｖ ｒｅｒと略
等しい大きさの降下電圧Ｖｉｎｔを発生させている。こ
こで、上記電位差（Ｖ ｒｔｌ ＋ −Ｖ ｒｅｆｔ）
は、ダイオードの電流−電圧特性からｐ型領域Ｐ＋、ｐ
型領域Ｐ、の面積比に比例し、また、第２図に示すよう
に温度に比例する。したがって、上記降下電圧Ｖｉｎｔ
は、一定温度のもとではｐ型領域Ｐ＋、Ｉ）型領域Ｐ、
の面積比すなわちパターンによって定まり、従来に比し
て製造ばらつきの影響を受けにくくなる。また、上記電
位差（Ｖ ｒｅｆ 、 −Ｖ ｒｅｆｔ）は温度に比例
するので、温度に比例する降下電圧Ｖｉｎｔを得ること
ができる。したがって、負荷Ｚが微細ＭＯＳ）ランジス
タからなる場合であっても、ホットキャリアの発生を加
速するようなことがなく、その信頼性を損なうようなこ
とがない。
施例により詳細に説明する。 第１図に示すように、この電圧降下回路は、電源（電位
Ｖ−ｃｃ）とグランドとの間に直列に接続されたプルア
ップ抵抗Ｒ３およびダイオードＤ１と、同じく電源（Ｎ
位Ｖ ｃｃ）とグランドとの間に直列に接続されたプル
アップ抵抗Ｒ４およびダイオードＤ。 を備えている。また、差動増幅器ＯＦ、と、差動増幅器
ＯＰ ｔと、電源（電位Ｖ ｃｃ）と負荷Ｚとの間に接
続されたｐチャネル型トランジスタＦＴ、を備えている
。上記プルアップ抵抗Ｒａ 、 Ｒ−は、ダイオードＤ
１．ダイオードＤ、に略等しい電流が流れるように略等
しい大きさとなっている。ダイオードＤ １． Ｄ ｔ
は、それぞれｎ−型ウェル領域Ｗ、、Ｗ、の表面に第１
のｐ型領域Ｐ１．第２のｐ要領域Ｐ、を設けて構成され
ている。ｐ型領域Ｐ＋、Ｐ型領域Ｐ、はそれぞれプルア
ップ抵抗Ｒ３，Ｒ４に接続されており、ｐ要領域Ｐはり
もｐ要領域Ｐ、の方が面積大となっている。したがって
、プルアップ抵抗Ｒ３とダイオードＤ３との接続点Ｔ、
の電位Ｖｒｅｆ＋よりもプルアップ抵抗Ｒ４とダイオー
ドＤ４との接続点Ｔ。 の電位Ｖｒｅｆ＊の方がわずかに（０、Ｉ Ｖ程度）低
くなっている。なお、ウェル領域Ｗ、、Ｗ、はそれぞれ
グランドに接続されており、いずれもｐ−型の基板ＳＵ
Ｂ上に形成されている。基板ＳＵＢもグランド電位とな
っている。上記プルアップ抵抗Ｒ３とダイオードＤ１と
の接続点Ｔ、はそのまま差動増幅器ＯＰ、の非反転（＋
）側の入力端子に接続される一方、プルアップ抵抗Ｒ４
とダイオードＤ、との接続点Ｔ、は入力抵抗Ｒ１を介し
て差動増幅器ＯＰ。 の反転（−）側の入力端子に接続されている。また、差
動増幅器ＯＰ、の出力端子Ｔ、は帰還抵抗Ｒ，を介して
上記反転（−）側の入力端子につながっている。これに
より、差動増幅器ＯＰ１は、入力抵抗Ｒ１，帰還抵抗Ｒ
７の比で定められる利得でもって接続点Ｔ ｒ 、 Ｔ
を間の電位差（ＶｒｅＬ −Ｖｒｅｆｔ）を増幅して
、接地電位を基準とする基準電圧Ｖ ｒｅｆを発生させ
る。なお、基準電圧Ｖ ｒｅｆの大きさは発生すべき降
下電圧Ｖｉｎｔと同じ値に設定されている。差動増幅器
ＯＰ！は、ｐチャネル型トランジスタＦＴ、のコンダク
タンスを制御して、負荷Ｚ側の端子Ｔ４に上記基準電圧
Ｖｒｅｒに略等しい降下電圧Ｖｉｎｔを発生させる。す
なわち、基準電圧Ｖｅｅｒを反転（−）入力として受け
る一方、降下電圧Ｖｉｎｔを非反転（＋）入力として受
けて、電位差（Ｖｉｒ＋ｔ−Ｖｒｅｆ）が略ゼロとなる
ように制御を行う。したがって、負荷Ｚの変動にかかわ
らず、常に基準電圧Ｖ ｒｅｆに等しい降下電圧Ｖ ｉ
ｎｔが得られる。 このように、この電圧降下回路は、ダイオードＤ 、、
Ｄ 、にそれぞれ通電して電位差（ＶｒｅＬ−Ｖｒｅｆ
、）を発生させて、この電位差に比例する基準電圧Ｖ
ｒｅｒを発生させ、さらにこの基準電圧Ｖ ｒｅｒと略
等しい大きさの降下電圧Ｖｉｎｔを発生させている。こ
こで、上記電位差（Ｖ ｒｔｌ ＋ −Ｖ ｒｅｆｔ）
は、ダイオードの電流−電圧特性からｐ型領域Ｐ＋、ｐ
型領域Ｐ、の面積比に比例し、また、第２図に示すよう
に温度に比例する。したがって、上記降下電圧Ｖｉｎｔ
は、一定温度のもとではｐ型領域Ｐ＋、Ｉ）型領域Ｐ、
の面積比すなわちパターンによって定まり、従来に比し
て製造ばらつきの影響を受けにくくなる。また、上記電
位差（Ｖ ｒｅｆ 、 −Ｖ ｒｅｆｔ）は温度に比例
するので、温度に比例する降下電圧Ｖｉｎｔを得ること
ができる。したがって、負荷Ｚが微細ＭＯＳ）ランジス
タからなる場合であっても、ホットキャリアの発生を加
速するようなことがなく、その信頼性を損なうようなこ
とがない。
以上より明らかなように、この発明の半導体装置の電圧
降下回路は、ウェル領域の表面に、上記ウェル領域とそ
れぞれＰＮ接合を形成し、互いに面積が異なる第１の領
域および第２の領域を設け、上記ウェル領域と第１．第
２の領域とを電源、グランド間に接続し、上記各ＰＮ接
合に通電して上記第１．第２の領域間に電位差を生じさ
せて、この電位差に基づいて降下電圧を発生させている
ので、降下電圧が製造ばらつきによる影響を受けにくい
。 しかも、負荷となる微細ＭＯＳトランジスタの信頼性を
損なうようなことがない。
降下回路は、ウェル領域の表面に、上記ウェル領域とそ
れぞれＰＮ接合を形成し、互いに面積が異なる第１の領
域および第２の領域を設け、上記ウェル領域と第１．第
２の領域とを電源、グランド間に接続し、上記各ＰＮ接
合に通電して上記第１．第２の領域間に電位差を生じさ
せて、この電位差に基づいて降下電圧を発生させている
ので、降下電圧が製造ばらつきによる影響を受けにくい
。 しかも、負荷となる微細ＭＯＳトランジスタの信頼性を
損なうようなことがない。
第１図はこの発明の一実施例の半導体装置の電圧降下回
路の構成を示す図、第２！！ｌは上記電圧降下回路のダ
イオードに通電して生じた電位差の温度依存性を示す図
、第３図は従来の半導体装置の電圧降下回路のしきい値
の温度依存性を示す図、第４図は従来の半導体装置の電
圧降下回路の構成を示す図である。 Ｄ １． Ｄ ｘ・・・ダイオード、 ＯＰ 、、ＯＰ 、−・・差動増幅器、Ｐ Ｉ、 Ｐ
ｔ−ｐ型領域、ＰＴ、・・・ｐチャネル型トランジスタ
、Ｒ１・・・入力抵抗、 Ｒ１・・・帰還抵抗、Ｒ，、
Ｒ，・・・プルアップ抵抗、 ＳＵＢ・・・基板、Ｔ、
、Ｔ、・・・接続点、Ｔ、・・・出力端子、Ｔ４・・・
端子、Ｗ、、Ｗ、・・・ウェル領域、Ｚ・・・負荷。
路の構成を示す図、第２！！ｌは上記電圧降下回路のダ
イオードに通電して生じた電位差の温度依存性を示す図
、第３図は従来の半導体装置の電圧降下回路のしきい値
の温度依存性を示す図、第４図は従来の半導体装置の電
圧降下回路の構成を示す図である。 Ｄ １． Ｄ ｘ・・・ダイオード、 ＯＰ 、、ＯＰ 、−・・差動増幅器、Ｐ Ｉ、 Ｐ
ｔ−ｐ型領域、ＰＴ、・・・ｐチャネル型トランジスタ
、Ｒ１・・・入力抵抗、 Ｒ１・・・帰還抵抗、Ｒ，、
Ｒ，・・・プルアップ抵抗、 ＳＵＢ・・・基板、Ｔ、
、Ｔ、・・・接続点、Ｔ、・・・出力端子、Ｔ４・・・
端子、Ｗ、、Ｗ、・・・ウェル領域、Ｚ・・・負荷。
Claims (1)
- （１）ウェル領域の表面に、上記ウェル領域とそれぞれ
ＰＮ接合を形成し、互いに面積が異なる第１の領域およ
び第２の領域を設け、 上記ウェル領域と第１、第２の領域とを電源、グランド
間に接続し、 上記各ＰＮ接合に通電して上記第１、第２の領域間に電
位差を生じさせて、この電位差に基づいて降下電圧を発
生させることを特徴とする半導体装置の電圧降下回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196750A JP2634685B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の電圧降下回路 |
| US07/735,033 US5239256A (en) | 1990-07-24 | 1991-07-24 | Reference voltage generating circuit for a semiconductor device formed in a semiconductor substrate which generates a reference voltage with a positive temperature coefficient |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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