JPH05243869A - 差動増幅装置 - Google Patents
差動増幅装置Info
- Publication number
- JPH05243869A JPH05243869A JP4042900A JP4290092A JPH05243869A JP H05243869 A JPH05243869 A JP H05243869A JP 4042900 A JP4042900 A JP 4042900A JP 4290092 A JP4290092 A JP 4290092A JP H05243869 A JPH05243869 A JP H05243869A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- differential amplifier
- reference voltage
- current
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 低電源電圧でも、入力をＴＴＬレベルに適合
させ、かつ差動動作を安定化する。 【構成】 差動増幅回路１１に電源Ｖｃｃを供給する
際、定電流回路１４で基準電圧回路１２への電流Ｉ２１
を安定化し、抵抗Ｒ２で基準電圧Ｖ２を安定的に高水準
にする。定電流回路１４の抵抗Ｒ５および基準電圧回路
１２の抵抗Ｒ２に特性バラツキが生じても、両抵抗
Ｒ５，Ｒ２をモノリシツクに並列接続することで、定電
流回路１４の両電流Ｉ２１，Ｉ２２への影響を相殺す
る。カレントミラー回路１５により、差動増幅回路１１
に流れる電流Ｉ０１を安定化する。
させ、かつ差動動作を安定化する。 【構成】 差動増幅回路１１に電源Ｖｃｃを供給する
際、定電流回路１４で基準電圧回路１２への電流Ｉ２１
を安定化し、抵抗Ｒ２で基準電圧Ｖ２を安定的に高水準
にする。定電流回路１４の抵抗Ｒ５および基準電圧回路
１２の抵抗Ｒ２に特性バラツキが生じても、両抵抗
Ｒ５，Ｒ２をモノリシツクに並列接続することで、定電
流回路１４の両電流Ｉ２１，Ｉ２２への影響を相殺す
る。カレントミラー回路１５により、差動増幅回路１１
に流れる電流Ｉ０１を安定化する。
Description
【０００１】
【産業上の利用分野】本発明は、入力がトランジスタ・
トランジスタ・ロジツク・レベルに適合した低電源電圧
動作の差動増幅装置に関する。
トランジスタ・ロジツク・レベルに適合した低電源電圧
動作の差動増幅装置に関する。
【０００２】
【従来の技術】一般に、入出力を要する電気回路の入力
レベルを標準規格化したものとして、トランジスタ・ト
ランジスタ・ロジツク（以下、ＴＴＬと称す）レベルが
知られている。これは、入力を２．０Ｖ以上とするとき
ハイ出力し、入力を０．８Ｖ以下とするときロウ出力す
るものである。
レベルを標準規格化したものとして、トランジスタ・ト
ランジスタ・ロジツク（以下、ＴＴＬと称す）レベルが
知られている。これは、入力を２．０Ｖ以上とするとき
ハイ出力し、入力を０．８Ｖ以下とするときロウ出力す
るものである。
【０００３】従来、例えば光フアイバデータリンク送信
ＩＣの低電源電圧動作部等において、一方の入力をＴＴ
Ｌレベルとして用いる差動増幅装置は、図２の如く、差
動増幅回路１を構成する一対のトランジスタＱ１，Ｑ２
および抵抗Ｒ３，Ｒ４と、基準電圧回路２を構成する抵
抗Ｒ２、トランジスタＱ７およびダイオードＤ６，Ｄ８
と、入力バイアス回路３を構成する抵抗Ｒ１およびダイ
オードＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５とから構成されて
いた。
ＩＣの低電源電圧動作部等において、一方の入力をＴＴ
Ｌレベルとして用いる差動増幅装置は、図２の如く、差
動増幅回路１を構成する一対のトランジスタＱ１，Ｑ２
および抵抗Ｒ３，Ｒ４と、基準電圧回路２を構成する抵
抗Ｒ２、トランジスタＱ７およびダイオードＤ６，Ｄ８
と、入力バイアス回路３を構成する抵抗Ｒ１およびダイ
オードＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５とから構成されて
いた。
【０００４】ここで、ダイオードＤ１〜Ｄ８の順方向電
圧は全て同値とされ、これによつて、各トランジスタＱ
１，Ｑ２のベース電圧Ｖ１，Ｖ２に差が生じる。この状
態で、ダイオードＤ１に印加されるＴＴＬレベルの制御
入力Ｖｉｎに基づいて、トランジスタＱ１，Ｑ２は相互
にオン・オフし、出力Ｖ０１，Ｖ０２も相互にロウレベ
ル、ハイレベルを出力する。
圧は全て同値とされ、これによつて、各トランジスタＱ
１，Ｑ２のベース電圧Ｖ１，Ｖ２に差が生じる。この状
態で、ダイオードＤ１に印加されるＴＴＬレベルの制御
入力Ｖｉｎに基づいて、トランジスタＱ１，Ｑ２は相互
にオン・オフし、出力Ｖ０１，Ｖ０２も相互にロウレベ
ル、ハイレベルを出力する。
【０００５】
【発明が解決しようとする課題】ところが、従来の構成
では、入力バイアス回路３のバイアス電圧が四個のダイ
オードＤ２〜Ｄ５の順方向電圧により決定されているた
め、電源電圧Ｖｃｃが低くなると、Ｖｉｎがハイレベル
の状態で、トランジスタＱ１のオン状態が不十分にな
り、出力電圧Ｖ０１が十分なロウレベルにならず、Ｖ
０２は十分なハイレベルにならない。
では、入力バイアス回路３のバイアス電圧が四個のダイ
オードＤ２〜Ｄ５の順方向電圧により決定されているた
め、電源電圧Ｖｃｃが低くなると、Ｖｉｎがハイレベル
の状態で、トランジスタＱ１のオン状態が不十分にな
り、出力電圧Ｖ０１が十分なロウレベルにならず、Ｖ
０２は十分なハイレベルにならない。
【０００６】例えば、Ｖｃｃとして比較的高い約５Ｖの
ものを使用する場合、Ｒ１，Ｒ２を１０ｋΩ、各ダイオ
ードＤ１〜Ｄ８の順方向電圧ＶＦを約０．７Ｖとする
と、 Ｖ１＝４×ＶＦ≒２．８Ｖ Ｖ２＝３×ＶＦ≒２．１Ｖ であり、抵抗Ｒ１に流れる電流Ｉ１，Ｉ２は Ｉ１＝（Ｖｃｃ−Ｖ１）／Ｒ１≒２．２／１０＝２２０μＡ Ｉ２＝（Ｖｃｃ−Ｖ２）／Ｒ２≒２．９／１０＝２９０μＡ となる。しかし、Ｖｃｃとして比較的低い３Ｖのものを
使用する場合、電流Ｉ１，Ｉ２は、 Ｉ１＝（Ｖｃｃ−Ｖ１）／Ｒ１≒０．２／１０＝２０μＡ Ｉ２＝（Ｖｃｃ−Ｖ２）／Ｒ２≒０．９／１０＝９０μＡ となる。さらに、Ｖｃｃとしてこれより低いものを用い
れば、トランジスタＱ１のオン状態が不十分あるいは飽
和状態となることになり、低電源電圧Ｖｃｃにおいて高
周波での安定な動作が不可能になる。
ものを使用する場合、Ｒ１，Ｒ２を１０ｋΩ、各ダイオ
ードＤ１〜Ｄ８の順方向電圧ＶＦを約０．７Ｖとする
と、 Ｖ１＝４×ＶＦ≒２．８Ｖ Ｖ２＝３×ＶＦ≒２．１Ｖ であり、抵抗Ｒ１に流れる電流Ｉ１，Ｉ２は Ｉ１＝（Ｖｃｃ−Ｖ１）／Ｒ１≒２．２／１０＝２２０μＡ Ｉ２＝（Ｖｃｃ−Ｖ２）／Ｒ２≒２．９／１０＝２９０μＡ となる。しかし、Ｖｃｃとして比較的低い３Ｖのものを
使用する場合、電流Ｉ１，Ｉ２は、 Ｉ１＝（Ｖｃｃ−Ｖ１）／Ｒ１≒０．２／１０＝２０μＡ Ｉ２＝（Ｖｃｃ−Ｖ２）／Ｒ２≒０．９／１０＝９０μＡ となる。さらに、Ｖｃｃとしてこれより低いものを用い
れば、トランジスタＱ１のオン状態が不十分あるいは飽
和状態となることになり、低電源電圧Ｖｃｃにおいて高
周波での安定な動作が不可能になる。
【０００７】これに対し、図３の如く、基準電圧回路２
を一対のダイオードＤ５，Ｄ６により構成し、入力バイ
アス回路３のバイアス電圧を三個のダイオードＤ２，Ｄ
３，Ｄ４により決定する場合、順方向電圧が小となる分
Ｖｃｃを低くできるが、入力ＶｉｎがＴＴＬレベルに適
用しない。具体的には、ＶＦ≒０．７、Ｖｃｃ≒３Ｖに
おいて、 Ｖ１＝３×ＶＦ≒２．１Ｖ Ｖ２＝２×ＶＦ≒１．４Ｖ であり、各トランジスタＱ１，Ｑ２にＩＯ／２電流が流
れている状態では、Ｖ１≒Ｖ２であり、したがつて、Ｖ
ｉｎのスレツシユ電圧は Ｖｉｎ≒Ｖ１−ＶＦ≒１．４−０．７＝０．７Ｖ となり、入力ＶｉｎがＴＴＬレベルに適合しないことが
わかる。そうすると、差動増幅装置を様々な用途に応じ
て汎用することができなくなり、ごく特殊な入出力とし
てしか使用できなくなつてしまう。
を一対のダイオードＤ５，Ｄ６により構成し、入力バイ
アス回路３のバイアス電圧を三個のダイオードＤ２，Ｄ
３，Ｄ４により決定する場合、順方向電圧が小となる分
Ｖｃｃを低くできるが、入力ＶｉｎがＴＴＬレベルに適
用しない。具体的には、ＶＦ≒０．７、Ｖｃｃ≒３Ｖに
おいて、 Ｖ１＝３×ＶＦ≒２．１Ｖ Ｖ２＝２×ＶＦ≒１．４Ｖ であり、各トランジスタＱ１，Ｑ２にＩＯ／２電流が流
れている状態では、Ｖ１≒Ｖ２であり、したがつて、Ｖ
ｉｎのスレツシユ電圧は Ｖｉｎ≒Ｖ１−ＶＦ≒１．４−０．７＝０．７Ｖ となり、入力ＶｉｎがＴＴＬレベルに適合しないことが
わかる。そうすると、差動増幅装置を様々な用途に応じ
て汎用することができなくなり、ごく特殊な入出力とし
てしか使用できなくなつてしまう。
【０００８】本発明は、上記課題に鑑み、入力がＴＴＬ
レベルに適合し、かつ低い電源電圧においても安定した
差動増幅が可能となる差動増幅装置の提供を目的とす
る。
レベルに適合し、かつ低い電源電圧においても安定した
差動増幅が可能となる差動増幅装置の提供を目的とす
る。
【０００９】
【課題を解決するための手段】本発明請求項１による課
題解決手段は、図１の如く、差動増幅回路１１と、該差
動増幅回路１１の一側に基準電圧Ｖ２を印加する基準電
圧回路１２と、前記差動増幅回路１１の他側にバイアス
電圧を印加する入力バイアス回路１３とを備えた差動増
幅装置において、前記基準電圧回路１２に定電流Ｉ２１
を安定供給する定電流回路１４が設けられ、前記基準電
圧回路１２に、基準電圧Ｖ２を高水準に確保するための
電圧確保用抵抗Ｒ２が設けられたものである。
題解決手段は、図１の如く、差動増幅回路１１と、該差
動増幅回路１１の一側に基準電圧Ｖ２を印加する基準電
圧回路１２と、前記差動増幅回路１１の他側にバイアス
電圧を印加する入力バイアス回路１３とを備えた差動増
幅装置において、前記基準電圧回路１２に定電流Ｉ２１
を安定供給する定電流回路１４が設けられ、前記基準電
圧回路１２に、基準電圧Ｖ２を高水準に確保するための
電圧確保用抵抗Ｒ２が設けられたものである。
【００１０】本発明請求項２による課題解決手段は、請
求項１記載の差動増幅回路１１、基準電圧回路１２およ
び入力バイアス回路１３は、単一チツプにモノリシツク
に集積され、請求項１記載の定電流回路１４に、定電流
Ｉ２１を形成するための電流調整用抵抗Ｒ５が設けら
れ、該電流調整用抵抗Ｒ５および請求項１記載の電圧確
保用抵抗Ｒ２は、互いにモノリシツクに並列接続され、
かつ形状、方向および特性が同一とされたものである。
求項１記載の差動増幅回路１１、基準電圧回路１２およ
び入力バイアス回路１３は、単一チツプにモノリシツク
に集積され、請求項１記載の定電流回路１４に、定電流
Ｉ２１を形成するための電流調整用抵抗Ｒ５が設けら
れ、該電流調整用抵抗Ｒ５および請求項１記載の電圧確
保用抵抗Ｒ２は、互いにモノリシツクに並列接続され、
かつ形状、方向および特性が同一とされたものである。
【００１１】本発明請求項３による課題解決手段は、請
求項１，２記載の差動増幅回路１１に流れる電流Ｉ０１
を安定化するカレントミラー回路１５が設けられ、該カ
レントミラー回路１５は、一側が前記差動増幅回路１１
に接続され、他側が請求項１，２記載の基準電圧回路１
２、入力バイアス回路１３または定電流回路１４に接続
されたものである。
求項１，２記載の差動増幅回路１１に流れる電流Ｉ０１
を安定化するカレントミラー回路１５が設けられ、該カ
レントミラー回路１５は、一側が前記差動増幅回路１１
に接続され、他側が請求項１，２記載の基準電圧回路１
２、入力バイアス回路１３または定電流回路１４に接続
されたものである。
【００１２】
【作用】上記請求項１による課題解決手段において、差
動増幅回路１１、入力バイアス回路１３および定電流回
路１４に電源Ｖｃｃを供給し、入力バイアス回路１３オ
ンオフにより差動動作をおこなう。
動増幅回路１１、入力バイアス回路１３および定電流回
路１４に電源Ｖｃｃを供給し、入力バイアス回路１３オ
ンオフにより差動動作をおこなう。
【００１３】この際、定電流回路１４にて基準電圧回路
１２への定電流Ｉ２１を安定化しているため、低電圧電
源Ｖｃｃを用いた場合でも、基準電圧Ｖ２を安定的にか
つ高水準に確保できる。
１２への定電流Ｉ２１を安定化しているため、低電圧電
源Ｖｃｃを用いた場合でも、基準電圧Ｖ２を安定的にか
つ高水準に確保できる。
【００１４】請求項２では、定電流回路１４の電流調整
用抵抗Ｒ５と、基準電圧回路１２の電圧確保用抵抗Ｒ２
とをモノリシツクに並列接続し、かつ形状、方向および
特性が同一としているため、両抵抗Ｒ５，Ｒ２に特性バ
ラツキが生じても、そのバラツキが両抵抗Ｒ５，Ｒ２に
同様に現れる限り、定電流回路１４の両電流Ｉ２１，Ｉ
２２への影響は相殺され、故に基準電圧Ｖ２はその影響
を受けず、安定した差動動作が得られる。
用抵抗Ｒ５と、基準電圧回路１２の電圧確保用抵抗Ｒ２
とをモノリシツクに並列接続し、かつ形状、方向および
特性が同一としているため、両抵抗Ｒ５，Ｒ２に特性バ
ラツキが生じても、そのバラツキが両抵抗Ｒ５，Ｒ２に
同様に現れる限り、定電流回路１４の両電流Ｉ２１，Ｉ
２２への影響は相殺され、故に基準電圧Ｖ２はその影響
を受けず、安定した差動動作が得られる。
【００１５】請求項３では、カレントミラー回路１５に
より、差動増幅回路１１に流れる電流Ｉ０１を安定化で
き、より正確な差動動作が得られる。
より、差動増幅回路１１に流れる電流Ｉ０１を安定化で
き、より正確な差動動作が得られる。
【００１６】
【実施例】図１は本発明の一実施例における差動増幅回
路を示す回路図である。
路を示す回路図である。
【００１７】図示の如く、本実施例の差動増幅装置は、
例えば光フアイバデータリンク送信ＩＣの低電源電圧動
作部等に用いるもので、差動増幅回路１１と、該差動増
幅回路１１の一側に基準電圧Ｖ２を印加する基準電圧回
路１２と、前記差動増幅回路１１の他側にバイアス電圧
Ｖ１を印加する入力バイアス回路１３と、前記基準電圧
回路１２に定電流Ｉ２１を安定供給する定電流回路１４
と、前記差動増幅回路１１に流れる電流Ｉ０１を安定化
するカレントミラー回路１５とを備えたもので、前記差
動増幅回路１１と、入力バイアス回路１３と、定電流回
路１４および基準電圧回路１２とは、互いに並列に接続
され、単一ＩＣチツプにモノリシツクに集積されてい
る。
例えば光フアイバデータリンク送信ＩＣの低電源電圧動
作部等に用いるもので、差動増幅回路１１と、該差動増
幅回路１１の一側に基準電圧Ｖ２を印加する基準電圧回
路１２と、前記差動増幅回路１１の他側にバイアス電圧
Ｖ１を印加する入力バイアス回路１３と、前記基準電圧
回路１２に定電流Ｉ２１を安定供給する定電流回路１４
と、前記差動増幅回路１１に流れる電流Ｉ０１を安定化
するカレントミラー回路１５とを備えたもので、前記差
動増幅回路１１と、入力バイアス回路１３と、定電流回
路１４および基準電圧回路１２とは、互いに並列に接続
され、単一ＩＣチツプにモノリシツクに集積されてい
る。
【００１８】前記差動増幅回路１１は、互いに差動をな
すＮＰＮ形の第一トランジスタＱ１および第二トランジ
スタＱ２と、該各トランジスタＱ１，Ｑ２のコレクタ端
子（電源側）に夫々接続された抵抗Ｒ３，Ｒ４とを有す
る一般的なものである。ここで、前記両トランジスタＱ
１，Ｑ２は同特性のものが用いられる。
すＮＰＮ形の第一トランジスタＱ１および第二トランジ
スタＱ２と、該各トランジスタＱ１，Ｑ２のコレクタ端
子（電源側）に夫々接続された抵抗Ｒ３，Ｒ４とを有す
る一般的なものである。ここで、前記両トランジスタＱ
１，Ｑ２は同特性のものが用いられる。
【００１９】前記基準電圧回路１２は、電圧確保用抵抗
Ｒ２、ダイオードＤ６およびトランジスタＱ７が接地端
子ＧＮＤに直列接続されたもので、これらは、前記差動
増幅回路１１の第二トランジスタＱ２のベース端子に接
続され、該第二トランジスタＱ２のベース端子に印加さ
れる基準電圧Ｖ２を高水準に確保する。
Ｒ２、ダイオードＤ６およびトランジスタＱ７が接地端
子ＧＮＤに直列接続されたもので、これらは、前記差動
増幅回路１１の第二トランジスタＱ２のベース端子に接
続され、該第二トランジスタＱ２のベース端子に印加さ
れる基準電圧Ｖ２を高水準に確保する。
【００２０】前記入力バイアス回路１３は、抵抗Ｒ１お
よびダイオードＤ２，Ｄ３，Ｄ４が前記差動増幅回路１
１に並列接続され、抵抗Ｒ１とダイオードＤ２の接続点
が前記第一トランジスタＱ１のベース端子およびダイオ
ードＤ１のアノードに接続されてなる図３の従来例と同
一のもので、前記ダイオードＤ１のカソード入力Ｖｉｎ
にて、差動増幅回路１１のバイアス電圧Ｖ１を制御す
る。
よびダイオードＤ２，Ｄ３，Ｄ４が前記差動増幅回路１
１に並列接続され、抵抗Ｒ１とダイオードＤ２の接続点
が前記第一トランジスタＱ１のベース端子およびダイオ
ードＤ１のアノードに接続されてなる図３の従来例と同
一のもので、前記ダイオードＤ１のカソード入力Ｖｉｎ
にて、差動増幅回路１１のバイアス電圧Ｖ１を制御す
る。
【００２１】前記定電流回路１４は、互いにベース接続
された一対のＰＮＰトランジスタＱ５，Ｑ６がカレント
ミラー接続され、トランジスタＱ７は、トランジスタＱ
１４のベース・エミツタ間ＰＮ接合を用いたダイオード
であり、トランジスタＱ７とトランジスタＱ１４とのエ
ミツタ面積比による電位差と電流調整用抵抗Ｒ５により
電流Ｉ２１を発生させる。なお、図中Ｄ５は逆流防止ダ
イオードである。
された一対のＰＮＰトランジスタＱ５，Ｑ６がカレント
ミラー接続され、トランジスタＱ７は、トランジスタＱ
１４のベース・エミツタ間ＰＮ接合を用いたダイオード
であり、トランジスタＱ７とトランジスタＱ１４とのエ
ミツタ面積比による電位差と電流調整用抵抗Ｒ５により
電流Ｉ２１を発生させる。なお、図中Ｄ５は逆流防止ダ
イオードである。
【００２２】そして、前記電流調整用抵抗Ｒ５は、前記
電圧確保用抵抗Ｒ２にモノリシツクに並列接続され、か
つ単一チツプ内で、形状、方向および特性が同一とされ
たものが使用されてる。
電圧確保用抵抗Ｒ２にモノリシツクに並列接続され、か
つ単一チツプ内で、形状、方向および特性が同一とされ
たものが使用されてる。
【００２３】前記カレントミラー回路１５は、前記差動
増幅回路１１の両トランジスタＱ１，Ｑ２のエミツタ端
子に共通接続されたトランジスタＱ３と、前記定電流回
路１４のトランジスタＱ６と電流調整用抵抗Ｒ５との中
間接続点に接続されたトランジスタＱ４とからなり、両
トランジスタＱ３，Ｑ４のベース端子は、常に両コレク
タ電流Ｉ０１，Ｉ２２を通電するよう前記基準電圧回路
１２のダイオードＤ６とトランジスタＱ７の中間接続点
および抵抗Ｒ６を通して電源Ｖｃｃに接続されている。
なお、図中Ｒ６は回路起動用抵抗である。
増幅回路１１の両トランジスタＱ１，Ｑ２のエミツタ端
子に共通接続されたトランジスタＱ３と、前記定電流回
路１４のトランジスタＱ６と電流調整用抵抗Ｒ５との中
間接続点に接続されたトランジスタＱ４とからなり、両
トランジスタＱ３，Ｑ４のベース端子は、常に両コレク
タ電流Ｉ０１，Ｉ２２を通電するよう前記基準電圧回路
１２のダイオードＤ６とトランジスタＱ７の中間接続点
および抵抗Ｒ６を通して電源Ｖｃｃに接続されている。
なお、図中Ｒ６は回路起動用抵抗である。
【００２４】上記構成において、差動増幅回路１１、入
力バイアス回路１３および定電流回路１４に電源Ｖｃｃ
を供給する。
力バイアス回路１３および定電流回路１４に電源Ｖｃｃ
を供給する。
【００２５】この際、入力バイアス回路１３のダイオー
ドＤ１に小さな制御入力Ｖｉｎ（＜０．８Ｖ）を印加す
ると、定電流回路１４からの定電流Ｉ２１が基準電圧回
路１２に流れ、その基準電圧Ｖ２よりトランジスタＱ１
のバイアス電圧Ｖ１が低くなり、出力電圧Ｖ０１がハイ
レベルになり、Ｖ０２はロウレベルになる。
ドＤ１に小さな制御入力Ｖｉｎ（＜０．８Ｖ）を印加す
ると、定電流回路１４からの定電流Ｉ２１が基準電圧回
路１２に流れ、その基準電圧Ｖ２よりトランジスタＱ１
のバイアス電圧Ｖ１が低くなり、出力電圧Ｖ０１がハイ
レベルになり、Ｖ０２はロウレベルになる。
【００２６】また、Ｄ１に大きな制御入力Ｖｉｎ（＞
２．０Ｖ）を印加すると、バイアス電圧Ｖ１が基準電圧
Ｖ２より高くなり、出力電圧Ｖ０２がハイレベルにな
り、Ｖ０１はロウレベルになる。
２．０Ｖ）を印加すると、バイアス電圧Ｖ１が基準電圧
Ｖ２より高くなり、出力電圧Ｖ０２がハイレベルにな
り、Ｖ０１はロウレベルになる。
【００２７】この際、Ｒ２，Ｄ６，Ｑ７に定電流Ｉ２１
を流しているので、基準電圧Ｖ２を安定的にかつ高水準
に確保できる。
を流しているので、基準電圧Ｖ２を安定的にかつ高水準
に確保できる。
【００２８】ここで、定電流回路１４による定電流Ｉ
２１について詳述する。
２１について詳述する。
【００２９】まず、ダイオードＤ６およびトランジスタ
Ｑ７の順方向電圧を、どちらもＶＦとすると、基準電圧
Ｖ２は（１）式のようになる。
Ｑ７の順方向電圧を、どちらもＶＦとすると、基準電圧
Ｖ２は（１）式のようになる。
【００３０】 Ｖ２≒（２×ＶＦ）＋（Ｒ２×Ｉ２１） …（１） また、Ｑ７はトランジスタＱ１４のベース・エミツタ間
ＰＮ接合を用いたトランジスタであり、トランジスタＱ
７とトランジスタＱ６とのエミツタ面積比を１：Ｎとす
ると、Ｑ７の順方向電圧がＶＦ（＝ＶＢＥＱ７）である
ことから、定電流Ｉ２１との間で（２）式の関係が成立
する。
ＰＮ接合を用いたトランジスタであり、トランジスタＱ
７とトランジスタＱ６とのエミツタ面積比を１：Ｎとす
ると、Ｑ７の順方向電圧がＶＦ（＝ＶＢＥＱ７）である
ことから、定電流Ｉ２１との間で（２）式の関係が成立
する。
【００３１】 Ｉ２１≒（ＶＢＥＱ７−ＶＢＥＱ４）／Ｒ５ ＝（ＶＴ・ｌｎＮ）／Ｒ５ ＝｛（ｋｔ／ｑ）・ｌｎＮ｝／Ｒ５ …（２） ここで、ＶＢＥＱ４はカレントミラー回路１５のトラン
ジスタＱ４のベース−エミツタ間の順方向電圧、ＶＴは
熱電圧、ｋはボルツマン定数、ｔは絶対温度（°Ｋ）、
ｑは電子の電荷量を示している。
ジスタＱ４のベース−エミツタ間の順方向電圧、ＶＴは
熱電圧、ｋはボルツマン定数、ｔは絶対温度（°Ｋ）、
ｑは電子の電荷量を示している。
【００３２】（１）（２）式より、Ｖ２は（３）式で表
される。
される。
【００３３】 Ｖ２≒（２×ＶＦ）＋（Ｒ２／Ｒ５）（ｋｔ／ｑ）・ｌｎＮ …（３） （３）式から、互いに並列接続された両抵抗Ｒ５，Ｒ２
の形状、方向および特性をモノリシツクに同一とすれ
ば、単一チツプの製造時に両抵抗Ｒ５，Ｒ２に特性バラ
ツキが生じても、そのバラツキが両抵抗Ｒ５，Ｒ２に同
様に現れる限り相殺され、基準電圧Ｖ２はその影響を受
けず、安定した差動動作が得られる。
の形状、方向および特性をモノリシツクに同一とすれ
ば、単一チツプの製造時に両抵抗Ｒ５，Ｒ２に特性バラ
ツキが生じても、そのバラツキが両抵抗Ｒ５，Ｒ２に同
様に現れる限り相殺され、基準電圧Ｖ２はその影響を受
けず、安定した差動動作が得られる。
【００３４】また、カレントミラー回路１５により、差
動動作回路１１に流れる総電流Ｉ０１は、トランジスタ
Ｑ３とトランジスタＱ７のエミツタ面積比がＭ：１であ
れば常にＩ０１≒Ｍ×Ｉ２１となる。
動動作回路１１に流れる総電流Ｉ０１は、トランジスタ
Ｑ３とトランジスタＱ７のエミツタ面積比がＭ：１であ
れば常にＩ０１≒Ｍ×Ｉ２１となる。
【００３５】ここで、例えば上記エミツタ面積が等しい
（１：Ｍ＝１：１）とした場合、（４）式が成立する。
（１：Ｍ＝１：１）とした場合、（４）式が成立する。
【００３６】Ｉ０１＝Ｉ２２＝Ｉ２１ …（４） そして、Ｖｉｎをハイレベルとしたとき、 Ｖ０１＝Ｖｃｃ−Ｒ３×Ｉ０１ ＝Ｖｃｃ−Ｒ３×Ｉ２１ ＝Ｖｃｃ−（Ｒ３／Ｒ５）（ｋｔ／ｑ）・ｌｎ１ …（５） となり、Ｒ３とＲ５と同種で形状・方向が同じ抵抗にす
れば差動増幅器の出力の安定化も図れる。勿論、上述の
トランジスタＱ3，Ｑ7のエミツタ面積が異なる場合で
も、同様にＲ５，Ｒ２のバラツキを相殺でき、差動動作
を安定できる。
れば差動増幅器の出力の安定化も図れる。勿論、上述の
トランジスタＱ3，Ｑ7のエミツタ面積が異なる場合で
も、同様にＲ５，Ｒ２のバラツキを相殺でき、差動動作
を安定できる。
【００３７】具体的には、Ｖｃｃ＝５Ｖの場合、Ｖｉｎ
をハイレベルとし、ＶＦ≒０．７Ｖ、Ｒ１＝１０ｋΩ、
Ｒ２＝１．５ｋΩ、Ｒ５＝３００Ω、Ｎ＝１０とする
と、入力バイアス回路１３に流れる電流Ｉ１１は、
（６）式の通りである。
をハイレベルとし、ＶＦ≒０．７Ｖ、Ｒ１＝１０ｋΩ、
Ｒ２＝１．５ｋΩ、Ｒ５＝３００Ω、Ｎ＝１０とする
と、入力バイアス回路１３に流れる電流Ｉ１１は、
（６）式の通りである。
【００３８】 Ｖ１＝３×ＶＦ≒２．１Ｖ Ｖ２＝２×ＶＦ＋Ｒ２×Ｉ２１≒１．４＋０．３＝１．７Ｖ ∴ Ｉ１１＝（Ｖｃｃ−Ｖ１）／Ｒ１ ＝（５−２．１）／１０＝２９０μＡ …（６） また、Ｖｃｃ＝３Ｖの場合は、同様に Ｉ１１＝（３−２．１）／１０＝９０μＡ …（７） となり、Ｖｃｃとして低電源電圧を用いる場合でも、十
分にＱ１を駆動でき、安定な差動増幅が可能になる。
分にＱ１を駆動でき、安定な差動増幅が可能になる。
【００３９】また、Ｖｉｎのオンオフ分岐点は、トラン
ジスタＱ１，Ｑ２にＩ０１／２の電流が流れている状態
ではＶ１≒Ｖ２であり、 Ｖｉｎ＝Ｖ１−ＶＦ≒Ｖ２−ＶＦ＝１．７−０．７＝１．０Ｖ となるが、これはＴＴＬレベル、すなわち０．８〜２．
０Ｖの範囲内であるため、汎用性のある差動増幅装置を
提供できる。
ジスタＱ１，Ｑ２にＩ０１／２の電流が流れている状態
ではＶ１≒Ｖ２であり、 Ｖｉｎ＝Ｖ１−ＶＦ≒Ｖ２−ＶＦ＝１．７−０．７＝１．０Ｖ となるが、これはＴＴＬレベル、すなわち０．８〜２．
０Ｖの範囲内であるため、汎用性のある差動増幅装置を
提供できる。
【００４０】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で上記実施例に多くの修
正および変更を加え得ることは勿論である。
ものではなく、本発明の範囲内で上記実施例に多くの修
正および変更を加え得ることは勿論である。
【００４１】例えば、上記実施例では、差動増幅回路１
１の総電流Ｉ０１を定電流回路１４の電流Ｉ２２に等価
としていたが、入力バイアス回路１３のＩ１１や基準電
圧回路１２のＩ２１に等価としてもよい。
１の総電流Ｉ０１を定電流回路１４の電流Ｉ２２に等価
としていたが、入力バイアス回路１３のＩ１１や基準電
圧回路１２のＩ２１に等価としてもよい。
【００４２】また、入力バイアス回路１３の抵抗Ｒ１の
代わりに、定電流回路１４のＱ５，Ｑ６に対してカレン
トミラー構成とされたトランジスタを設ければ、低電源
電圧Ｖｃｃでの安定な差動増幅動作をより確実にするこ
とは言うまでもない。
代わりに、定電流回路１４のＱ５，Ｑ６に対してカレン
トミラー構成とされたトランジスタを設ければ、低電源
電圧Ｖｃｃでの安定な差動増幅動作をより確実にするこ
とは言うまでもない。
【００４３】
【発明の効果】以上の説明から明らかな通り、本発明請
求項１によると、基準電圧回路に定電流回路を設け、か
つ基準電圧回路に電圧確保用抵抗を設けているため、基
準電圧を安定的にかつ高水準に確保できる。したがつ
て、３Ｖ程度の低電圧電源を用いた場合でも、ＴＴＬレ
ベルに適した入力バイアス設計を行ない得、差動増幅装
置の用途範囲を拡大でき、大量生産に適した差動増幅装
置を提供できる。
求項１によると、基準電圧回路に定電流回路を設け、か
つ基準電圧回路に電圧確保用抵抗を設けているため、基
準電圧を安定的にかつ高水準に確保できる。したがつ
て、３Ｖ程度の低電圧電源を用いた場合でも、ＴＴＬレ
ベルに適した入力バイアス設計を行ない得、差動増幅装
置の用途範囲を拡大でき、大量生産に適した差動増幅装
置を提供できる。
【００４４】請求項２によると、差動増幅回路、基準電
圧回路、入力バイアス回路および定電流回路を、単一チ
ツプにモノリシツクに集積し、定電流回路の電流調整用
抵抗と基準電圧回路の電圧確保用抵抗とを互いにモノリ
シツクに並列接続し、かつ両抵抗の形状、方向および特
性を同一とするだけで、両抵抗に特性バラツキが生じて
も、各抵抗を流れる電流への影響を相殺でき、簡単な回
路構成で基準電圧を安定化して正確な差動動作を得るこ
とができる。
圧回路、入力バイアス回路および定電流回路を、単一チ
ツプにモノリシツクに集積し、定電流回路の電流調整用
抵抗と基準電圧回路の電圧確保用抵抗とを互いにモノリ
シツクに並列接続し、かつ両抵抗の形状、方向および特
性を同一とするだけで、両抵抗に特性バラツキが生じて
も、各抵抗を流れる電流への影響を相殺でき、簡単な回
路構成で基準電圧を安定化して正確な差動動作を得るこ
とができる。
【００４５】請求項３によると、カレントミラー回路に
より、差動増幅回路に流れる電流を安定化でき、より正
確な差動動作が得られるといつた優れた効果がある。
より、差動増幅回路に流れる電流を安定化でき、より正
確な差動動作が得られるといつた優れた効果がある。
【図１】本発明の一実施例における差動増幅回路を示す
回路図
回路図
【図２】従来の一例の差動増幅回路を示す回路図
【図３】従来の他の例の差動増幅回路を示す回路図
１１ 差動増幅回路 １２ 基準電圧回路 １３ 入力バイアス回路 １４ 定電流回路 １５ カレントミラー回路 Ｒ２ 電圧確保用抵抗 Ｒ５ 電流調整用抵抗
Claims (3)
- 【請求項１】 差動増幅回路と、該差動増幅回路の一側
に基準電圧を印加する基準電圧回路と、前記差動増幅回
路の他側にバイアス電圧を印加する入力バイアス回路と
を備えた差動増幅装置において、前記基準電圧回路に定
電流を安定供給する定電流回路が設けられ、前記基準電
圧回路に、基準電圧を高水準に確保するための電圧確保
用抵抗が設けられたことを特徴とする差動増幅装置。 - 【請求項２】 請求項１記載の差動増幅回路、基準電圧
回路、入力バイアス回路および定電流回路は、単一チツ
プにモノリシツクに集積され、請求項１記載の定電流回
路に、定電流を形成するための電流調整用抵抗が設けら
れ、該電流調整用抵抗および請求項１記載の電圧確保用
抵抗は、互いにモノリシツクに並列接続され、かつ形
状、方向および特性が同一とされたことを特徴とする差
動増幅装置。 - 【請求項３】 請求項１，２記載の差動増幅回路に流れ
る電流を安定化するカレントミラー回路が設けられ、該
カレントミラー回路は、一側が前記差動増幅回路に接続
され、他側が請求項１，２記載の基準電圧回路、入力バ
イアス回路または定電流回路に接続されたことを特徴と
する差動増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04042900A JP3076129B2 (ja) | 1992-02-28 | 1992-02-28 | 差動増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04042900A JP3076129B2 (ja) | 1992-02-28 | 1992-02-28 | 差動増幅装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243869A true JPH05243869A (ja) | 1993-09-21 |
| JP3076129B2 JP3076129B2 (ja) | 2000-08-14 |
Family
ID=12648908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04042900A Expired - Fee Related JP3076129B2 (ja) | 1992-02-28 | 1992-02-28 | 差動増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3076129B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4836962A (en) * | 1985-06-17 | 1989-06-06 | Katashi Aoki | Material injecting method and material measuring apparatus in injection molding machine |
-
1992
- 1992-02-28 JP JP04042900A patent/JP3076129B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4836962A (en) * | 1985-06-17 | 1989-06-06 | Katashi Aoki | Material injecting method and material measuring apparatus in injection molding machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3076129B2 (ja) | 2000-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4507573A (en) | Current source circuit for producing a small value output current proportional to an input current | |
| US4264873A (en) | Differential amplification circuit | |
| US4567444A (en) | Current mirror circuit with control means for establishing an input-output current ratio | |
| JPH05206755A (ja) | 基準電圧発生回路 | |
| JPS635923B2 (ja) | ||
| JPH082010B2 (ja) | 電流伝達回路 | |
| JP2581492B2 (ja) | 入力バッファ回路 | |
| JPH05243869A (ja) | 差動増幅装置 | |
| US5155429A (en) | Threshold voltage generating circuit | |
| US4553107A (en) | Current mirror circuit having stabilized output current | |
| JPS6154286B2 (ja) | ||
| US4389619A (en) | Adjustable-gain current amplifier for temperature-independent trimming | |
| JPH0669140B2 (ja) | レベルシフト回路 | |
| JP2748414B2 (ja) | 電圧源回路 | |
| JPH0225561B2 (ja) | ||
| US6020731A (en) | Constant voltage output circuit which determines a common base electric potential for first and second bipolar transistors whose bases are connected | |
| US6476661B2 (en) | Precise control of VCE in close to saturation conditions | |
| JPH0413692Y2 (ja) | ||
| JP3105716B2 (ja) | カレントミラー回路 | |
| JPS643371B2 (ja) | ||
| JPH0434567Y2 (ja) | ||
| JPH06260925A (ja) | レベルシフト回路 | |
| JPH05343933A (ja) | 電圧電流変換回路 | |
| JPH0682309B2 (ja) | 基準電圧発生回路 | |
| JPH0646370B2 (ja) | 定電流回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |