JP2851754B2 - 安定化電源回路用半導体集積回路 - Google Patents
安定化電源回路用半導体集積回路Info
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- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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- Automation & Control Theory (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Control Of Electrical Variables (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、負荷の変化が大きくて
も安定な電圧供給を要求される安定化電源回路用半導体
集積回路の改良に関するものである。
も安定な電圧供給を要求される安定化電源回路用半導体
集積回路の改良に関するものである。
【０００２】
【従来の技術】図３は、従来の安定化電源回路のブロッ
ク図である。
ク図である。
【０００３】ＰＮＰ型のトランジスタＱ10のエミッタに
は入力電圧ＶI が与えられ、そのコレクタの出力電圧Ｖ
O は導線の抵抗Ｒ0 を介して負荷ＲL に与えられ、負荷
電流ＩO が流れる。
は入力電圧ＶI が与えられ、そのコレクタの出力電圧Ｖ
O は導線の抵抗Ｒ0 を介して負荷ＲL に与えられ、負荷
電流ＩO が流れる。
【０００４】トランジスタＱ10のベースには、破線で囲
まれた安定化電源回路３が接続され、出力電圧ＶO が一
定になるように制御する。
まれた安定化電源回路３が接続され、出力電圧ＶO が一
定になるように制御する。
【０００５】安定化電源回路は半導体集積回路（ＩＣ）
に組込まれている。安定化電源回路３は、基準電圧回路
１，誤差増幅器２，出力トランジスタＱ3，分圧用抵抗
ＲA およびＲB 等により構成されている。
に組込まれている。安定化電源回路３は、基準電圧回路
１，誤差増幅器２，出力トランジスタＱ3，分圧用抵抗
ＲA およびＲB 等により構成されている。
【０００６】トランジスタＱ10の出力電圧ＶO は、抵抗
ＲA およびＲB で分圧され、その中間の電圧ＶA は、出
力トランジスタＱ3 の入力側のベースに接続された誤差
増幅器２のマイナス端子に入力される。
ＲA およびＲB で分圧され、その中間の電圧ＶA は、出
力トランジスタＱ3 の入力側のベースに接続された誤差
増幅器２のマイナス端子に入力される。
【０００７】基準電圧回路１には入力電圧ＶI が与えら
れ、その出力である基準電圧Ｖrefは誤差増幅器２のプ
ラス端子に入力される。誤差増幅器２の出力は、出力ト
ランジスタＱ3 のベースに与えられる。
れ、その出力である基準電圧Ｖrefは誤差増幅器２のプ
ラス端子に入力される。誤差増幅器２の出力は、出力ト
ランジスタＱ3 のベースに与えられる。
【０００８】このようにして、出力電圧ＶO の一部の電
圧ＶA を出力トランジスタＱ3 のベース側にフィードバ
ックさせ、基準電圧Ｖref との差により出力トランジス
タＱ 3 を制御し、出力電圧ＶO を安定化させる。
圧ＶA を出力トランジスタＱ3 のベース側にフィードバ
ックさせ、基準電圧Ｖref との差により出力トランジス
タＱ 3 を制御し、出力電圧ＶO を安定化させる。
【０００９】図４は、基準電圧回路の一例の回路図であ
る。入力電圧ＶI は抵抗Ｒ3 を介してダイオード接続さ
れたトランジスタＱ1 のコレクタに接続され、そのエミ
ッタは接地されている。入力電圧ＶI は、また、抵抗Ｒ
2 を介してトランジスタＱ2 のコレクタに接続され、そ
のエミッタは抵抗Ｒ 1 を介して接地されている。トラン
ジスタＱ1 とＱ2 のベースは接続されている。トランジ
スタＱ1 とＱ2 は、カレントミラー回路を構成してい
る。トランジスタＱ2 のエミッタ面積をトランジスタＱ
1 のエミッタ面積より大きくすることにより、エミッタ
電流が同じ場合、ベース・エミッタ間の順方向電圧を小
さくすることができる。
る。入力電圧ＶI は抵抗Ｒ3 を介してダイオード接続さ
れたトランジスタＱ1 のコレクタに接続され、そのエミ
ッタは接地されている。入力電圧ＶI は、また、抵抗Ｒ
2 を介してトランジスタＱ2 のコレクタに接続され、そ
のエミッタは抵抗Ｒ 1 を介して接地されている。トラン
ジスタＱ1 とＱ2 のベースは接続されている。トランジ
スタＱ1 とＱ2 は、カレントミラー回路を構成してい
る。トランジスタＱ2 のエミッタ面積をトランジスタＱ
1 のエミッタ面積より大きくすることにより、エミッタ
電流が同じ場合、ベース・エミッタ間の順方向電圧を小
さくすることができる。
【００１０】カレントミラー回路は、他の基準電圧回路
にも使用されている。これに使用されるトランジスタ
は、高い整合性が要求されるため、互いに近接させ、ま
た、温度差がないように、ＩＣチップ内で発熱源となっ
ている出力トランジスタなどからは、それぞれ、できる
だけ等しい距離となるように設計していた。
にも使用されている。これに使用されるトランジスタ
は、高い整合性が要求されるため、互いに近接させ、ま
た、温度差がないように、ＩＣチップ内で発熱源となっ
ている出力トランジスタなどからは、それぞれ、できる
だけ等しい距離となるように設計していた。
【００１１】図５は、その一例であって、安定化電源回
路３のチップにおいて、出力トランジスタＱ3 と、カレ
ントミラー回路を構成するトランジスタＱ1 およびＱ2
との間の距離Ｌ1 とＬ2 は、ほぼ等しくされている。
路３のチップにおいて、出力トランジスタＱ3 と、カレ
ントミラー回路を構成するトランジスタＱ1 およびＱ2
との間の距離Ｌ1 とＬ2 は、ほぼ等しくされている。
【００１２】入力電圧ＶI と接地との間には、トランジ
スタＱ4 およびＱ5 からなるカレントミラー回路に接続
されたトランジスタＱ6 およびＱ7 からなる差動増幅器
が設けられており、差動増幅器の出力はトランジスタＱ
8 のベースに与えられ基準電圧Ｖref を出力する。
スタＱ4 およびＱ5 からなるカレントミラー回路に接続
されたトランジスタＱ6 およびＱ7 からなる差動増幅器
が設けられており、差動増幅器の出力はトランジスタＱ
8 のベースに与えられ基準電圧Ｖref を出力する。
【００１３】トランジスタＱ6 のベースはトランジスタ
Ｑ1 のコレクタに、トランジスタＱ 7 のベースはトラン
ジスタＱ2 のコレクタに接続されている。また、トラン
ジスタＱ6 およびＱ7 のエミッタは接地されている。
Ｑ1 のコレクタに、トランジスタＱ 7 のベースはトラン
ジスタＱ2 のコレクタに接続されている。また、トラン
ジスタＱ6 およびＱ7 のエミッタは接地されている。
【００１４】トランジスタＱ8 の出力の基準電圧Ｖref
は、誤差増幅器２のプラス端子に入力される。
は、誤差増幅器２のプラス端子に入力される。
【００１５】
【発明が解決しようとする課題】安定化電源回路の出力
電圧の負荷による変動は、一般に図３に示す誤差増幅器
２のゲインが無限大ではないため、負荷が大きくなるほ
ど出力電圧は低下していた。
電圧の負荷による変動は、一般に図３に示す誤差増幅器
２のゲインが無限大ではないため、負荷が大きくなるほ
ど出力電圧は低下していた。
【００１６】たとえば、図３において負荷電流ＩO が０
Ａ→１Ａに変動した場合、誤差増幅器２のゲインが無限
大ではないため、ＩO ＝０ＡのときＶA ≒Ｖref であっ
たＶ A が、ＩO ＝１ＡのときＶA ＝Ｖref −１０ｍＶに
なったとすると（ここでＶre f ＝１．２５Ｖとする）、
ＩO ＝０Ａのとき、
Ａ→１Ａに変動した場合、誤差増幅器２のゲインが無限
大ではないため、ＩO ＝０ＡのときＶA ≒Ｖref であっ
たＶ A が、ＩO ＝１ＡのときＶA ＝Ｖref −１０ｍＶに
なったとすると（ここでＶre f ＝１．２５Ｖとする）、
ＩO ＝０Ａのとき、
【００１７】
【数１】
【００１８】一方ＩO ＝１Ａのとき、
【００１９】
【数２】
【００２０】となり、負荷電流ＩO が０Ａから１Ａに変
化した場合、出力電圧が約０．８％低下するといったこ
とが生じていた。これは出力電圧ＶO の負荷変動特性を
示す図２の直線に示されている。
化した場合、出力電圧が約０．８％低下するといったこ
とが生じていた。これは出力電圧ＶO の負荷変動特性を
示す図２の直線に示されている。
【００２１】これは、誤差増幅器２のゲインが無限大で
はないことによるものと考えられる。本発明の目的は、
この重負荷時の出力電圧の低下を防ぎ、より安定な電圧
を得ることにある。
はないことによるものと考えられる。本発明の目的は、
この重負荷時の出力電圧の低下を防ぎ、より安定な電圧
を得ることにある。
【００２２】なお、図４におけるトランジスタＱ4 ，Ｑ
5 ，Ｑ6 およびＱ7 については、熱源からの影響が、ト
ランジスタＱ1 およびＱ2 に比較すると小さいので、特
に考慮する必要はない。
5 ，Ｑ6 およびＱ7 については、熱源からの影響が、ト
ランジスタＱ1 およびＱ2 に比較すると小さいので、特
に考慮する必要はない。
【００２３】
【課題を解決するための手段】安定化電源回路用ＩＣの
基準電圧回路部のエミッタ面積の小さい第１のトランジ
スタとエミッタ面積の大きい第２のトランジスタにより
カレントミラー回路を形成し、エミッタ面積の小さい第
１のトランジスタと発熱量の大きい出力トランジスタと
の距離を、エミッタ面積の大きい第２のトランジスタと
出力トランジスタとの距離よりも大きくした。
基準電圧回路部のエミッタ面積の小さい第１のトランジ
スタとエミッタ面積の大きい第２のトランジスタにより
カレントミラー回路を形成し、エミッタ面積の小さい第
１のトランジスタと発熱量の大きい出力トランジスタと
の距離を、エミッタ面積の大きい第２のトランジスタと
出力トランジスタとの距離よりも大きくした。
【００２４】
【作用】以上のような構成とすることにより、重負荷時
の出力電圧の低下を防ぐことができる。
の出力電圧の低下を防ぐことができる。
【００２５】
【実施例】図１は、本発明による安定化電源回路３を組
込んだＩＣの平面図である。基準電圧回路のカレントミ
ラー回路を構成する第１のトランジスタＱ1 と出力トラ
ンジスタＱ3 との距離Ｌ1 は、カレントミラー回路を構
成する第２のトランジスタＱ2 と出力トランジスタＱ3
との距離Ｌ2 との距離よりも大きい。また、トランジス
タＱ1 のエミッタ面積はトランジスタＱ2 のエミッタ面
積よりも小さい。
込んだＩＣの平面図である。基準電圧回路のカレントミ
ラー回路を構成する第１のトランジスタＱ1 と出力トラ
ンジスタＱ3 との距離Ｌ1 は、カレントミラー回路を構
成する第２のトランジスタＱ2 と出力トランジスタＱ3
との距離Ｌ2 との距離よりも大きい。また、トランジス
タＱ1 のエミッタ面積はトランジスタＱ2 のエミッタ面
積よりも小さい。
【００２６】重負荷時で出力トランジスタＱ3 が発熱
し、ＩＣチップ内で温度勾配が発生したとき、トランジ
スタＱ1 とＱ2 の接合温度Ｔj1，Ｔj2を比較すると、ト
ランジスタＱ1 のほうが出力トランジスタＱ3 から離れ
ているため、Ｔj1＜Ｔj2となっている。
し、ＩＣチップ内で温度勾配が発生したとき、トランジ
スタＱ1 とＱ2 の接合温度Ｔj1，Ｔj2を比較すると、ト
ランジスタＱ1 のほうが出力トランジスタＱ3 から離れ
ているため、Ｔj1＜Ｔj2となっている。
【００２７】ここで、基準電圧Ｖref がどのように変化
するかを図４について考察する。図４において、各トラ
ンジスタのエミッタ電流をＩE ，コレクタ電流をＩC ，
ベース・エミッタ電圧をＶBEとし、それぞれに付した数
字は各トランジスタの番号に対応する。なお、Ｒ1 ＝１
ＫΩ，Ｒ2 ＝Ｒ3 ＝１０ＫΩとする。
するかを図４について考察する。図４において、各トラ
ンジスタのエミッタ電流をＩE ，コレクタ電流をＩC ，
ベース・エミッタ電圧をＶBEとし、それぞれに付した数
字は各トランジスタの番号に対応する。なお、Ｒ1 ＝１
ＫΩ，Ｒ2 ＝Ｒ3 ＝１０ＫΩとする。
【００２８】図４の各部の電流，電圧の関係は以下のよ
うになる。 ＩE1＝（Ｖref −ＶBE6 ）／Ｒ3 ＩE2＝（Ｖref −ＶBE7 ）／Ｒ2 トランジスタＱ4 およびＱ5 はカレントミラー回路であ
るから、ＩC4＝ＩC5、したがってＶBE6 ＝ＶBE7 、ま
た、Ｒ2 ＝Ｒ3 であるから、ＩE1＝ＩE2＝ＩC4＝ＩC5と
なる。これらをＩE とする。ただし、ベース電流は無視
してある。
うになる。 ＩE1＝（Ｖref −ＶBE6 ）／Ｒ3 ＩE2＝（Ｖref −ＶBE7 ）／Ｒ2 トランジスタＱ4 およびＱ5 はカレントミラー回路であ
るから、ＩC4＝ＩC5、したがってＶBE6 ＝ＶBE7 、ま
た、Ｒ2 ＝Ｒ3 であるから、ＩE1＝ＩE2＝ＩC4＝ＩC5と
なる。これらをＩE とする。ただし、ベース電流は無視
してある。
【００２９】
【数３】
【００３０】Ｔj1＝Ｔj2の時は
【００３１】
【数４】
【００３２】ただしトランジスタＱ1 とＱ2 のエミッタ
面積費は１：１０とする。一方、Ｔj1＜Ｔj2のときは、
仮にＴj2のほうがＴj1より１℃高いとすると、順方向電
圧の温度特性は、約−２ｍＶ／℃であるので、（ＶBE1
−ＶBE2)は約２ｍＶ上昇する。これを（３）式に入れて
考えると、その右辺の第２項が大きくなることになり、
結果としてＶref の値が上昇する。上昇値をΔＶref と
すると、
面積費は１：１０とする。一方、Ｔj1＜Ｔj2のときは、
仮にＴj2のほうがＴj1より１℃高いとすると、順方向電
圧の温度特性は、約−２ｍＶ／℃であるので、（ＶBE1
−ＶBE2)は約２ｍＶ上昇する。これを（３）式に入れて
考えると、その右辺の第２項が大きくなることになり、
結果としてＶref の値が上昇する。上昇値をΔＶref と
すると、
【００３３】
【数５】
【００３４】つまり、ＩＣチップ内で温度勾配が発生す
る重負荷時に、基準電圧Ｖref が上昇するようになって
いる。
る重負荷時に、基準電圧Ｖref が上昇するようになって
いる。
【００３５】これを従来例での（２）式に入れて考える
と、Ｖref に連動して、出力電圧Ｖ O が上昇することに
なる。
と、Ｖref に連動して、出力電圧Ｖ O が上昇することに
なる。
【００３６】これにより、従来例での重負荷時の出力電
圧ＶO の低下を防ぐことができ、トランジスタＱ1 およ
びＱ2 と出力トランジスタＱ3 との距離Ｌ1 およびＬ2
の値を適切に調整すれば、出力電圧ＶO の負荷変動を小
さく抑えることも可能となる。この状態を図２の直線
に示す。
圧ＶO の低下を防ぐことができ、トランジスタＱ1 およ
びＱ2 と出力トランジスタＱ3 との距離Ｌ1 およびＬ2
の値を適切に調整すれば、出力電圧ＶO の負荷変動を小
さく抑えることも可能となる。この状態を図２の直線
に示す。
【００３７】また、重負荷時に負荷までの導線が長く、
導線による電圧降下やコレクタ部分での接触抵抗による
電圧降下が問題になる場合などは、重負荷時に出力電圧
ＶOが上昇するようにし、負荷ＲL に所定の電圧が加え
られるようにするほうが望ましい。この場合は、Ｌ1 を
Ｌ2 より更に大きくすることによって実現できる。この
状態を図２の直線に示す。
導線による電圧降下やコレクタ部分での接触抵抗による
電圧降下が問題になる場合などは、重負荷時に出力電圧
ＶOが上昇するようにし、負荷ＲL に所定の電圧が加え
られるようにするほうが望ましい。この場合は、Ｌ1 を
Ｌ2 より更に大きくすることによって実現できる。この
状態を図２の直線に示す。
【００３８】
【発明の効果】以上のように本発明によれば、重負荷時
の出力電圧の低下を防ぎ、安定な電圧を供給することが
できる。さらに、負荷に至るまでの電圧降下が問題にな
るときは出力電圧を上昇させることも可能である。
の出力電圧の低下を防ぎ、安定な電圧を供給することが
できる。さらに、負荷に至るまでの電圧降下が問題にな
るときは出力電圧を上昇させることも可能である。
【図１】本発明の一実施例のチップの平面図である。
【図２】出力電圧ＶO の負荷変動特性のグラフである。
【図３】安定化電源回路のブロック図である。
【図４】基準電圧回路の回路図である。
【図５】従来の安定化電源回路のチップの平面図であ
る。
る。
１ 基準電圧回路 ２ 誤差増幅器 ３ 安定化電源回路 Ｑ1 ，Ｑ2 トランジスタ Ｑ3 出力トランジスタ Ｖref 基準電圧
Claims (1)
- 【請求項１】 出力トランジスタと、出力電圧をフィー
ドバックさせることにより定電圧を得るために出力トラ
ンジスタの入力部に設けた制御手段と、制御手段に基準
電圧を与える基準電圧回路とよりなり、 基準電圧回路は、エミッタ面積の小さい第１のトランジ
スタと、エミッタ面積が第１のトランジスタより大きい
第２のトランジスタによるカレントミラー回路を有し、 第１のトランジスタと出力トランジスタとの距離は、第
２のトランジスタと出力トランジスタの距離より大きい
ことを特徴とする安定化電源回路用半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205174A JP2851754B2 (ja) | 1992-07-31 | 1992-07-31 | 安定化電源回路用半導体集積回路 |
| US08/084,955 US5355078A (en) | 1992-07-31 | 1993-07-02 | Semiconductor integrated circuit for a stabilized power supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4205174A JP2851754B2 (ja) | 1992-07-31 | 1992-07-31 | 安定化電源回路用半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0651851A JPH0651851A (ja) | 1994-02-25 |
| JP2851754B2 true JP2851754B2 (ja) | 1999-01-27 |
Family
ID=16502653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4205174A Expired - Fee Related JP2851754B2 (ja) | 1992-07-31 | 1992-07-31 | 安定化電源回路用半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5355078A (ja) |
| JP (1) | JP2851754B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2100727C (en) * | 1993-07-16 | 2001-06-12 | Jonathan Orchard-Webb | Optimization circuit |
| JP4122909B2 (ja) * | 2002-09-13 | 2008-07-23 | 沖電気工業株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3341345A1 (de) * | 1983-11-15 | 1985-05-23 | SGS-ATES Deutschland Halbleiter-Bauelemente GmbH, 8018 Grafing | Laengsspannungsregler |
| US4524318A (en) * | 1984-05-25 | 1985-06-18 | Burr-Brown Corporation | Band gap voltage reference circuit |
| JPS61117613A (ja) * | 1984-11-13 | 1986-06-05 | Fuji Electric Co Ltd | 電流制限付定電圧電源回路 |
| NL9002716A (nl) * | 1990-12-11 | 1992-07-01 | Philips Nv | Voedingsschakeling. |
-
1992
- 1992-07-31 JP JP4205174A patent/JP2851754B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-02 US US08/084,955 patent/US5355078A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0651851A (ja) | 1994-02-25 |
| US5355078A (en) | 1994-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981027 |
|
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