JPH0651851A - 安定化電源回路用半導体集積回路 - Google Patents
安定化電源回路用半導体集積回路Info
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- JPH0651851A JPH0651851A JP4205174A JP20517492A JPH0651851A JP H0651851 A JPH0651851 A JP H0651851A JP 4205174 A JP4205174 A JP 4205174A JP 20517492 A JP20517492 A JP 20517492A JP H0651851 A JPH0651851 A JP H0651851A
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
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- Continuous-Control Power Sources That Use Transistors (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】
【目的】 安定化電源回路の重負荷による影響を防止す
る。 【構成】 エミッタ面積の小さいトランジスタQ1 とエ
ミッタ面積の大きいトランジスタQ2 および出力トラン
ジスタQ3 はともにICに組込まれている。トランジス
タQ1 と出力トランジスタQ3 との距離L1 は、トラン
ジスタQ2 と出力トランジスタQ3 との距離L2 よりも
大きくされる。
る。 【構成】 エミッタ面積の小さいトランジスタQ1 とエ
ミッタ面積の大きいトランジスタQ2 および出力トラン
ジスタQ3 はともにICに組込まれている。トランジス
タQ1 と出力トランジスタQ3 との距離L1 は、トラン
ジスタQ2 と出力トランジスタQ3 との距離L2 よりも
大きくされる。
Description
【0001】
【産業上の利用分野】本発明は、負荷の変化が大きくて
も安定な電圧供給を要求される安定化電源回路用半導体
集積回路の改良に関するものである。
も安定な電圧供給を要求される安定化電源回路用半導体
集積回路の改良に関するものである。
【0002】
【従来の技術】図3は、従来の安定化電源回路のブロッ
ク図である。
ク図である。
【0003】PNP型のトランジスタQ10のエミッタに
は入力電圧VI が与えられ、そのコレクタの出力電圧V
O は導線の抵抗R0 を介して負荷RL に与えられ、負荷
電流IO が流れる。
は入力電圧VI が与えられ、そのコレクタの出力電圧V
O は導線の抵抗R0 を介して負荷RL に与えられ、負荷
電流IO が流れる。
【0004】トランジスタQ10のベースには、破線で囲
まれた安定化電源回路3が接続され、出力電圧VO が一
定になるように制御する。
まれた安定化電源回路3が接続され、出力電圧VO が一
定になるように制御する。
【0005】安定化電源回路は半導体集積回路(IC)
に組込まれている。安定化電源回路3は、基準電圧回路
1,誤差増幅器2,出力トランジスタQ3,分圧用抵抗
RA およびRB 等により構成されている。
に組込まれている。安定化電源回路3は、基準電圧回路
1,誤差増幅器2,出力トランジスタQ3,分圧用抵抗
RA およびRB 等により構成されている。
【0006】トランジスタQ10の出力電圧VO は、抵抗
RA およびRB で分圧され、その中間の電圧VA は、出
力トランジスタQ3 の入力側のベースに接続された誤差
増幅器2のマイナス端子に入力される。
RA およびRB で分圧され、その中間の電圧VA は、出
力トランジスタQ3 の入力側のベースに接続された誤差
増幅器2のマイナス端子に入力される。
【0007】基準電圧回路1には入力電圧VI が与えら
れ、その出力である基準電圧Vrefは誤差増幅器2のプ
ラス端子に入力される。誤差増幅器2の出力は、出力ト
ランジスタQ3 のベースに与えられる。
れ、その出力である基準電圧Vrefは誤差増幅器2のプ
ラス端子に入力される。誤差増幅器2の出力は、出力ト
ランジスタQ3 のベースに与えられる。
【0008】このようにして、出力電圧VO の一部の電
圧VA を出力トランジスタQ3 のベース側にフィードバ
ックさせ、基準電圧Vref との差により出力トランジス
タQ 3 を制御し、出力電圧VO を安定化させる。
圧VA を出力トランジスタQ3 のベース側にフィードバ
ックさせ、基準電圧Vref との差により出力トランジス
タQ 3 を制御し、出力電圧VO を安定化させる。
【0009】図4は、基準電圧回路の一例の回路図であ
る。入力電圧VI は抵抗R3 を介してダイオード接続さ
れたトランジスタQ1 のコレクタに接続され、そのエミ
ッタは接地されている。入力電圧VI は、また、抵抗R
2 を介してトランジスタQ2 のコレクタに接続され、そ
のエミッタは抵抗R 1 を介して接地されている。トラン
ジスタQ1 とQ2 のベースは接続されている。トランジ
スタQ1 とQ2 は、カレントミラー回路を構成してい
る。トランジスタQ2 のエミッタ面積をトランジスタQ
1 のエミッタ面積より大きくすることにより、エミッタ
電流が同じ場合、ベース・エミッタ間の順方向電圧を小
さくすることができる。
る。入力電圧VI は抵抗R3 を介してダイオード接続さ
れたトランジスタQ1 のコレクタに接続され、そのエミ
ッタは接地されている。入力電圧VI は、また、抵抗R
2 を介してトランジスタQ2 のコレクタに接続され、そ
のエミッタは抵抗R 1 を介して接地されている。トラン
ジスタQ1 とQ2 のベースは接続されている。トランジ
スタQ1 とQ2 は、カレントミラー回路を構成してい
る。トランジスタQ2 のエミッタ面積をトランジスタQ
1 のエミッタ面積より大きくすることにより、エミッタ
電流が同じ場合、ベース・エミッタ間の順方向電圧を小
さくすることができる。
【0010】カレントミラー回路は、他の基準電圧回路
にも使用されている。これに使用されるトランジスタ
は、高い整合性が要求されるため、互いに近接させ、ま
た、温度差がないように、ICチップ内で発熱源となっ
ている出力トランジスタなどからは、それぞれ、できる
だけ等しい距離となるように設計していた。
にも使用されている。これに使用されるトランジスタ
は、高い整合性が要求されるため、互いに近接させ、ま
た、温度差がないように、ICチップ内で発熱源となっ
ている出力トランジスタなどからは、それぞれ、できる
だけ等しい距離となるように設計していた。
【0011】図5は、その一例であって、安定化電源回
路3のチップにおいて、出力トランジスタQ3 と、カレ
ントミラー回路を構成するトランジスタQ1 およびQ2
との間の距離L1 とL2 は、ほぼ等しくされている。
路3のチップにおいて、出力トランジスタQ3 と、カレ
ントミラー回路を構成するトランジスタQ1 およびQ2
との間の距離L1 とL2 は、ほぼ等しくされている。
【0012】入力電圧VI と接地との間には、トランジ
スタQ4 およびQ5 からなるカレントミラー回路に接続
されたトランジスタQ6 およびQ7 からなる差動増幅器
が設けられており、差動増幅器の出力はトランジスタQ
8 のベースに与えられ基準電圧Vref を出力する。
スタQ4 およびQ5 からなるカレントミラー回路に接続
されたトランジスタQ6 およびQ7 からなる差動増幅器
が設けられており、差動増幅器の出力はトランジスタQ
8 のベースに与えられ基準電圧Vref を出力する。
【0013】トランジスタQ6 のベースはトランジスタ
Q1 のコレクタに、トランジスタQ 7 のベースはトラン
ジスタQ2 のコレクタに接続されている。また、トラン
ジスタQ6 およびQ7 のエミッタは接地されている。
Q1 のコレクタに、トランジスタQ 7 のベースはトラン
ジスタQ2 のコレクタに接続されている。また、トラン
ジスタQ6 およびQ7 のエミッタは接地されている。
【0014】トランジスタQ8 の出力の基準電圧Vref
は、誤差増幅器2のプラス端子に入力される。
は、誤差増幅器2のプラス端子に入力される。
【0015】
【発明が解決しようとする課題】安定化電源回路の出力
電圧の負荷による変動は、一般に図3に示す誤差増幅器
2のゲインが無限大ではないため、負荷が大きくなるほ
ど出力電圧は低下していた。
電圧の負荷による変動は、一般に図3に示す誤差増幅器
2のゲインが無限大ではないため、負荷が大きくなるほ
ど出力電圧は低下していた。
【0016】たとえば、図3において負荷電流IO が0
A→1Aに変動した場合、誤差増幅器2のゲインが無限
大ではないため、IO =0AのときVA ≒Vref であっ
たV A が、IO =1AのときVA =Vref −10mVに
なったとすると(ここでVre f =1.25Vとする)、
IO =0Aのとき、
A→1Aに変動した場合、誤差増幅器2のゲインが無限
大ではないため、IO =0AのときVA ≒Vref であっ
たV A が、IO =1AのときVA =Vref −10mVに
なったとすると(ここでVre f =1.25Vとする)、
IO =0Aのとき、
【0017】
【数1】
【0018】一方IO =1Aのとき、
【0019】
【数2】
【0020】となり、負荷電流IO が0Aから1Aに変
化した場合、出力電圧が約0.8%低下するといったこ
とが生じていた。これは出力電圧VO の負荷変動特性を
示す図2の直線に示されている。
化した場合、出力電圧が約0.8%低下するといったこ
とが生じていた。これは出力電圧VO の負荷変動特性を
示す図2の直線に示されている。
【0021】これは、誤差増幅器2のゲインが無限大で
はないことによるものと考えられる。本発明の目的は、
この重負荷時の出力電圧の低下を防ぎ、より安定な電圧
を得ることにある。
はないことによるものと考えられる。本発明の目的は、
この重負荷時の出力電圧の低下を防ぎ、より安定な電圧
を得ることにある。
【0022】なお、図4におけるトランジスタQ4 ,Q
5 ,Q6 およびQ7 については、熱源からの影響が、ト
ランジスタQ1 およびQ2 に比較すると小さいので、特
に考慮する必要はない。
5 ,Q6 およびQ7 については、熱源からの影響が、ト
ランジスタQ1 およびQ2 に比較すると小さいので、特
に考慮する必要はない。
【0023】
【課題を解決するための手段】安定化電源回路用ICの
基準電圧回路部のエミッタ面積の小さい第1のトランジ
スタとエミッタ面積の大きい第2のトランジスタにより
カレントミラー回路を形成し、エミッタ面積の小さい第
1のトランジスタと発熱量の大きい出力トランジスタと
の距離を、エミッタ面積の大きい第2のトランジスタと
出力トランジスタとの距離よりも大きくした。
基準電圧回路部のエミッタ面積の小さい第1のトランジ
スタとエミッタ面積の大きい第2のトランジスタにより
カレントミラー回路を形成し、エミッタ面積の小さい第
1のトランジスタと発熱量の大きい出力トランジスタと
の距離を、エミッタ面積の大きい第2のトランジスタと
出力トランジスタとの距離よりも大きくした。
【0024】
【作用】以上のような構成とすることにより、重負荷時
の出力電圧の低下を防ぐことができる。
の出力電圧の低下を防ぐことができる。
【0025】
【実施例】図1は、本発明による安定化電源回路3を組
込んだICの平面図である。基準電圧回路のカレントミ
ラー回路を構成する第1のトランジスタQ1 と出力トラ
ンジスタQ3 との距離L1 は、カレントミラー回路を構
成する第2のトランジスタQ2 と出力トランジスタQ3
との距離L2 との距離よりも大きい。また、トランジス
タQ1 のエミッタ面積はトランジスタQ2 のエミッタ面
積よりも小さい。
込んだICの平面図である。基準電圧回路のカレントミ
ラー回路を構成する第1のトランジスタQ1 と出力トラ
ンジスタQ3 との距離L1 は、カレントミラー回路を構
成する第2のトランジスタQ2 と出力トランジスタQ3
との距離L2 との距離よりも大きい。また、トランジス
タQ1 のエミッタ面積はトランジスタQ2 のエミッタ面
積よりも小さい。
【0026】重負荷時で出力トランジスタQ3 が発熱
し、ICチップ内で温度勾配が発生したとき、トランジ
スタQ1 とQ2 の接合温度Tj1,Tj2を比較すると、ト
ランジスタQ1 のほうが出力トランジスタQ3 から離れ
ているため、Tj1<Tj2となっている。
し、ICチップ内で温度勾配が発生したとき、トランジ
スタQ1 とQ2 の接合温度Tj1,Tj2を比較すると、ト
ランジスタQ1 のほうが出力トランジスタQ3 から離れ
ているため、Tj1<Tj2となっている。
【0027】ここで、基準電圧Vref がどのように変化
するかを図4について考察する。図4において、各トラ
ンジスタのエミッタ電流をIE ,コレクタ電流をIC ,
ベース・エミッタ電圧をVBEとし、それぞれに付した数
字は各トランジスタの番号に対応する。なお、R1 =1
KΩ,R2 =R3 =10KΩとする。
するかを図4について考察する。図4において、各トラ
ンジスタのエミッタ電流をIE ,コレクタ電流をIC ,
ベース・エミッタ電圧をVBEとし、それぞれに付した数
字は各トランジスタの番号に対応する。なお、R1 =1
KΩ,R2 =R3 =10KΩとする。
【0028】図4の各部の電流,電圧の関係は以下のよ
うになる。 IE1=(Vref −VBE6 )/R3 IE2=(Vref −VBE7 )/R2 トランジスタQ4 およびQ5 はカレントミラー回路であ
るから、IC4=IC5、したがってVBE6 =VBE7 、ま
た、R2 =R3 であるから、IE1=IE2=IC4=IC5と
なる。これらをIE とする。ただし、ベース電流は無視
してある。
うになる。 IE1=(Vref −VBE6 )/R3 IE2=(Vref −VBE7 )/R2 トランジスタQ4 およびQ5 はカレントミラー回路であ
るから、IC4=IC5、したがってVBE6 =VBE7 、ま
た、R2 =R3 であるから、IE1=IE2=IC4=IC5と
なる。これらをIE とする。ただし、ベース電流は無視
してある。
【0029】
【数3】
【0030】Tj1=Tj2の時は
【0031】
【数4】
【0032】ただしトランジスタQ1 とQ2 のエミッタ
面積費は1:10とする。一方、Tj1<Tj2のときは、
仮にTj2のほうがTj1より1℃高いとすると、順方向電
圧の温度特性は、約−2mV/℃であるので、(VBE1
−VBE2)は約2mV上昇する。これを(3)式に入れて
考えると、その右辺の第2項が大きくなることになり、
結果としてVref の値が上昇する。上昇値をΔVref と
すると、
面積費は1:10とする。一方、Tj1<Tj2のときは、
仮にTj2のほうがTj1より1℃高いとすると、順方向電
圧の温度特性は、約−2mV/℃であるので、(VBE1
−VBE2)は約2mV上昇する。これを(3)式に入れて
考えると、その右辺の第2項が大きくなることになり、
結果としてVref の値が上昇する。上昇値をΔVref と
すると、
【0033】
【数5】
【0034】つまり、ICチップ内で温度勾配が発生す
る重負荷時に、基準電圧Vref が上昇するようになって
いる。
る重負荷時に、基準電圧Vref が上昇するようになって
いる。
【0035】これを従来例での(2)式に入れて考える
と、Vref に連動して、出力電圧V O が上昇することに
なる。
と、Vref に連動して、出力電圧V O が上昇することに
なる。
【0036】これにより、従来例での重負荷時の出力電
圧VO の低下を防ぐことができ、トランジスタQ1 およ
びQ2 と出力トランジスタQ3 との距離L1 およびL2
の値を適切に調整すれば、出力電圧VO の負荷変動を小
さく抑えることも可能となる。この状態を図2の直線
に示す。
圧VO の低下を防ぐことができ、トランジスタQ1 およ
びQ2 と出力トランジスタQ3 との距離L1 およびL2
の値を適切に調整すれば、出力電圧VO の負荷変動を小
さく抑えることも可能となる。この状態を図2の直線
に示す。
【0037】また、重負荷時に負荷までの導線が長く、
導線による電圧降下やコレクタ部分での接触抵抗による
電圧降下が問題になる場合などは、重負荷時に出力電圧
VOが上昇するようにし、負荷RL に所定の電圧が加え
られるようにするほうが望ましい。この場合は、L1 を
L2 より更に大きくすることによって実現できる。この
状態を図2の直線に示す。
導線による電圧降下やコレクタ部分での接触抵抗による
電圧降下が問題になる場合などは、重負荷時に出力電圧
VOが上昇するようにし、負荷RL に所定の電圧が加え
られるようにするほうが望ましい。この場合は、L1 を
L2 より更に大きくすることによって実現できる。この
状態を図2の直線に示す。
【0038】
【発明の効果】以上のように本発明によれば、重負荷時
の出力電圧の低下を防ぎ、安定な電圧を供給することが
できる。さらに、負荷に至るまでの電圧降下が問題にな
るときは出力電圧を上昇させることも可能である。
の出力電圧の低下を防ぎ、安定な電圧を供給することが
できる。さらに、負荷に至るまでの電圧降下が問題にな
るときは出力電圧を上昇させることも可能である。
【図1】本発明の一実施例のチップの平面図である。
【図2】出力電圧VO の負荷変動特性のグラフである。
【図3】安定化電源回路のブロック図である。
【図4】基準電圧回路の回路図である。
【図5】従来の安定化電源回路のチップの平面図であ
る。
る。
1 基準電圧回路 2 誤差増幅器 3 安定化電源回路 Q1 ,Q2 トランジスタ Q3 出力トランジスタ Vref 基準電圧
Claims (1)
- 【請求項1】 出力トランジスタと、出力電圧をフィー
ドバックさせることにより定電圧を得るために出力トラ
ンジスタの入力部に設けた制御手段と、制御手段に基準
電圧を与える基準電圧回路とよりなり、 基準電圧回路は、エミッタ面積の小さい第1のトランジ
スタと、エミッタ面積が第1のトランジスタより大きい
第2のトランジスタによるカレントミラー回路を有し、 第1のトランジスタと出力トランジスタとの距離は、第
2のトランジスタと出力トランジスタの距離より大きい
ことを特徴とする安定化電源回路用半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4205174A JP2851754B2 (ja) | 1992-07-31 | 1992-07-31 | 安定化電源回路用半導体集積回路 |
US08/084,955 US5355078A (en) | 1992-07-31 | 1993-07-02 | Semiconductor integrated circuit for a stabilized power supply circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4205174A JP2851754B2 (ja) | 1992-07-31 | 1992-07-31 | 安定化電源回路用半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0651851A true JPH0651851A (ja) | 1994-02-25 |
JP2851754B2 JP2851754B2 (ja) | 1999-01-27 |
Family
ID=16502653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4205174A Expired - Fee Related JP2851754B2 (ja) | 1992-07-31 | 1992-07-31 | 安定化電源回路用半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5355078A (ja) |
JP (1) | JP2851754B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2100727C (en) * | 1993-07-16 | 2001-06-12 | Jonathan Orchard-Webb | Optimization circuit |
JP4122909B2 (ja) * | 2002-09-13 | 2008-07-23 | 沖電気工業株式会社 | 半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3341345A1 (de) * | 1983-11-15 | 1985-05-23 | SGS-ATES Deutschland Halbleiter-Bauelemente GmbH, 8018 Grafing | Laengsspannungsregler |
US4524318A (en) * | 1984-05-25 | 1985-06-18 | Burr-Brown Corporation | Band gap voltage reference circuit |
JPS61117613A (ja) * | 1984-11-13 | 1986-06-05 | Fuji Electric Co Ltd | 電流制限付定電圧電源回路 |
NL9002716A (nl) * | 1990-12-11 | 1992-07-01 | Philips Nv | Voedingsschakeling. |
-
1992
- 1992-07-31 JP JP4205174A patent/JP2851754B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-02 US US08/084,955 patent/US5355078A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2851754B2 (ja) | 1999-01-27 |
US5355078A (en) | 1994-10-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981027 |
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