JP2697299B2 - 差動増幅用ｍｏｓ半導体回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOSトランジスタにより構成され１対の入
力信号を受けてディジタル化信号を出力する差動増幅用
の半導体回路に関する。

〔従来の技術〕

センサや入力キー類の出力信号は厳密にはその値が種
々の因子により影響されるアナログ信号であって、これ
をディジタルな信号に変換してマイクロコンピュータ等
に与えるにはいわば１ビットのAD変換用のコンパレータ
ないしディジタル化回路が必要で、集積回路装置に多数
個組み込んで置きその内の必要な信号チャネル数だけ随
時使用できるようにするのが便利である。

かかる簡単なAD変換動作を正確に行なうにはゲインの
高い差動増幅回路を利用するのが有利であり、かつ経済
的に集積回路装置に組み込むにはこれをMOS回路にする
のが有利である。本発明はかかる用途に適する差動増幅
用のMOS半導体回路に関し、以下その従来例を第２図を
参照して簡単に説明する。

１対のｎチャネルMOSトランジスタ１と２が差動増幅
用のトランジスタで、それらのゲートに入力信号S1とS2
がそれぞれ与えられる。その上の電源電圧Ｖ側の電流ミ
ラー回路を構成する２個のｐチャネルMOSトランジスタ
３と４はいずれも増幅負荷用であって、その内の基準電
流側トランジスタ３は増幅トランジスタ１と直列接続さ
れて一方の電流分路を，従動電流側トランジスタ４は増
幅トランジスタ２と直列接続されて他方の電流分路をそ
れぞれ構成し、両電流分路は互いに並列接続されて、後
者内の増幅トランジスタ２と負荷トランジスタ４の相互
接続点の電位がディジタル化信号DSとして出力される。

接地電位Ｅ側の電流ミラー回路は上述の２個の電流分
路に対し定電流を供給するためのもので、抵抗５と直列
接続された基準電流トランジスタ６と従動電流トランジ
スタ７とからなり、この例ではいずれもｎチャネルMOS
トランジスタとされて従動電流トランジスタ７の方から
両電流分路に対して定電流が供給される。

この第２図の差動増幅回路により例えばセンサから出
力されるアナログ信号をディジタル化するには、センサ
の出力信号を入力信号S1とし、これと比較すべき基準値
をもつ基準電圧を入力信号S2として与え、センサ信号の
アナログ値の基準電圧との大小に応じて「Ｌ」または
「Ｈ」の論理値をとるディジタル化信号DSを取り出す。

このように構成された差動増幅回路はアナログ信号を
正確にディジタル化するに適したごく低い動作しきい値
をもち、そのディジタル化ないしは比較動作の精度の向
上にはトランジスタ７により供給される定電流値を増し
て差動増幅回路の動作ゲインを上げるのが有効である。

〔発明が解決しようとする課題〕

上述の差動増幅回路はディジタル化精度が高い特長を
有するが、これからディジタル化信号を受けるマイクロ
コンピュータ等の負荷側の動作速度が最近益々向上し、
これに応じて負荷駆動速度を高める上で問題が出て来
た。

この負荷駆動速度を向上させるには、負荷駆動能力を
上げて負荷内の例えば静電容量の充放電に要する時間を
短縮するのが最も簡単かつ有効で、これにも第２図の定
電流トランジスタ７から増幅トランジスタ１と２を含む
並列電流分路に対して供給する定電流値を増すのが有効
であるが、これが過大になるとトランジスタが飽和領域
に入って回路が正常に動作しなくなり、これを避けるた
めトランジスタを大形化するとチップサイズが増して不
経済になり消費電流も当然大きくなる。

本発明の目的は従来のかかる難点を解消して、トラン
ジスタを大型化したり消費電流を増加させたりすること
なく、差動増幅用MOS半導体回路の負荷駆動速度を向上
することにある。

〔課題を解決するための手段〕

同一基板内に形成されるMOSトランジスタにより構成
され１対の入力を受けてディジタル化信号を出力する半
導体回路であって、増幅トランジスタと増幅負荷トラン
ジスタとをそれぞれ直列接続した１対の電流分路を並列
接続して定電流を定電流供給用トランジスタにより供給
し、前記１対の増幅トランジスタのサブストレート電位
をソースとドレインの電位から独立させ、前記１対の増
幅トランジスタのサブストレート領域と前記定電流供給
用トランジスタのサブストレート領域を共通化し、増幅
トランジスタのゲートにそれぞれ入力信号を与えて一方
の電流分路の増幅トランジスタと増幅負荷トランジスタ
の相互接続点からディジタル化信号を取り出すことによ
り上述の目的が達成される。さらに、ディジタル化信号
をゲートに受ける別の増幅トランジスタとこれに定電流
を供給する別の定電流トランジスタを設け、両者の相互
接続点からディジタル化信号を取り出すようにするのが
有利である。

〔作用〕

前述の第２図に示すように、従来から増幅トランジス
タ１や２はそのサブストレートをソースと接続した状態
で使用していたが、本発明では前項の構成にいうように
そのサブストレートの電位をソースやドレインの電位か
ら独立させることにより、そのソース層とサブストレー
ト用のウエルとの間にも空乏層が広がるいわゆる基板効
果を発生させる。これにより、ウエルの電位がソース層
の電位とドレイン層の電位の中間になって従来よりドレ
イン層側に近付くので、ゲートとウエルの間の電位差が
減少してゲートの実効静電容量や浮遊静電容量が減少す
る。本発明はかかる効果を利用して入力信号の変化に対
する増幅トランジスタの応答を速め、従って負荷に対す
る駆動速度を高めるようにしたものである。さらに、増
幅トランジスタのサブストレート領域と定電流供給用ト
ランジスタのサブストレートを共通化することで、従来
必要であった分離領域を省くことができチップ面積を節
約できる。

〔実施例〕

以下、第１図を参照して本発明による差動増幅用MOS
半導体回路の実施例を説明する。図では一点鎖線で囲ん
で示す差動増幅回路10内の第２図に対する部分に同じ符
号が不されており、説明の重複部分は省略することとす
る。図には、その出力側に関連回路例が加えられてい
る。

この第１図の差動増幅回路10の第２図と異なるところ
は、増幅トランジスタ１と２ともそのサブストレートを
ソースと接続せず、従って電位的にソースおよびドレイ
ンの双方から独立させることにより、前述のように入力
信号S1やS2の時間的な変化に対する両増幅トランジスタ
１と２の応答を従来よりも高めた点にある。なお、定電
流トランジスタ７から増幅トランジスタ１と２を含む２
個の電流分路に供給する定電流値はもちろんそれらに流
れる電流が飽和しない程度に設定され、かつ両増幅トラ
ンジスタ１と２とも差動増幅用であるから、いずれの動
作点もゲートに受ける入力信号S1やS2に対して電流がほ
ぼ線形に変化し得る範囲内に設定される。

また第１図の実施例では、増幅トランジスタ１と２の
サブストレート用のウエルが図では破線で簡略に示すよ
う定電流トランジスタ７のサブストレート用のウエルと
共通化される。これによって第２図のように増幅トラン
ジスタ用と定電流トランジスタ用のウエルを相互に分離
する必要がある従来回路と比べて、差動増幅回路10の組
み込みに要するチップ面積を節約できる。実験によれ
ば、かかるウエルの共通化によって増幅トランジスタ１
と２の高応答速度の特長は失われない。

さらに第１図の実施例では、負荷に対する駆動能力を
上げるために差動増幅回路から出力されるディジタル化
信号DSがもう１段増幅される。このため、図のように接
地電位Ｅ側の電流ミラー回路にｎチャネル形の従動電流
トランジスタ８を追加し、これを増幅用負荷としディジ
タル化信号DSをゲートに受けるｐチャネル形の別の増幅
トランジスタ９を設け、両者の相互接続点からディジタ
ル化信号を取り出す。かかる増幅トランジスタ９を設け
るとゲートの充放電に要する時間だけ応答が遅れる場合
があるが、本発明では差動増幅回路10の応答が充分早い
のでこのおそれは少なく、回路の総ゲインを上げてディ
ジタル化の精度を高め、かつ駆動能力を上げて負荷駆動
速度を高めることができる。

以上のように作られたディジタル化信号はもちろんそ
のままで出力することでよいのであるが、第１図の実施
例ではさらにインバータ回路20が設けられており、１対
の相補トランジスタ21と22の共通接続ゲートにディジタ
ル化信号を受け、両者の相互接続点から出力信号Soを取
り出すようになっている。

なお、差動増幅回路10の増幅トランジスタ１と２のサ
ブストレート前述のように電位的にそのソースやドレイ
ンから独立させる構成はそれらの動作の飽和を防止する
上でも有用であり、しかもそれらの応答を速めるため定
電流トランジスタ７の供給電流を増す必要をなくして消
費電流の増加を防止する上でとくに有用なことが施策結
果から実証されている。

〔発明の効果〕

以上のとおり本発明では、MOSトランジスタにより構
成されてアナログ入力信号を受けてディジタル化信号を
出力する半導体回路において、増幅トランジスタと増幅
負荷をそれぞれ直列接続した１対の電流分路を並列接続
して定電流を供給し、増幅トランジスタのサブストレー
ト電位をソースとドレインから独立させて、増幅トラン
ジスタのゲートにそれぞれ入力信号を与え一方の電流分
路の増幅トランジスタと増幅負荷の相互接続点からディ
ジタル化信号を取り出すことによって、次の効果を上げ
ることができる。

（ａ）ソース層とサブストレート間に空乏層が広がる基
板効果によりゲートの実効静電容量や浮遊静電容量を減
少させて、入力信号の変化に対する増幅トランジスタの
応答を速め、駆動トランジスタ等を大形化したり消費電
流を増加させたりすることなく、負荷駆動速度を高める
ことができる。

（ｂ）増幅トランジスタのサブストレート用ウエルを定
電流トランジスタ７用のウエルと共通して、これらのウ
エルを相互に分離する必要がある従来回路と比べて、差
動増幅回路の組み込みに要するチップ面積を節約でき
る。

（ｃ）差動増幅回路の高応答速度を利用してそれから出
力されるディジタル化信号をもう１段増幅すれば、回路
の総ゲインを上げてディジタル化の精度を高め、かつ駆
動能力を向上して負荷駆動速度を一層高めることができ
る。

【図面の簡単な説明】

第１図は本発明による差動増幅用MOS半導体回路の実施
例回路図である。第２図は従来技術による差動増幅回路
の回路図である。これらの図において、 1,2:増幅トランジスタ、3,4:増幅負荷ないし負荷トラン
ジスタ、5:定電流設定抵抗、6:基準電流トランジスタ、
7,8:定電流トランジスタないし従動電流トランジスタ、
9:別の増幅トランジスタ、10:差動増幅回路、20:インバ
ータ回路、21,22:インバータ用トランジスタ、DS:ディ
ジタル化信号、E:接地電位、S1,S2:入力信号、V:電源電
圧、である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】同一基板内に形成されるMOSトランジスタ
   により構成され１対の入力を受けてディジタル化信号を
   出力する半導体回路であって、増幅トランジスタと増幅
   負荷トランジスタとをそれぞれ直列接続した１対の電流
   分路を並列接続して定電流を定電流供給用トランジスタ
   により供給し、前記１対の増幅トランジスタのサブスト
   レート電位をソースとドレインの電位から独立させ、前
   記１対の増幅トランジスタのサブストレート領域と前記
   定電流供給用トランジスタのサブストレート領域を共通
   化し、増幅トランジスタのゲートにそれぞれ入力信号を
   与えて一方の電流分路の増幅トランジスタと増幅負荷ト
   ランジスタと相互接続点からディジタル化信号を取り出
   すようにしたことを特徴とする差動増幅用MOS半導体回
   路。
2. 【請求項２】請求項１に記載の回路において、ディジタ
   ル化信号をゲートに受ける別の増幅トランジスタとこれ
   に定電流を供給する別の定電流供給用トランジスタを設
   け、両者の相互接続点から増幅されたディジタル化信号
   を取り出すようにしたことを特徴とする差動増幅用MOS
   半導体回路。