KR20070065776A

KR20070065776A - 불휘발성 반도체 메모리 장치

Info

Publication number: KR20070065776A
Application number: KR1020060080689A
Authority: KR
Inventors: 스호이치 카와므라
Original assignee: 삼성전자주식회사
Priority date: 2005-12-20
Filing date: 2006-08-24
Publication date: 2007-06-25
Also published as: KR100802058B1; JP2007172718A; US20070140015A1

Abstract

본 발명의 불휘발성 반도체 메모리 장치는, 제 1 웰에 형성되며 기록 및 소거 검증에 필요한 기준 전압에 응답하여 제 1 전압을 출력하는 메모리 셀과, 제 2 웰에 형성되며 기록 및 소거 검증시 상기 기준 전압에 응답하여 제 2 전압을 발생시키는 기준 셀과, 상기 검증 동작시 상기 제 1 전압과 상기 제 2 전압을 비교하여 상기 메모리 셀의 검증 패스(Verify Pass) 여부를 검출하는 비교회로와 그리고 검증시에 상기 제 1 웰과 상기 제 2 웰에 동일한 바이어스 전압을 인가하는 바이어스 인가 수단을 포함한다.

이러한 구성에 따르면, 과소거된 셀이 존재하는 경우에도 정확한 소거 검증이 가능한 불휘발성 반도체 메모리 장치를 구현할 수 있다.

Description

불휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치의 구성 블록도;

도 2는　메모리 셀에 백 바이어스를 인가했을 경우의 워드 라인 전압과 셀에 흐르는 전류와의 관계를 나타내는 특성도;

도 3은 본 발명에 이용하는 전압 바이어스 회로의 일례를 나타내는 회로도;

도 4는 도 3의 회로에 있어서의 각부의 동작을 나타내는 타이밍 파형도;

도 5a는 NOR형 EEPROM의 회로도;

도 5b는 NOR형 EEPROM의 단면 구조도;

도 6은 기록 또는 소거동작 이후의 각 셀의 문턱 전압의 분포를 나타내는 도면;

도 7은　과소거가 행해진 소거 셀이 있는 경우의 소거 셀의 문턱 전압의 분포도;

도 8은　NOR형 EEPROM의 소거 검증에 대해 과소거된 메모리 셀이 존재하는 경우의 문제점을 설명하는 도면;

도 9는 소거 검증 후와 소프트의 쓰기 반환을 행한 후의 문턱 전압의 변화를 나타내는 도면;

도 10은　부전압 바이어스를 걸쳤을 때의 과소거 셀과 선택 셀과의 워드 라인 전압과 셀을 흐르는 전류와의 관계를 나타낸 도면.

*도면의 주요부분에 대한 부호의 설명*

401 : 부전압 발생 회로 402, 403 : 부전압 바이어스 회로

404 : 메모리 셀 어레이 405 : 기준 셀

408 :　비교 회로 409 : P웰

410 : P웰

본 발명은 불휘발성 반도체 메모리 장치에 관련된 것으로, 특히 NOR형 EEPROM의 소거 검증 효율을 높일 수 있는 불휘발성 반도체 메모리 장치에 관한 것이다.

종래의 불휘발성 반도체 메모리 장치의 일례로서 NOR형 EEPROM(Electrically　Erasable　and　Programmable　ROM)의 회로가 도 5에 도시되었다. 도 5(a)는 회로도를, 도 5(b)는 도 5(a)의 점선으로 둘러싸인 부분의 단면 구조도를 나타낸다.

NOR형 EEPROM에서는, 메모리 셀 트랜지스터 M1, M2,…M6,…의 소스끼리는 공통 소스 라인(SL)에, 드레인끼리는 비트 라인(BL2)에 서로 병렬 연결되어 있다. 메모리 셀 트랜지스터 M1, M2,…M6,…의 각 게이트에는 워드 라인 WL1, WL2,…WL6, 가 각각 노어 열(NOR Array)이 구성되어 있다. 또, 이 NOR 열에 인접해 다른 복수 의 NOR 열이 배치되고 있다. 이러한 복수의 NOR열은 메모리 셀 어레이를 구성하고 반도체 기판(100) 내의 P웰(300)에 형성된다. 통상, 웰의 구조는 2겹이 되어 있어, P형 반도체 기판(100)에, N형 불순물을 주입하여 N웰(200)을 형성하고, N웰(200)의 일부에 P형 불순물을 주입하여 P웰(300)을 형성한다. N형의 메모리 셀 트랜지스터는, 이 P웰(300)에 형성된다.

각 메모리 셀 트랜지스터 M1, M2,…M6,…의 컨트롤 게이트 CG1, CG2,…CG6,…는, 워드 라인 WL1, WL2,…WL6,…에 접속되고 있다. 그리고 메모리 셀 트랜지스터 M1, M2,…M6,…의 플로팅 게이트 FG1, FG2,…FG6,…에 전자를 주입하는 것에 의해 기입이 행해지며, 주입된 전자를 플로팅 게이트 FG1, FG2,…FG6,…로부터 이탈시키는 방식으로 소거가 행해진다.

일반적으로 기입은 선택된 셀의 워드 라인(WL)와 비트 라인(BL)과에 고전압을 인가해, 공통 소스 라인(SL)을 거의 접지 전위에 유지해, 기판(100) 또는 P웰(300)을 접지레벨로 유지하며, 셀 트랜지스터의 드레인 근처에서 핫 일렉트론을 플로팅 게이트(FG)에 주입시키는 방식으로 행해진다. 이것을 채널 핫 일렉트론(CHE) 방식이라고 부르고 있다.

한편, 소거는 워드 라인(WL)을 접지 전위 또는 부(-)전압으로 바이어스하고, 비트 라인(BL)을 플로팅 시킨 상태로, 기판(100) 또는 P웰(300)을 접지해, 공통 소스 라인(SL)에 고전압을 인가해, 플로팅 게이트(FG)로부터 일렉트론을 소스에 뽑아내는 것으로 행해진다. 이것을 확산층 FN-터널링 방식이라고 부르고 있다. 또 소거는, 워드 라인(WL)으로 접지 전압 또는 부전압을 공급하고, 비트 라인(BL) 및 공통 소스 라인(SL)을 플로팅 시킨 상태로 P웰(300)에 고전압을 인가하여 플로팅 게이트(FG)로부터 전자를 기판으로 이탈시키는 방식으로 이루어진다. 이러한 소거 방식을 기판 FN-터널링 방식이라 한다.

기입 동작 이후에는 메모리 셀 트랜지스터의 문턱전압(Vt)이 높아지고, 소거동작이 행해지면 문턱전압(Vt)은 낮아진다.

도 6은 기입 또는 소거가 행해진 후의 기입 셀 또는 소거 셀의 문턱전압(Vt)의 분포를 나타낸 것이다. 일반적으로, 기입은 바이트(Byte) 또는 워드(Word) 단위로 행해지지만, 소거는 모든 메모리 셀 트랜지스터에 대해 일괄적으로 행해진다.

소거가 완전하게 행해졌는지를 확인하는 것은 소거 검증(Erase Verify)으로 불리는 방법에 따른다. 소거 검증은, 도 6에 소거 셀의 문턱전압(Vte)보다 큰 기준 전압(V_R)을 검증 대상 셀 트랜지스터의 워드 라인(WL)에 인가하고, 다른 셀 트랜지스터의 워드 라인은 접지 전위로 인가하여, 턴온(Turn on)되면 소거가 완료되었다고 판단하고, 턴온되지 않는 경우에는 소거가 불완전이라고 판단하여 재차 소거 동작을 실시한다.

NOR형의 EEPROM에서는, 그림 5에 도시된 바와 같이 메모리 셀이 병렬로 배치되어 있기 때문에, 셀의 과소거(Over Erase)가 문제가 된다. 과소거란, 소거가 과도하게 행해진 결과, 소거 셀의 문턱전압(Vt)이 적정한 범위의 하한을 넘어 버리는 것이다. 도 7은, 소거 검증의 결과, 과소거가 행해진 소거 셀이 있는 경우의 소거 셀의 문턱 전압의 분포를 나타낸 것이다.

도 8은 NOR형의 EEPROM에서 과소거된 메모리 셀이 존재하는 경우의 문제점을 설명하기 위한 도면이다. 도 8을 참조하면, 메모리 셀(10)이 선택되어 소거 검증 동작이 진행된다. 메모리 셀(10)의 컨트롤 게이트와 접속된 워드 라인 (WL1)에는 기준 전압(V_R)이 인가되며 선택되어 있지 않은 메모리 셀(20)의 워드 라인 (WL2)는 접지 전위가 인가된다. 이때, 메모리 셀(20)이 적정한 소거 셀인 경우에는, 메모리 셀(20)은 오프(Off) 상태에 있기 때문에, 비트 라인(BL)으로부터 메모리 셀(20)을 경유하여 공통 소스 라인(SL)으로 흐르는 전류는 없다. 그리고 선택된 메모리 셀(10)이 완전하게 소거된 셀인 경우, 메모리 셀(10)은 온(On) 상태가 된다. 이때에 비트 라인(BL)으로부터 메모리 셀(10)을 경유하여 흐르는 전류(Ie)가 허용범위 이내인 경우, 소거 검증은 패스(Pass), 그렇지 않은 경우는 페일(Fail)로 판단한다.

메모리 셀(20)이 과소거 셀이었을 경우에는, 메모리 셀(20)은 완전하게는 오프 상태가 되지 않고, 비트 라인(BL)으로부터 메모리 셀(20)을 경유하여 누설 전류(Il)가 흐른다. 이 누설 전류(Il)는 메모리 셀(10)을 흐르는 전류 (Ie)와 중첩되어 검출된다. 따라서, 메모리 셀(10)의 소거가 완전하게 이루어지지 않고 메모리 셀(10)을 흐르는 전류(Ie)가 작아져서 페일(Fail)로 판단되어야 할 것이,패스(Pass)로 잘못 판단될 수 있다.

이러한 과소거 셀에 의한 문제를 해결하기 위해서, 소거 후에 소프트 프로그램을 행하여 과소거를 보상하는 방식이 행해지고 있었다.

이 경우, 과소거된 메모리 셀(20)을 흐르는 누설 전류(Il)에 의해 외관상 소거 검증시 패스 되었지만, 소거가 충분하지 않은 메모리 셀(10)의 문턱 전압이, 소프트 프로그램에 의한 메모리 셀(20)의 과소거가 해소된다. 그러나 이 경우, 기준치보다 높은 본래의 문턱전압(Vt)으로 돌아와 버리기 때문에, 소거 후의 읽기를 행했을 때에 마진 불량을 일으키는 염려가 있었다.

도 9는, 소거 검증 후와 소프트 프로그램 후의 소거 셀의 문턱전압(Vt)의 변화를 나타낸 그림이다. 도 9는 소프트 프로그램 이후 소거가 불충분한 메모리 셀(Under　erase　bit) 때문에, 소거 셀의 문턱 전압(Vt)의 분포(ERS　Vt분포)가 확장되는 경향을 간략히 보여주고 있다.

과소거 메모리 셀에 의한 누설 전류의 영향을 받지 않는 소거 검증(Erase Verify)을 행하기 위해서는, 과소거 메모리 셀이 누설 전류를 흘리지 않는 상태를 만들어 낼 필요가 있다. 이를 위하여, 메모리 셀이 형성되고 있는 P웰에 부(-)전압을 인가해 메모리 셀에 백 바이어스를 제공하고, 그에 따르는 메모리 셀의 문턱전압(Vt)를 올려, 과소거 메모리 셀이 비선택되는 경우, 비선택 메모리 셀을 오프 상태로 설정하여 누설 전류를 흘리지 않게 하는 방법이 있다.

그러나 이 방법에서는 소거 검증을 행하기 위해 선택된 메모리 셀의 문턱 전압도 백 바이어스 효과를 받아 함께 상승하게 된다. 이 경우, 기준 전압(V_R)을 인가해 소거 검증을 행할 수가 없게 되는 문제가 있다.

도 10은, 부(-)전압 바이어스를 인가했을 때의 과소거 셀과 선택 셀의 워드 라인 전압(Vwl)과 셀을 흐르는 전류(Icell)와의 관계를 나타낸 것이다. 도 10으로부터 알 수 있는 바와 같이, 부(-)전압 바이어스에 의해 과소거 셀의 누설 전류는 사라지는 대신, 선택 셀의 문턱 전압도 상승하여 동일한 전압(EV level)을 워드 라인에 인가했을 때의 독출 전류가 감소하여 소거 검증을 할 수 없게 된다.

소거 검증에 관한 세부적인 기술은 특허 문헌 1 내지 3에 자세하게 소개되어 있으며 본 발명의 레퍼런스에 포함된다.

특허 문헌 1은, 프로그램 검증 방식에 관한 것으로, 프로그램된 셀의 하한과 상한을 규정하는 기준 전압(레퍼런스 전압)을 사용해 검증(Verify)을 행하는 것이다. 특허 문헌 2에서는, NAND 플래시 메모리의 소거 검증 방식에 관한 것으로, 소거된 셀의 문턱전압(Vt)을 백 바이어스의 영향 없이 정확하게 검증하기 위한 방법에 대해 기재하고 있다. 특허 문헌 3은, 소거 셀의 문턱전압(Vt)을 제어하여 읽기 시에는 백 바이어스를 주는 것으로 EEPROM의 구동 능력을 향상시키는 것이 기재되어 있다.

[특허 문헌 1]　일본공개특허공보 2001－127176호

[특허 문헌 2]　일본공개특허공보 2004－185688호

[특허 문헌 3]　일본공개특허공보 2004－348802호

　본 발명은, 상술한 문제점을 해결하기 위한 것으로 과소거 셀의 누설 전류의 영향을 없게 해, 소거 검증을 확실히 행할 수가 있는 불휘발성 반도체 메모리 장치를 제공하는 것을 목적으로 한다.

상술한 목적을 달성하기 위한 본 발명의 불휘발성 반도체 메모리 장치는, 제 1 웰에 형성되며, 기록 및 소거 검증에 필요한 기준 전압에 응답하여 제 1 전압을 출력하는 메모리 셀과, 제 2 웰에 형성되며, 기록 및 소거 검증시, 상기 기준 전압에 응답하여 제 2 전압을 발생시키는 기준 셀과, 상기 검증 동작시, 상기 제 1 전압과 상기 제 2 전압을 비교하여 상기 메모리 셀의 검증 패스(Verify Pass) 여부를 검출하는 비교회로와 및 검증시에 상기 제 1 웰과 상기 제 2 웰에 동일한 바이어스 전압을 인가하는 바이어스 인가 수단을 포함한다.

바람직한 실시예에 있어서, 상기 바이어스 인가 수단은, 부전압을 발생시키는 부전압 발생 회로; 검증의 타이밍 신호에 응답해, 상기 부전압을 소정의 전압 레벨로 조정하여 상기 바이어스 전압으로 공급하는 부전압 바이어스 회로를 포함한다.

바람직한 실시예에 있어서, 상기 바이어스 전압을 -1V인 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 메모리 셀은 NOR형 메모리 셀인 것을 특징으로 한다.

상술한 목적을 달성하기 위한 본 발명의 다른 특징에 따른 불휘발성 반도체 메모리 장치는, 제 1 웰에 형성되며 전기적으로 데이터의 기록 및 소거 가능한 반도체 소자로 구성되며, 기록 및 소거 검증시 제공되는 기준 전압에 응답하여 제 1 독출 전류를 출력하는 메모리 셀과; 제 2 웰에 형성되며, 기록 및 소거 검증시 상 기 기준 전압에 응답하여 제 2 독출 전류를 출력하는 기준 셀과; 기록 및 소거 검증시, 상기 제 1 독출 전류와 상기 제 2 독출 전류를 비교하여 상기 메모리 셀의 검증 패스(Verify Pass) 여부를 검출하는 비교회로와; 그리고 기록 및 소거 검증시, 상기 제 1 웰과 상기 제 2 웰에 동일한 바이어스 전압을 인가하는 바이어스 인가 수단을 포함한다.

바람직한 실시예에 있어서, 상기 바이어스 인가 수단은, 부전압을 발생시키는 부전압 발생 회로; 검증시 타이밍 신호에 응답해, 상기 부전압을 소정의 전압 레벨로 조정하여 상기 바이어스 전압으로 공급하는 부전압 바이어스 회로를 포함한다.

바람직한 실시예에 있어서, 상기 바이어스 전압은 -1V 인 것을 특징으로 한다.

이상의 본 발명의 불휘발성 반도체 메모리 장치에 따르면, 과소거된 셀의 존재에도 불구하고 과소거된 셀의 누설전류의 영향을 제거할 수 있어 소거 검증 동작의 정확성을 높일 수 있다.

도 1은 본 발명의 실시의 형태와 관련되는 불휘발성 반도체 메모리 장치 (400)의 구성을 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 불휘발성 반도체 메모리 장치(400)는 전기적으로 정보의 기록 및 소거 가능한 복수의 반도체 소자로 구성되는 메모리 셀 어레이(Memory　Cell　Array)(404)가 반도체 기판에 형성 된 P웰(409) 내에 형성되어 있다. 또, 메모리 셀의 기록 및 소거의 검증에 필요한 기준 전압을 발생시키는 기준 셀(Reference　Cell)(405)은 동일하게 반도체 기판에 형성된 P웰(410) 내에 형성되어 있다.

본 발명의 불휘발성 반도체 메모리 장치(400)는, 부전압 발생 회로(401)를 갖추고 있어 부(-)전압(예를 들면 -1V)을 발생시킬 수 있다. 그러나 이 부전압 발생 회로(401)의 구체적 구성은 주지이므로 상세 설명은 생략하기로 한다.

상술한 부전압 발생 회로(401)의 출력을 받아, 소정의 부전압(예를 들면-1 V)을 백 바이어스 전압으로서 발생시키는 부전압 바이어스 회로(402, 403)를 구비한다. 부전압 바이어스 회로(402)의 출력은, 검증시에 P웰(409)에 인가되며 부전압 바이어스 회로(403)의 출력은, 검증시에 P웰(410)에 인가되도록 구성된다. 검증을 행하지 않은 통상의 동작 상태에서는 부전압 바이어스 회로(402, 403)의 출력은 P웰(409, 410)에 인가되지 않는다. 이와 같이 제어하기 위해서는, 부전압 바이어스 회로(402, 403)를 소거 검증 신호로 구동함으로 가능하다. 소거 검증 신호가 입력되었을 경우에, 부전압 바이어스 회로(402, 403)는 부전압(예를 들면 -1V)을 출력하고, 구동되지 않을 때에는 0 V의 출력이 되도록 한다.

메모리 셀 어레이(404)로부터의 출력은 감지 증폭기(Sense　Amp)(407)로 전류 전압 변환되어 비교 회로(408)에 전달된다. 또 기준 셀(405)로부터의 출력은 감지 증폭기(Sense　Amp)(406)로 전류-전압 변환되어 비교 전압으로서 비교 회로(408)에 전달된다. 소거 검증시에는, 기준 셀(405)에 인가되는 기준 전압을 메모리 셀 어레이(404)의 각 메모리 셀에도 인가하여 메모리 셀에 저장된 정보를 읽어 내고 이것을 비교 회로(408)에 전송한다.

그리고 비교 회로(408)는 기준 셀(405)로부터의 비교 전압과 비교하는 것으로 소거 검증을 수행한다. 소거 검증의 상세한 방법은 이 분야에서 통상의 지식을 습득한 자들에게는 주지된 기술이며, 특허 문헌 1에도 기재되어 있으므로, 그 상세 설명은 생략한다.

본 발명에서는, 이 소거 검증시에 메모리 셀 어레이(404)가 형성되어 있는 P웰(409)과 기준 셀(405)이 형성되어 있는 P웰(410)에 동일한 바이어스 전압을 인가하는 것을 특징으로 한다. 바이어스 전압의 크기로는 본 실시예의 경우에서는 -1 V를 이용했지만 바이어스 전압의 이에 국한되지 않음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 즉, 과소거 셀의 누설 전류를 억제할 수 있는 최적의 바이어스 전압을 선택할 수가 있다.

도 2는 도 1의 실시예에 따라 메모리 셀에 바이어스 전압을 인가했을 때의 워드 라인 전압에 대한 감지 전류의 관계를 나타낸 그림이다. 도 2를 참조하면, 셀을 구성하는 반도체 소자의 드레인 전압을 0.6V, 소스 전압을 0V, 백 바이어스 전압을 -1V인가했을 경우, 워드 라인 전압과 셀에 흐르는 전류와의 관계를 설명하고 있다.

곡선 (A)는, 과소거에 의해 소거 검증시에 누설 전류가 발생하는 셀의 경우를, 곡선 (B)는 누설 전류가 발생하지 않는 셀의 경우를 나타낸 것이다. 누설 전류가 발생하는 셀의 경우, 문턱전압(Vt)은 바이어스 전압을 인가하지 않는 상태에서는 -0.5V인 것이 바이어스 전압을 인가하는 상태에서는 0.8 V로 변화하고 있음을 보여준다.

누설 전류가 없는 셀의 경우 바이어스 전압이 인가되지 않는 상태에서 문턱전압(Vt)이 2.5V인 것이 바이어스 전압을 인가하는 경우 3.8V로 변화하고 있다. 어느 경우에도 그 변화는 1.3V로 동일하다. 이러한 현상은 백 바이어스 전압의 인가에 의한 문턱 전압의 변화는 과소거가 행해진 메모리 셀에서나 소거가 행해지지 않은 셀에서도 동일한 값을 나타낸다.

따라서 메모리 셀과 기준 셀과의 사이의 상대 관계는 백 바이어스 전압이 인가되어 있지 않은 상태로 소거 검증을 행하는 경우와 같게 유지된다. 이것으로부터 과소거 셀이 존재하고 있어도 그 영향을 감안하는 일 없이 소망한 기준 전압을 이용해 소거 검증을 행해지는 것을 알 수 있다.

도 3은 도 1에 나타내는 부전압 바이어스 회로(402, 403)의 일례를 나타내는 회로도이다.

도 4는 도 3의 회로에 있어서의 각부의 동작을 나타내는 타이밍 파형도이다.

도 3의 회로에서 소거 검증 신호가 단자(301)에 인가되면 단자(302)로 -1V의 바이어스 전압이 발생한다. 이렇게 생성된 바이어스 전압은 메모리 셀 어레이의 형성된 P웰 및 기준 셀의 형성된 P웰에 함께 인가된다.

도 3에 나타내는 전압 바이어스 회로는 본 발명의 일 실시예에 불과하며 여러 가지 변형이 가능하다.

또한, 도 1에 도시된 실시예에서는 부전압 바이어스 회로(402) 및 부전압 바이어스 회로(403)를 따로 구비하고 있지만, 하나의 전압 바이어스 회로로부터 양쪽 모두의 P웰에 대해서 동시에 동일한 바이어스 전압을 공급할 수도 있다.

더불어, 도 3에 나타내는 부전압 바이어스 회로에서는, 도시하지 않는 부전압 발생 회로로부터 공급된다. -1V의 부전압을 그대로 부전압 공급 단자(303)에 인가해 그 전압과 동일한 바이어스 전압이 단자(302)로부터 출력되도록 구성되어 있지만, 부전압 발생 회로로부터 발생된 부전압을 전압 레벨의 조정에 의해 바이어스 전압으로서 공급하는 부전압 바이어스 회로를 구성할 수도 있다.

그리고 바이어스 전압은 과소거에 의한 소거 검증시의 누설 전류에 응해 소정의 전압으로 선택하되, 통상 -1V부근의 값에 선택될 수 있다.

또 본 실시예에 대해 불휘발성 반도체 장치로서 메모리 셀이 NOR형 메모리에 대해 설명했지만, 메모리 셀이 NOR형 이외의 셀 타입을 가지는 경우에 대해도 적용이 가능하다.

본 발명에서는, 검증 시에 메모리 셀과 기준 셀에 동일한 백 바이어스 전압을 인가하기 때문에, 메모리 셀과 기준 셀과의 사이의 상대 관계는, 백 바이어스 전압이 인가되어 있지 않은 상태로 소거 검증을 행하는 경우와 같게 유지된다. 따라서, 과소거 셀이 존재하고 있어도 영향을 받지 않고 소거 검증을 행할 수가 있다.

그 결과, 소거가 불충분한 셀은 존재하지 않게 되므로, 그 후의 과소거 셀의 수정을 위해서 소프트 프로그램을 행하여도 하등의 문제는 발생하지 않는다.

Claims

제 1 웰에 형성되며, 기록 및 소거 검증에 필요한 기준 전압에 응답하여 제 1 전압을 출력하는 메모리 셀;

제 2 웰에 형성되며, 기록 및 소거 검증시, 상기 기준 전압에 응답하여 제 2 전압을 발생시키는 기준 셀;

상기 검증 동작시, 상기 제 1 전압과 상기 제 2 전압을 비교하여 상기 메모리 셀의 검증 패스(Verify Pass) 여부를 검출하는 비교회로; 및

검증시에 상기 제 1 웰과 상기 제 2 웰에 동일한 바이어스 전압을 인가하는 바이어스 인가 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 바이어스 인가 수단은,

부전압을 발생시키는 부전압 발생 회로;

검증의 타이밍 신호에 응답해, 상기 부전압을 소정의 전압 레벨로 조정하여 상기 바이어스 전압으로 공급하는 부전압 바이어스 회로를 포함하는 불휘발성 반도체 메모리 장치.
제 1 항 또는 제 2 항에 있어서,

상기 바이어스 전압을 -1V인 것을 특징으로 하는 불휘발성 반도체 메모리 장 치.
제 1 항, 제 2 항 또는 제 3 항 중 어느 한 항에 있어서,

상기 메모리 셀은 NOR형 메모리 셀인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 1 웰에 형성되며 전기적으로 데이터의 기록 및 소거 가능한 반도체 소자로 구성되며, 기록 및 소거 검증시 제공되는 기준 전압에 응답하여 제 1 독출 전류를 출력하는 메모리 셀;

제 2 웰에 형성되며, 기록 및 소거 검증시 상기 기준 전압에 응답하여 제 2 독출 전류를 출력하는 기준 셀;

기록 및 소거 검증시, 상기 제 1 독출 전류와 상기 제 2 독출 전류를 비교하여 상기 메모리 셀의 검증 패스(Verify Pass) 여부를 검출하는 비교회로;

기록 및 소거 검증시, 상기 제 1 웰과 상기 제 2 웰에 동일한 바이어스 전압을 인가하는 바이어스 인가 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 5 항에 있어서,

상기 바이어스 인가 수단은,

부전압을 발생시키는 부전압 발생 회로;

검증시 타이밍 신호에 응답해, 상기 부전압을 소정의 전압 레벨로 조정하여 상기 바이어스 전압으로 공급하는 부전압 바이어스 회로를 포함하는 불휘발성 반도체 메모리 장치.
제 5 항 또는 제 6 항에 있어서,

상기 바이어스 전압은 -1V 인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 5 항, 제 6 항 또는 제 7 항 중 어느 한 항에 있어서,

상기 메모리 셀은 NOR형 메모리 셀인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.