CN104934069A - 用于简化判定非易失性存储单元的读写设计方法 - Google Patents

Abstract

本发明公开了一种用于简化判定非易失性存储单元的读写设计方法，其包括以下步骤：同一值的参考单元合并成一个，改进后的参考单元成为一个特定条件下的恒流源，不同判断时都用同一个参考单元，该参考单元的栅极电压来源变成参考电压，由单独的电路控制。本发明缩短测试时间，提高效率。

Description

用于简化判定非易失性存储单元的读写设计方法

技术领域

本发明涉及一种读写设计方法，特别是涉及一种用于简化判定非易失性存储单元的读写设计方法。

背景技术

Nor flash memory一般来讲是指浮栅结构的存储单元阵列(floating gatecell array)，每个单元存储一位(bit)：阈值电压(Vt)比较高，大约在6V以上，做过编程的单元，读取时为‘0’状态；阈值电压较低，大约在1V-4V之间，处于擦除状态的单元，读取时为‘1’状态。读取时有个参考标准单元，该单元的阈值电压Vt-read设定在编程状态Vt分布的下限和擦除状态Vt分布的上限之间，读取单元通过和Vt-read比较，Vt高于Vt-read，判定为‘0’，低于则为‘1’。

由于是Nor型存储，存储单元做编程时可以单个单元操作，但是做擦除时，是很多个存储单元一起操作，通常是一个sector(32k bit)或者是一个block(64k byte)一起做擦除，因此做擦除的目标块中存储单元的阈值范围分布很大，如果直接对其进行擦除操作，会导致很多存储单元的阈值电压会降到0V以下，我们称之为过擦除。为了防止过擦除，在擦除操作前和操作后都要进行一些预操作和后处理，因此擦写操作算法是一个相对比较复杂的算法：

在做擦除操作之前，为了让擦除区域中的单元擦除后Vt范围比较小，也为了防止擦除后Vt到负值的单元过多，首先将目标区域中的存储单元Vt全部拉高到Vt-ppgmv，该值接近6V或以上，拉高的过程是一个program的过程，可以单个单元操作，所以首先判断一下这个单元的Vt水平，看是否需要进行program,这个过程称为pre-program verify(预编程判断)。

当判断到目标区域中的存储单元Vt都分布在Vt-ppgmv以上时，进入真正的擦写(erase)操作，擦写后，判断存储单元Vt是否已经降到一个定值Vt-ers(一般为3.6V-4.2V)以下的过程为erase verify，当做erase verify时，若发现有的单元Vt没有到Vt-ers以下时，整块区域会再次进行擦写操作，一般不会一次完成，会反复进行多次擦写。

在反复擦写过程中，受存储单元初始Vt不一和擦写速度不一的影响，有时会发生过擦除(over erase，Vt<0)的情况，这时就需要判断是否被overerase，其过程称为over erase verify(过擦除判断)。一旦判断到有过擦除单元，就对其进行修补，将其Vt拉高至0V以上。

当做完erase verify和over eraseverify之后，目标区域的存储单元Vt分布在0V和Vt-ers之间，对于Vt接近0V的单元，通常会再次做一次软编程，将Vt拉高至1V或以上，以使得区域Vt分布更紧。判断是否到达1V以上的过程称为soft-program verify(软编程水平判定)。

为节省面积，flash单元在设计时通常会把几个block(64k Byte)放在同一块区域，这样当其中一个block做擦除时，会对其它几个block的单元Vt产生影响(disturb)，主要影响是对‘0’单元的影响，Vt会下降，经过多次擦除影响，有时会严重到Vt下降到Vt-ers以下，这样该单元本来存储状态为‘0’，经过distrub后，读取出‘1’，从而导致存储数据出错。为消除这种影响，通常在对目标block完成擦写操作后，再对和该block放在一起的其他block进行disturb判定，针对Vt被disturb在一定范围内的单元进行操作，判定这个范围需要做两种verify。

这些verify每种都需要有一个参考存储单元，一共6种，通过调整这些单元的Vt，在擦除过程中的不同阶段，被擦除的单元通过和这些单元进行Vt比较，以确定当前单元的Vt范围。量产时，这些参考单元会先经过测试模式，通过给出一定的电压，借助观测其电流大小得知参考单元Vt的高低。设定好后，在用户模式下发出读写指令检验芯片速度、功耗、cycling(擦写循环次数)等性能，去观测这些参考单元在固定电压下的电流设定是否合适，margin(可调范围窗口)的大小，最终取最优值作为量产的目标值.这就意味着每个单元都要经过必不可少的长时间的测试模式，十分耗时，并且量产时，调试各个参考单元的电流所占用的时间有时会达到总测试时间的一半，效率低下。

发明内容

本发明所要解决的技术问题是提供一种用于简化判定非易失性存储单元的读写设计方法，其缩短测试时间，提高效率。

本发明是通过下述技术方案来解决上述技术问题的：一种用于简化判定非易失性存储单元的读写设计方法，其特征在于，其包括以下步骤：同一值的参考单元合并成一个，改进后的参考单元成为一个特定条件下的恒流源，不同判断时都用同一个参考单元，该参考单元的栅极电压来源变成参考电压，由单独的电路控制。

本发明的积极进步效果在于：本发明缩短测试时间，提高效率，使得芯片量产时的时间成本大幅度缩减，同时带来了芯片面积减小，设计周期缩短等方面的好处。

附图说明

图1为本发明用于简化判定非易失性存储单元的读写设计方法的原理图。

图2为参考单元阵列栅极和漏极选择控制架构的示意图。

图3为参考单元阵列内部电路的示意图。

具体实施方式

下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。

芯片在测试时，首先需要将各个参考单元阈值电压设到一个目标值，检查芯片在当前值下的功能是否完善，确定好基本功能没有问题后，再进一步考量芯片的高低温、可靠性方面的性能。其中首要问题就是确定芯片各个参考单元阈值电压的可调范围大小，即在偏离设计目标有多少时，芯片的各项指标不再满足需要，而这项测试是随着参考单元的多少成指数级增长的，工程浩大。

本发明用于简化判定非易失性存储单元的读写设计方法包括以下步骤：同一值的参考单元合并成一个，改进后的参考单元成为一个特定条件下的恒流源，不同verify(判断)时都用同一个参考单元MMallv，该参考单元MMallv的栅极电压REF_WL_ALLV来源变成参考电压VP_REF，由单独的电路控制。参考单元MMallv的漏极端处的传输管MM2由SEL_ALLV信号(当处于集成的几种判断模式时，该SEL_ALLV信号被选中，使得图3中的第二传输管MM2导通，将参考单元MMallv的漏极接到REF_BL信号上)控制。

实验发现，不同verify的参考单元电流可以在一定范围内设成相同的值，因此本发明改进了参考单元的架构，将可以设成同一值的参考单元合并成一个，改进后的参考单元成为一个特定条件下的恒流源，做不同种类verify时，加在其栅极上的电压不再改变，也不再和选中单元的电压相同，而是由单独的电路产生电压VP_REF，如图1所示。

本设计中，由于考虑到over erase verify要求的精度比较高，Read时要求速度比较高，所以这两种参考单元没有参与集成，保留了下来。其他5种verify操作集成到一个参考单元上，这样参考单元的高压转换电路从原来的七个减少为三个，同样REF_BL_SEL模块中的高压转换电路也相应减少，在一定程度上缩小了芯片面积，如图2所示，相应的reference cell array结构变为图3。

用新的参考单元控制架构，擦除操作中的pre-program verify、eraseverify、soft-program verify、refresh program verify和program verify都用同一个参考单元MMallv，该参考单元MMallv的栅极电压REF_WL_ALLV来源变成VP_REF，由单独的电路控制，漏极端处的第二传输管MM2由SEL_ALLV控制。经此本发明的改变，测试时需要调整的参考电压从七个变成三个，缩短了设计及仿真验证的周期，同时芯片流片后也大大缩短了测试时间，提高了测试效率。

以上所述的具体实施例，对本发明的解决的技术问题、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种用于简化判定非易失性存储单元的读写设计方法，其特征在于，其包括以下步骤：同一值的参考单元合并成一个，改进后的参考单元成为一个特定条件下的恒流源，不同判断时都用同一个参考单元，该参考单元的栅极电压来源变成参考电压，由单独的电路控制。