JPS60237513A - 定電圧回路 - Google Patents
定電圧回路Info
- Publication number
- JPS60237513A JPS60237513A JP59093752A JP9375284A JPS60237513A JP S60237513 A JPS60237513 A JP S60237513A JP 59093752 A JP59093752 A JP 59093752A JP 9375284 A JP9375284 A JP 9375284A JP S60237513 A JPS60237513 A JP S60237513A
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- JP
- Japan
- Prior art keywords
- voltage
- circuit
- output
- constant
- tunnel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相対的に高電界が印加される集積回路（以下
ＩＯと称する）等に使用する定電圧回路に関するもので
ある。
ＩＯと称する）等に使用する定電圧回路に関するもので
ある。
ｌＣ中の絶縁ゲート電界効果トランジスタ（以下ＩＧＦ
ＢＴと称す）に絶縁ゲートが破壊に到ったり、ホットキ
ャリアの流入、バンチスルーといった問題が生じるよう
な高い電界が加わる１ｌｉＩ＃、性がある場合、何らか
の電圧制限回路、または定電圧回路が必要である。この
目的のために第１図に示したような従来の帰還型定電圧
回路等をオンチップで集積化した場合、電圧検出回路の
抵抗値のバラツキ、その他の制御素子や基準電圧のバラ
ツキ等を考慮して、大きなマージンを取って設計する必
要があったシ、定電圧のバラツキが許容範囲を越えてし
まう等の欠点があった。このような従来回路を例えばＢ
ＦＲＯＭやＦｉＦｉＦＲＯＭの書き込みあるいは消去時
におけるような絶縁膜に、絶縁破壊が起こる電界付近ま
での高い電界をがけるＩＣの電圧印加端子に用いる場合
、定電圧出力は絶縁膜の特性には無関係であるため、定
電圧出力と絶縁膜の特性のバラツキによって、本来の目
的が果せなかったり、歩留りの低下やトリミング工程を
必要とする等の不都合音生じていた。
ＢＴと称す）に絶縁ゲートが破壊に到ったり、ホットキ
ャリアの流入、バンチスルーといった問題が生じるよう
な高い電界が加わる１ｌｉＩ＃、性がある場合、何らか
の電圧制限回路、または定電圧回路が必要である。この
目的のために第１図に示したような従来の帰還型定電圧
回路等をオンチップで集積化した場合、電圧検出回路の
抵抗値のバラツキ、その他の制御素子や基準電圧のバラ
ツキ等を考慮して、大きなマージンを取って設計する必
要があったシ、定電圧のバラツキが許容範囲を越えてし
まう等の欠点があった。このような従来回路を例えばＢ
ＦＲＯＭやＦｉＦｉＦＲＯＭの書き込みあるいは消去時
におけるような絶縁膜に、絶縁破壊が起こる電界付近ま
での高い電界をがけるＩＣの電圧印加端子に用いる場合
、定電圧出力は絶縁膜の特性には無関係であるため、定
電圧出力と絶縁膜の特性のバラツキによって、本来の目
的が果せなかったり、歩留りの低下やトリミング工程を
必要とする等の不都合音生じていた。
この不都合を解決するため、第２図に示すような絶縁膜
のニーＶ特性を生かして、絶縁膜と定電流回路とで電圧
検出を行う第５図のような回路が出願されているが、こ
の回路では、検出電圧はバイアス電流値と絶縁膜の特性
で決まってしまい、バイアス電流値は絶縁膜の劣化や破
壊から保障するため、ある程以上は流す仁とが出来ない
ため、検出電圧全調整することは不可能であった。仁の
ため、ＢＦＲＯＭ−？ＦｉＥＰＲＱＭで使われた場合Ｋ
Ｈ、チップ内で絶縁膜のバラツキ全十分吸収できずＫ、
チップ内で書き込みまたは消去が行われたメモリセルと
行われないメモリセルが生じる等の不都合が起っていた
。
のニーＶ特性を生かして、絶縁膜と定電流回路とで電圧
検出を行う第５図のような回路が出願されているが、こ
の回路では、検出電圧はバイアス電流値と絶縁膜の特性
で決まってしまい、バイアス電流値は絶縁膜の劣化や破
壊から保障するため、ある程以上は流す仁とが出来ない
ため、検出電圧全調整することは不可能であった。仁の
ため、ＢＦＲＯＭ−？ＦｉＥＰＲＱＭで使われた場合Ｋ
Ｈ、チップ内で絶縁膜のバラツキ全十分吸収できずＫ、
チップ内で書き込みまたは消去が行われたメモリセルと
行われないメモリセルが生じる等の不都合が起っていた
。
本発明は、工ＧＦＫＴに絶縁ゲートの絶縁破壊、ホット
キャリアの流入、パンチスルー等の問題が生じるような
商い電界が加わるＩＣにおいて、オンチップで集積可能
で、夷造バランキが少なく、電圧出力を簡単ＶＣ訓整Ｅ
ＩＪ能な定電圧回路を提供することケ目的としている。
キャリアの流入、パンチスルー等の問題が生じるような
商い電界が加わるＩＣにおいて、オンチップで集積可能
で、夷造バランキが少なく、電圧出力を簡単ＶＣ訓整Ｅ
ＩＪ能な定電圧回路を提供することケ目的としている。
本発明を特にＥＰＲＯＭやＥＥＰｆ？ｏＭ等におけるよ
うに絶縁膜全通してトンネル徂流紫流して書き込みある
いは消去を行うＩＣの書き込み又は消去のための電圧印
加端子の定電圧回路に使用すれは、絶縁膜や素子を破壊
から保護し、確実かつ十分にトンネル電流を流せる電圧
で定電圧化することができる。゛まだ、たとえばサブミ
クロンＬＳ’Ｉにおけるように、現在の電源電圧のまま
素子をスケーリングで微細化した場合等、絶縁膜に相対
的に高い電界が加わるようなＩＣにおいても本発明を適
用することが出来る。
うに絶縁膜全通してトンネル徂流紫流して書き込みある
いは消去を行うＩＣの書き込み又は消去のための電圧印
加端子の定電圧回路に使用すれは、絶縁膜や素子を破壊
から保護し、確実かつ十分にトンネル電流を流せる電圧
で定電圧化することができる。゛まだ、たとえばサブミ
クロンＬＳ’Ｉにおけるように、現在の電源電圧のまま
素子をスケーリングで微細化した場合等、絶縁膜に相対
的に高い電界が加わるようなＩＣにおいても本発明を適
用することが出来る。
以下に図によって不発明の詳細な説明する。
第４図は本発明の原理を示した回路図であり、基本的に
はトンネル素子１、工ＧＦＫＴ １０と定電流回路２４
とで電圧検出を行うものである。ここでトンネル素子１
と称したものは、絶縁膜の両側に電極が取シ付けられた
ものであシ、そのニーＶ特性は第２図に示すよう々もの
で、ある電圧から角激にトンネル電流が流れ始める。第
４図の動作は、まず入力が低く、ノード２とノード３と
の間の電圧がｖｌ以下であれば、ノード２は接地端子と
同電位となシ、制御素子２１は入力電圧をそのまま出力
する。入力が高くなシ、ノード３の電圧が高くなると、
トンネル素子１はある電圧から急激に電流が流れ始め、
トンネル素子１の両端の電圧は定電流回路２４のバイア
ス電流で決まる電圧Ｖ、で固定される。第２図からも明
らかなように、このＶｊは、トンネル素子のＸ−Ｖ特性
が急峻なことから、バイアス電流値がバラツキを持って
も変ｖＪは少ない。さらに、トンネル素子と直列接続さ
れたＩＧＦＥＴｌｏによって、ノード２、ノード３間の
検出電圧ＶＤＴ は ＶＤＴ＝Ｖ、＋ＶＴ−ｆｆ Ｉ７’Ｋ ・・・・開−（
ｚンＶＤＴ：検出電圧 ｖｌ：トンネル素子の両 端の電圧 ＶＴ ： ＩＧＦＥＴ １０ノシ きい値 Ｋ ：工ＧＦＫＴ １０のに値 工 ：定電流バイアス値 ここて、■（Ｋならば Ｖ Ｄ Ｔ ＝ ｖｌ −１−ｖ Ｔ ・・・・川・−
”・・・−（２）従って、差動増幅器２２の入力には、
出力電圧から（１）式または（２）式で決まる検出電圧
を差し引いた分だけの電圧が入力され、これが基準電圧
と比較されて制御素子２１にフィードバックされること
により出力が定電圧化される。
はトンネル素子１、工ＧＦＫＴ １０と定電流回路２４
とで電圧検出を行うものである。ここでトンネル素子１
と称したものは、絶縁膜の両側に電極が取シ付けられた
ものであシ、そのニーＶ特性は第２図に示すよう々もの
で、ある電圧から角激にトンネル電流が流れ始める。第
４図の動作は、まず入力が低く、ノード２とノード３と
の間の電圧がｖｌ以下であれば、ノード２は接地端子と
同電位となシ、制御素子２１は入力電圧をそのまま出力
する。入力が高くなシ、ノード３の電圧が高くなると、
トンネル素子１はある電圧から急激に電流が流れ始め、
トンネル素子１の両端の電圧は定電流回路２４のバイア
ス電流で決まる電圧Ｖ、で固定される。第２図からも明
らかなように、このＶｊは、トンネル素子のＸ−Ｖ特性
が急峻なことから、バイアス電流値がバラツキを持って
も変ｖＪは少ない。さらに、トンネル素子と直列接続さ
れたＩＧＦＥＴｌｏによって、ノード２、ノード３間の
検出電圧ＶＤＴ は ＶＤＴ＝Ｖ、＋ＶＴ−ｆｆ Ｉ７’Ｋ ・・・・開−（
ｚンＶＤＴ：検出電圧 ｖｌ：トンネル素子の両 端の電圧 ＶＴ ： ＩＧＦＥＴ １０ノシ きい値 Ｋ ：工ＧＦＫＴ １０のに値 工 ：定電流バイアス値 ここて、■（Ｋならば Ｖ Ｄ Ｔ ＝ ｖｌ −１−ｖ Ｔ ・・・・川・−
”・・・−（２）従って、差動増幅器２２の入力には、
出力電圧から（１）式または（２）式で決まる検出電圧
を差し引いた分だけの電圧が入力され、これが基準電圧
と比較されて制御素子２１にフィードバックされること
により出力が定電圧化される。
なお、２３は基準電圧回路である。本発明を、トンネル
電流を利用したＥＰＩ（ＯＭやＥＥＦＲＯＭに応用する
と利点が大きい。すなわち、第４図のトンネル素子１の
絶縁膜を、ＢＦＲＯＭまｆｃは［ＰＲＯ−Ｍでトンネル
電流を流す絶縁膜と同一のものにし、本発明の定電圧回
路を、いわゆるリミンターとして書き込み、または消去
の電圧印加端子に接続することにより、第４図の定電流
値と同じ電流に（１）式、または（２）式のＶｌに加え
られた電圧分の電流音別えた値がトンネル電流としてメ
モリセルを流れるため、確実に書き込み又は消去が出来
、かつチップ内でのトンネル電流のバランキ分等をトン
ネル素子と直列接続されたトランジスタの段数や、電流
値によシ調整出来ることになるため、チップ上のすべて
のメモリセルに安定に書き込み又は消去が出来ることに
なる。また、トンネル電流値そのものとしてメモリに流
れる電流を決められるため、絶縁膜の破壊に対するマー
ジン、°δき込みまたは消去時間の設計等も簡単になる
。
電流を利用したＥＰＩ（ＯＭやＥＥＦＲＯＭに応用する
と利点が大きい。すなわち、第４図のトンネル素子１の
絶縁膜を、ＢＦＲＯＭまｆｃは［ＰＲＯ−Ｍでトンネル
電流を流す絶縁膜と同一のものにし、本発明の定電圧回
路を、いわゆるリミンターとして書き込み、または消去
の電圧印加端子に接続することにより、第４図の定電流
値と同じ電流に（１）式、または（２）式のＶｌに加え
られた電圧分の電流音別えた値がトンネル電流としてメ
モリセルを流れるため、確実に書き込み又は消去が出来
、かつチップ内でのトンネル電流のバランキ分等をトン
ネル素子と直列接続されたトランジスタの段数や、電流
値によシ調整出来ることになるため、チップ上のすべて
のメモリセルに安定に書き込み又は消去が出来ることに
なる。また、トンネル電流値そのものとしてメモリに流
れる電流を決められるため、絶縁膜の破壊に対するマー
ジン、°δき込みまたは消去時間の設計等も簡単になる
。
第５図は実際にＦｉＥＰＲＯＭの；ヰき込みおよび消去
のための昇圧回路４の出力を定４Ｌ圧化するため本発明
を適用した実施例である。この回路は、昇圧回路４によ
り′【ｋ沖を昇圧してＢＫＦＲＯＭに供給する際ｖこ、
トンネル素子１と検出電圧調整用工ＧＦ１１ｉＴ １０
を、定電圧回路８と飽和領域で動作するＩＧＦ］１ｎＴ
５によって定電流でバイアスし、出力端子９とノード２
の間の検出電圧よシも大きくなった昇圧出力葡工ＧＦＥ
Ｔ７によって引き下げている。コンデンサ６は発根防止
用で無くても良い。また、ＩＧＦＥ７１０は、この場合
１つであるが、直列に段ＩＪｌを増やせば検出電圧は上
が９、自由に設定可能である。さらに実際の利点として
、トンネル素子１は面積全必要としないため、集積化Ｖ
こは都合が良い。
のための昇圧回路４の出力を定４Ｌ圧化するため本発明
を適用した実施例である。この回路は、昇圧回路４によ
り′【ｋ沖を昇圧してＢＫＦＲＯＭに供給する際ｖこ、
トンネル素子１と検出電圧調整用工ＧＦ１１ｉＴ １０
を、定電圧回路８と飽和領域で動作するＩＧＦ］１ｎＴ
５によって定電流でバイアスし、出力端子９とノード２
の間の検出電圧よシも大きくなった昇圧出力葡工ＧＦＥ
Ｔ７によって引き下げている。コンデンサ６は発根防止
用で無くても良い。また、ＩＧＦＥ７１０は、この場合
１つであるが、直列に段ＩＪｌを増やせば検出電圧は上
が９、自由に設定可能である。さらに実際の利点として
、トンネル素子１は面積全必要としないため、集積化Ｖ
こは都合が良い。
第６図は、第５図の定電圧回路８を、テプレツション型
ＩＧＦＦｉＴ１１と、エンハンスメント型工ＧＦＥＴ
１２で構成される定電圧回路とした実施例である。この
構成にすると、定電圧回路の２つのトランジスタのに値
の比全適尚に変えたシ、１ＧＦＥＴ５のしきい値を変え
ることにより、電流の温度特性金変えることがｄ来る。
ＩＧＦＦｉＴ１１と、エンハンスメント型工ＧＦＥＴ
１２で構成される定電圧回路とした実施例である。この
構成にすると、定電圧回路の２つのトランジスタのに値
の比全適尚に変えたシ、１ＧＦＥＴ５のしきい値を変え
ることにより、電流の温度特性金変えることがｄ来る。
このため（１）式かられかるように、検出電圧の温度特
性全電流を変えることにより、最適任することが可能で
ある。
性全電流を変えることにより、最適任することが可能で
ある。
第７図は、第４１％１をそのまま実際の素子に変えたも
ので、トンネル素子１の絶縁膜金地の工Ｇ−１１’ＥＴ
のゲート絶縁膜よシ薄くすることにより、他の’ｆＧＦ
ＥＴにかかる電界が高くなっても、定電圧回路が動作し
、ケート破壊、バンチスルー等の不都合を避けることが
出来る。
ので、トンネル素子１の絶縁膜金地の工Ｇ−１１’ＥＴ
のゲート絶縁膜よシ薄くすることにより、他の’ｆＧＦ
ＥＴにかかる電界が高くなっても、定電圧回路が動作し
、ケート破壊、バンチスルー等の不都合を避けることが
出来る。
以上の説明および図では、電圧検出のためにトンネル素
子に直列に接続するＩ Ｇ Ｆ Ｋ Ｔ Ｉｄ ｎチャ
ンネルを用いたが、これはＰチャンネルでも同様であシ
、トンネル素子と工ＧＦＥＴの順序を入れ侯えても動作
は同じであることは言うまでもない。
子に直列に接続するＩ Ｇ Ｆ Ｋ Ｔ Ｉｄ ｎチャ
ンネルを用いたが、これはＰチャンネルでも同様であシ
、トンネル素子と工ＧＦＥＴの順序を入れ侯えても動作
は同じであることは言うまでもない。
本発明の定電圧回路により、ＩＩＣＦＲＯＭや］ＩｉＢ
−ＦＲＯＭ 等のように、工ＧＮＥＴに高電界をがける
必要のあるＩＣや、相対的に高電界がかがるＩＱにおい
て効果を発揮する。
−ＦＲＯＭ 等のように、工ＧＮＥＴに高電界をがける
必要のあるＩＣや、相対的に高電界がかがるＩＱにおい
て効果を発揮する。
第１図は、従来の帰還型定電圧回路の原理図、第２図は
、トンネル電流を使ったトンネル素子の電流電圧特性の
概略図、第５図は、以前に出願された、トンネル素子を
用いた定電圧回路の原理図、第４図は本発明の定電圧回
路の原理を示す回路図、第５図は、′Ｆ、Ｅ Ｐ ＲＯ
Ｍのための引圧回路に不発１明を適用した実施例の回路
図、第６図は、第５図の定電圧回路８を２つのＩＧＦＥ
Ｔで構成した回路図、第７図は、第４図の詳細な回路図
である。 １・・・トンネル素子、２．５．９・・・回路のノード
、４・・・昇圧回路、 ５．７．１０．１１．１２・・
・６００１発振防止フンデ エＧＦＥＴ ンサ、 ８・・・定電圧回路、 以−上 出願人 セイコー電子工栗株式会社 第１図
、トンネル電流を使ったトンネル素子の電流電圧特性の
概略図、第５図は、以前に出願された、トンネル素子を
用いた定電圧回路の原理図、第４図は本発明の定電圧回
路の原理を示す回路図、第５図は、′Ｆ、Ｅ Ｐ ＲＯ
Ｍのための引圧回路に不発１明を適用した実施例の回路
図、第６図は、第５図の定電圧回路８を２つのＩＧＦＥ
Ｔで構成した回路図、第７図は、第４図の詳細な回路図
である。 １・・・トンネル素子、２．５．９・・・回路のノード
、４・・・昇圧回路、 ５．７．１０．１１．１２・・
・６００１発振防止フンデ エＧＦＥＴ ンサ、 ８・・・定電圧回路、 以−上 出願人 セイコー電子工栗株式会社 第１図
Claims (1)
- 出力及び接地端子間に絶縁ゲート型電界効果トランジス
タとトンネル素子と定電流回路とを順次接続すると共に
、前記出力端子と入力端子の間に制御素子を接続し、ま
た前記接地端子と差動増幅器の一方の入力端子との間に
基準電圧回路を接続すると共に他方の入力端子と前記定
電流回路の高電位側とを接続し、更に前記差動増幅器の
出力端子と前記制御素子の制＃端子とを接続したことを
特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093752A JPS60237513A (ja) | 1984-05-10 | 1984-05-10 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093752A JPS60237513A (ja) | 1984-05-10 | 1984-05-10 | 定電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60237513A true JPS60237513A (ja) | 1985-11-26 |
Family
ID=14091158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59093752A Pending JPS60237513A (ja) | 1984-05-10 | 1984-05-10 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60237513A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102492A (ja) * | 1991-04-25 | 1993-04-23 | Hughes Aircraft Co | トンネル酸化物基準装置を備えたシヤントレギユレータ |
| JPH07226093A (ja) * | 1992-09-30 | 1995-08-22 | Toshiba Corp | 半導体集積回路装置 |
-
1984
- 1984-05-10 JP JP59093752A patent/JPS60237513A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102492A (ja) * | 1991-04-25 | 1993-04-23 | Hughes Aircraft Co | トンネル酸化物基準装置を備えたシヤントレギユレータ |
| JPH07226093A (ja) * | 1992-09-30 | 1995-08-22 | Toshiba Corp | 半導体集積回路装置 |
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