JPH02189608A - 電圧制御回路 - Google Patents
電圧制御回路Info
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- JPH02189608A JPH02189608A JP955589A JP955589A JPH02189608A JP H02189608 A JPH02189608 A JP H02189608A JP 955589 A JP955589 A JP 955589A JP 955589 A JP955589 A JP 955589A JP H02189608 A JPH02189608 A JP H02189608A
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- 239000000758 substrate Substances 0.000 claims description 5
- 230000001105 regulatory effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000009966 trimming Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
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- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はモノリシックＩＣ化された電圧制御回路に関す
るものであり、特に、出力短絡保護回路に関するもので
ある。
るものであり、特に、出力短絡保護回路に関するもので
ある。
本発明は、電圧制御回路に出力短絡保護回路を付加した
ものである。前記出力保護回路は、ＭＯＳ型トランジス
タと、抵抗と、増幅器からなるものであり、これによっ
て電圧制御回路の出力端を何らかの事故により短絡させ
ても、該電圧制御回路が破壊することを防止するもので
ある。
ものである。前記出力保護回路は、ＭＯＳ型トランジス
タと、抵抗と、増幅器からなるものであり、これによっ
て電圧制御回路の出力端を何らかの事故により短絡させ
ても、該電圧制御回路が破壊することを防止するもので
ある。
従来の電圧制御回路の回路図を第２図に示す。
入力端子ｌから入力された電圧ｖｉは制御用ＭＯＳ型ト
ランジスタ２を通り、出力端子３に出力される。出力端
子３には、抵抗４．５が接続され、抵抗４．５の接続点
の電圧は増幅器６の正入方端子側に入力される。一方、
増幅器６の負入力端子側には電源７からの基準電圧Ｖ
ｒａｔが入力されている、また、増幅器６の出力端子は
制御用トランジスタ２のゲートに接続されている。
ランジスタ２を通り、出力端子３に出力される。出力端
子３には、抵抗４．５が接続され、抵抗４．５の接続点
の電圧は増幅器６の正入方端子側に入力される。一方、
増幅器６の負入力端子側には電源７からの基準電圧Ｖ
ｒａｔが入力されている、また、増幅器６の出力端子は
制御用トランジスタ２のゲートに接続されている。
本回路の動作原理は抵抗５の両端電圧と、基準電圧Ｖ
ｒａｔが等しくなるように、増幅器６の出力が制御用ト
ランジスタ２のＯＮ抵抗を制御ｎすることによって、出
力端子３の電圧を一定に保つようにする。出力電圧Ｖ。
ｒａｔが等しくなるように、増幅器６の出力が制御用ト
ランジスタ２のＯＮ抵抗を制御ｎすることによって、出
力端子３の電圧を一定に保つようにする。出力電圧Ｖ。
、％は式（１）で表される。
ＲＢ
ここで、ＲＡは抵抗４の抵抗値、ＲＢは抵抗５の抵抗値
である。
である。
本電圧制御回路の出力端子３が何等かの事故により短絡
された時には、抵抗５の両端電圧が基準電圧Ｖ Ｆｌｌ
ｆよりさがるため、増幅器６の出力電圧はさがる。この
電圧は制御用トランジスタ２をよりＯＮさせる方向にあ
るため、制御用トランジスタ２のＯＮ抵抗が小さ（なる
、その結果、入力端子１からの流入電流が増大し、本電
圧制御回路ＩＣの温度が上昇し、最悪の場合、本１Ｃを
破壊に到らしめる。
された時には、抵抗５の両端電圧が基準電圧Ｖ Ｆｌｌ
ｆよりさがるため、増幅器６の出力電圧はさがる。この
電圧は制御用トランジスタ２をよりＯＮさせる方向にあ
るため、制御用トランジスタ２のＯＮ抵抗が小さ（なる
、その結果、入力端子１からの流入電流が増大し、本電
圧制御回路ＩＣの温度が上昇し、最悪の場合、本１Ｃを
破壊に到らしめる。
本発明は、従来の技術の課題を解決することを目的とし
、出力を短絡させてもＩＣを破壊に到らしめないことが
できた。
、出力を短絡させてもＩＣを破壊に到らしめないことが
できた。
具体的には、制御トランジスタに直列に抵抗を挿入し、
その抵抗の両端の電圧を抵抗とＭＯＳトランジスタから
なるインバート回路に入力し、そのインバート回路の出
力を制御トランジスタのゲート・ソース間に挿入された
ＭＯＳトランジスタのゲートに入力することによって、
謔亥ＭＯ３トランジスタを０Ｎ１０ＦＦさせる。これに
よって制御トランジスタのゲート・ソース間電圧を調整
することができるため、制御トランジスタに流れる電流
値を規定値に制御することができる。
その抵抗の両端の電圧を抵抗とＭＯＳトランジスタから
なるインバート回路に入力し、そのインバート回路の出
力を制御トランジスタのゲート・ソース間に挿入された
ＭＯＳトランジスタのゲートに入力することによって、
謔亥ＭＯ３トランジスタを０Ｎ１０ＦＦさせる。これに
よって制御トランジスタのゲート・ソース間電圧を調整
することができるため、制御トランジスタに流れる電流
値を規定値に制御することができる。
〔実施例１〕
以下、図面に従って本発明の実施例を詳細に説明する。
第１図は、本発明による出力短絡保護回路を付加した電
圧制御回路図である。第２図と同等の部分は説明を省略
する。制御用トランジスタ２のドレイン側と出力端子３
との間に電流モニタ用の抵抗８を挿入する。該抵抗８の
両端に発生する電圧をトランジスタ９のゲート・ソース
間に入力する。
圧制御回路図である。第２図と同等の部分は説明を省略
する。制御用トランジスタ２のドレイン側と出力端子３
との間に電流モニタ用の抵抗８を挿入する。該抵抗８の
両端に発生する電圧をトランジスタ９のゲート・ソース
間に入力する。
トランジスタ９のドレイン側と入力端子ｌとの間には抵
抗１０を挿入し、トランジスタ９と抵抗１０でインバー
ト回路を構成する。インバート回路の接続点１２の出力
電圧は、制御トランジスタ２のゲート・ソース間に挿入
されているトランジスタ１１のゲートに入力される。
抗１０を挿入し、トランジスタ９と抵抗１０でインバー
ト回路を構成する。インバート回路の接続点１２の出力
電圧は、制御トランジスタ２のゲート・ソース間に挿入
されているトランジスタ１１のゲートに入力される。
次に回路動作を説明する。今、出力端子３が接地電位と
短絡させられたとすると、前述したように、制御トラン
ジスタ２には、大電流が流れようとする。従って、抵抗
８の両端電圧は、その電流値に比例して上昇する。この
電圧がトランジスタ９の闇値電圧を超えると、トランジ
スタ９はＯＮし接続点１２の電位は出力端子３の電位に
近づく。
短絡させられたとすると、前述したように、制御トラン
ジスタ２には、大電流が流れようとする。従って、抵抗
８の両端電圧は、その電流値に比例して上昇する。この
電圧がトランジスタ９の闇値電圧を超えると、トランジ
スタ９はＯＮし接続点１２の電位は出力端子３の電位に
近づく。
この結果、トランジスタ１１のゲート・ソース間電圧が
大きくなることから、トランジスタ１１はＯＮする方向
になる。トランジスタ１１がＯＮする方向に向かえば、
制御トランジスタ２のゲート電圧は、入力端子１の電位
に近づくため、制御トランジスタ２のゲート・ソース間
電圧は小さくなり、ＯＦＦする方向に向かう、この動作
により、制御トランジスタ２に流れる電流は規制され減
少する。
大きくなることから、トランジスタ１１はＯＮする方向
になる。トランジスタ１１がＯＮする方向に向かえば、
制御トランジスタ２のゲート電圧は、入力端子１の電位
に近づくため、制御トランジスタ２のゲート・ソース間
電圧は小さくなり、ＯＦＦする方向に向かう、この動作
により、制御トランジスタ２に流れる電流は規制され減
少する。
第３図に制御トランジスタ２に流れる電流、すなわち出
力端子３から取り出せる出力電流とその時の出力電圧特
性を示す、第３図に示すように最大電流Ｉｍから出力電
圧が降下するに従って、出力電流も下降し、出力電圧が
ゼロ、すなわち出力端子３を接地電位と短絡した時には
、Ｉｓという電流値になる。このＩｓは保持電流と呼ば
れ、この特性曲線をフの字特性と呼んでいる。この特性
が実現されるメカニズムは、トランジスタ９のソース電
位すなわち出力端子３の電圧と１０の基板、例えばＰ型
基板とすれば接地電位であるが、この両者の電位が異な
るため、トランジスタ９の閾値電圧がバンクゲート効果
により、変動することに起因している。これを説明する
ために、ＩＩｌとＩｓ値を求めると次式のようになる。
力端子３から取り出せる出力電流とその時の出力電圧特
性を示す、第３図に示すように最大電流Ｉｍから出力電
圧が降下するに従って、出力電流も下降し、出力電圧が
ゼロ、すなわち出力端子３を接地電位と短絡した時には
、Ｉｓという電流値になる。このＩｓは保持電流と呼ば
れ、この特性曲線をフの字特性と呼んでいる。この特性
が実現されるメカニズムは、トランジスタ９のソース電
位すなわち出力端子３の電圧と１０の基板、例えばＰ型
基板とすれば接地電位であるが、この両者の電位が異な
るため、トランジスタ９の閾値電圧がバンクゲート効果
により、変動することに起因している。これを説明する
ために、ＩＩｌとＩｓ値を求めると次式のようになる。
Ｖ丁芹＋ΔＶＴＮ
■ＩＩ 薗
Ｒ＋
ここで、Ｖアエはトランジスタ９の閾値電圧、Ｒ１は抵
抗８の抵抗値、ΔｖｙＨはバックゲート効果による閾値
電圧の変動分である。この変動分△ＶＴＨは出力端子３
の電圧、すなわちトランジスタ９のソース電位と、接地
間の電位差が大きいほど大きくなる。
抗８の抵抗値、ΔｖｙＨはバックゲート効果による閾値
電圧の変動分である。この変動分△ＶＴＨは出力端子３
の電圧、すなわちトランジスタ９のソース電位と、接地
間の電位差が大きいほど大きくなる。
このことは、出力電圧が下降すればΔｖＴＨは小さくな
るため式（１１より出力電流は小さくなることを意味す
る。故に第３図に示す様な〕の字特性になる。なお、上
記説明ではＰ基板を用いたがＮ型基板を用いた場合には
ウェル電位を接地電位におとしてバックゲート効果を発
生させる。
るため式（１１より出力電流は小さくなることを意味す
る。故に第３図に示す様な〕の字特性になる。なお、上
記説明ではＰ基板を用いたがＮ型基板を用いた場合には
ウェル電位を接地電位におとしてバックゲート効果を発
生させる。
〔実施例２〕
第４図に本発明の他の実施例を示す、第１図と重複す、
るところは説明を省略する。電流をモニタするためのト
ランジスタ１３と抵抗８を直列に接続した回路を制御用
トランジスタ２と並列に挿入し、トランジスタ９のゲー
ト電圧はトランジスタ１３と抵抗８との接続点から供給
する。
るところは説明を省略する。電流をモニタするためのト
ランジスタ１３と抵抗８を直列に接続した回路を制御用
トランジスタ２と並列に挿入し、トランジスタ９のゲー
ト電圧はトランジスタ１３と抵抗８との接続点から供給
する。
またトランジスタ１３のゲート電圧は、制御トランジス
タ２と同様に増幅器６から供給される。
タ２と同様に増幅器６から供給される。
トランジスタ１３と制御トランジスタ２において両者の
チャネル長しは等しくし、チャネル幅Ｗは例えば制御用
トランジスタ２のＷに比して、トランジスタ１３のｗ
−ｔ−ｉｏｏ分の１程度にしておく、このように２つの
トランジスタのＷの比を設定すると、制御用トランジス
タ２とトランジスタ１３のゲート電圧は、増幅器６の出
力端子から同時に供給されているため、制御用トランジ
スタ２に流れる電流に比べて、トランジスタ１３に流れ
る電流はおよそ１００分の１となる。すなわち、制御用
トランジスタ２に流れる電流を１００分の１のスケール
でトランジスタ１３によってモニタしているわけである
。この方式のメリットは、制御用トランジスタ２と出力
端子３との間に抵抗を挿入しなくて済むため、第１図に
比して入出力電圧差を小さくすることができる。
チャネル長しは等しくし、チャネル幅Ｗは例えば制御用
トランジスタ２のＷに比して、トランジスタ１３のｗ
−ｔ−ｉｏｏ分の１程度にしておく、このように２つの
トランジスタのＷの比を設定すると、制御用トランジス
タ２とトランジスタ１３のゲート電圧は、増幅器６の出
力端子から同時に供給されているため、制御用トランジ
スタ２に流れる電流に比べて、トランジスタ１３に流れ
る電流はおよそ１００分の１となる。すなわち、制御用
トランジスタ２に流れる電流を１００分の１のスケール
でトランジスタ１３によってモニタしているわけである
。この方式のメリットは、制御用トランジスタ２と出力
端子３との間に抵抗を挿入しなくて済むため、第１図に
比して入出力電圧差を小さくすることができる。
出力電流の制限メカニズムは第１図と同様であるが、式
（１）、（２）において１００倍した値が出力電流とな
ることが異なっている。
（１）、（２）において１００倍した値が出力電流とな
ることが異なっている。
ところで、式（１１，＋２１をみればわかるように出力
電流は抵抗８の値に反比例していることがわかる。
電流は抵抗８の値に反比例していることがわかる。
すなわち、抵抗８の値を変えることによって、■−とＩ
ｓを任意の値に設定することができる。この抵抗８の値
を変える方法としては、一般に知られているようなヒユ
ーズトリミングや、レーザトリミング等の手法を用いて
、チップ上でのトリミングが可能である。また、トラン
ジスタ９のゲートを端子として外部に取り出せば、該端
子と出力端子３との間に外付は抵抗を挿入することによ
って、！−およびＩｓを任意に調整することが可能とな
る。また、該両端子を短絡させれば、出力短絡保護回路
を無効にすることができるため、第５図のような出力電
流対出力電圧特性図を得ることができる。
ｓを任意の値に設定することができる。この抵抗８の値
を変える方法としては、一般に知られているようなヒユ
ーズトリミングや、レーザトリミング等の手法を用いて
、チップ上でのトリミングが可能である。また、トラン
ジスタ９のゲートを端子として外部に取り出せば、該端
子と出力端子３との間に外付は抵抗を挿入することによ
って、！−およびＩｓを任意に調整することが可能とな
る。また、該両端子を短絡させれば、出力短絡保護回路
を無効にすることができるため、第５図のような出力電
流対出力電圧特性図を得ることができる。
以上述べたように本発明によれば、電流モニタ用の抵抗
の両端電圧をインバート回路に入力し、該インバート回
路の出力電圧によって、制御トランジスタのゲート・ソ
ース間電圧をコントロールすることができるトランジス
タのゲート電圧を変動させて出力を誤って短絡させたと
しても、あらかじめ規定した値以上は電流が流れなくさ
せることができ、ＩＣの破壊を防ぐことができる。これ
によって、出力短絡保護機能を持ったモノリシックな電
圧制御回路を実現できるという効果がある。
の両端電圧をインバート回路に入力し、該インバート回
路の出力電圧によって、制御トランジスタのゲート・ソ
ース間電圧をコントロールすることができるトランジス
タのゲート電圧を変動させて出力を誤って短絡させたと
しても、あらかじめ規定した値以上は電流が流れなくさ
せることができ、ＩＣの破壊を防ぐことができる。これ
によって、出力短絡保護機能を持ったモノリシックな電
圧制御回路を実現できるという効果がある。
第１図は本発明の電圧制御回路図、第２図は従来の電圧
制御回路図、第３図は出力電流対出力電圧特性図、第４
図は本発明の他の実施例の電圧制御回路図、第５図は出
力電流対出力電圧特性図である。 ２、 ９．１１．１３・・・ＭＯＳトランジスタ８．１
０・・・・・・・抵抗 以上
制御回路図、第３図は出力電流対出力電圧特性図、第４
図は本発明の他の実施例の電圧制御回路図、第５図は出
力電流対出力電圧特性図である。 ２、 ９．１１．１３・・・ＭＯＳトランジスタ８．１
０・・・・・・・抵抗 以上
Claims (1)
- 制御用トランジスタと、抵抗と、基準電圧と増幅器か
らなるＰ型もしくはＮ型基板で構成されたモノリシック
ＩＣ化された電圧制御回路において、電流モニタ用抵抗
と、抵抗とＭＯＳトランジスタからなるインバート回路
と、前記制御トランジスタのゲートとソース間に挿入し
たＭＯＳトランジスタとを設けて、前記電流モニタ用抵
抗の両端をインバート回路に、また該インバート回路の
出力を前記制御トランジスタのゲートとソース間に挿入
したＭＯＳトランジスタのゲートにそれぞれ入力すると
共に、前記インバート回路を構成するＭＯＳトランジス
タのソースを前記電圧制御回路の出力端子に、また基板
もしくはウェルを接地電位にそれぞれ接続することを特
徴とした電圧制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009555A JPH0774976B2 (ja) | 1989-01-18 | 1989-01-18 | 電圧制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009555A JPH0774976B2 (ja) | 1989-01-18 | 1989-01-18 | 電圧制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02189608A true JPH02189608A (ja) | 1990-07-25 |
| JPH0774976B2 JPH0774976B2 (ja) | 1995-08-09 |
Family
ID=11723528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009555A Expired - Lifetime JPH0774976B2 (ja) | 1989-01-18 | 1989-01-18 | 電圧制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774976B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002318625A (ja) * | 2001-04-19 | 2002-10-31 | Seiko Instruments Inc | 電圧制御回路 |
| KR100879835B1 (ko) * | 2002-09-25 | 2009-01-22 | 세이코 인스트루 가부시키가이샤 | 전압 레귤레이터 |
| KR100904112B1 (ko) * | 2001-11-15 | 2009-06-24 | 세이코 인스트루 가부시키가이샤 | 전압 레귤레이터 |
| US9886045B2 (en) | 2015-08-10 | 2018-02-06 | Sii Semiconductor Corporation | Voltage regulator equipped with an overcurrent protection circuit capable of adjusting a limited current and a short-circuited current |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008117176A (ja) | 2006-11-06 | 2008-05-22 | Seiko Instruments Inc | 電圧制御回路 |
| JP5099505B2 (ja) * | 2008-02-15 | 2012-12-19 | セイコーインスツル株式会社 | ボルテージレギュレータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307511A (ja) * | 1987-06-09 | 1988-12-15 | Seiko Instr & Electronics Ltd | 過電流防止回路 |
-
1989
- 1989-01-18 JP JP1009555A patent/JPH0774976B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307511A (ja) * | 1987-06-09 | 1988-12-15 | Seiko Instr & Electronics Ltd | 過電流防止回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002318625A (ja) * | 2001-04-19 | 2002-10-31 | Seiko Instruments Inc | 電圧制御回路 |
| KR100904111B1 (ko) * | 2001-04-19 | 2009-06-24 | 세이코 인스트루 가부시키가이샤 | 전압 제어 회로 |
| KR100904112B1 (ko) * | 2001-11-15 | 2009-06-24 | 세이코 인스트루 가부시키가이샤 | 전압 레귤레이터 |
| KR100879835B1 (ko) * | 2002-09-25 | 2009-01-22 | 세이코 인스트루 가부시키가이샤 | 전압 레귤레이터 |
| US9886045B2 (en) | 2015-08-10 | 2018-02-06 | Sii Semiconductor Corporation | Voltage regulator equipped with an overcurrent protection circuit capable of adjusting a limited current and a short-circuited current |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0774976B2 (ja) | 1995-08-09 |
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Legal Events
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|---|---|---|---|
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