JP4939335B2 - 双方向スイッチ回路 - Google Patents

Description

本発明は双方向スイッチ回路に関し、特に正負両方の電圧を双方向から通すことが可能な双方向スイッチ回路に関する。

メモリ回路では、書込み、読出し、あるいは消去に負電圧が必要な場合がある。このようなメモリ回路を搭載する製品では、メモリ回路評価用端子数の削減のため、正電圧、負電圧の両方を一つの評価用端子から印加することが望まれている。

図２１は、特許文献１に記載のスイッチ回路を示す。図２１に示すスイッチ回路は、正負両方の電圧に対応するスイッチ回路である。図２１のスイッチ回路１５０は、端子ＨＶＰから出力端子ＯＵＴへ正電圧を出力する。また、端子ＨＶＮから出力端子ＯＵＴへ負電圧を出力する。しかしながら、図２１のスイッチ回路は、端子ＨＶＰ（あるいはＨＶＮ）から出力端子ＯＵＴへ正負両方の電圧を出力するのみであり、出力端子ＯＵＴ側から端子ＨＶＰ（ＨＶＮ）側へ電圧を印加することは考慮されていない。

評価用の端子に接続されるスイッチを考慮した場合、評価用端子に印加した電圧を内部回路に供給する機能に加えて、内部回路の出力を、評価用端子を介して外部に出力する機能も必要となってくる。この様な場合、正負電圧兼用の評価用端子に対するスイッチとしては、正電圧あるいは負電圧どちらの電圧にも対応可能な双方向スイッチ回路が必要となる。

図１６は、従来の正電圧双方向スイッチ回路２１０を示す図、図１７は、従来の負電圧双方向スイッチ回路２２０を示す図である。また、図１８は、これら従来の正電圧用双方向スイッチ回路２１０と負電圧双方向スイッチ回路２２０とを並列に接続させて、正負両方の電圧に対応可能な従来の双方向スイッチ回路２００を構成した場合の図である。

ここで、正電圧用双方向スイッチに着目する。正電圧用双方向スイッチ回路２１０をオフ状態とする場合、ＰＭＯＳトランジスタＰ１に接続される入出力端子ＶＰＰには例えば３Ｖが印加され、ＰＭＯＳトランジスタＰ１のゲート端子ＳＷＰＰにも３Ｖが印加される。また、ＰＭＯＳトランジスタＰ２に接続される入出力端子ＶＰＴには例えば５Ｖが印加され、ＰＭＯＳトランジスタＰ２のゲート端子ＳＷＰＴにも５Ｖが印加される。この状態では、それぞれのゲートに印加される電圧に基づいて、ＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ２はオフ状態となる。

正電圧用双方向スイッチ回路２１０をオン状態とする場合、トランジスタＰ１、Ｐ２のゲート端子ＳＷＰＰ、ＳＷＰＴに接地電位ＧＮＤを印加し、ＰＭＯＳトランジスタＰ１、Ｐ２を導通状態とすることで端子ＶＰＰ−ＶＰＴ間を電気的に接続する。端子ＶＰＰをハイ・インピーダンス状態として端子ＶＰＴに正電圧を印加した場合には、端子ＶＰＴを入力端子、端子ＶＰＰを出力端子とするスイッチ回路として動作する。一方、端子ＶＰＴがハイ・インピーダンス状態で端子ＶＰＰに正電圧が印加された場合は、端子ＶＰＰを入力端子、端子ＶＰＴを出力端子とするスイッチ回路として動作する。

しかしながら、正負両方の電圧に対応するために図１８に示すような接続とした場合、ＰＭＯＳトランジスタＰ１、Ｐ２のゲートにそれぞれ、３Ｖ、５Ｖを印加し、正電圧の双方向スイッチ回路２１０をオフ状態とした状態でも、端子ＶＰＴに例えば−３Ｖの負電圧が印加されてしまう場合がある。この場合のスイッチ回路部分の断面図を模式的に図１９に示す。入出力端子ＶＰＴに負電圧が印加された場合、ＰＭＯＳトランジスタＰ２が形成されるＮ型ウェル１３１は、入出力端子ＶＰＴに接続されているため、Ｎ型ウェル１３１とＰ型基板で形成された寄生ダイオードが順バイアスされる。このため、入出力端子ＶＰＴとＰ型基板（電位はＧＮＤ）間に電流経路が形成されてしまう（図１９、矢印参照）。従って、スイッチとしての絶縁状態を保つことが困難となる。

図１８に示すスイッチ回路において、負電圧用の双方向スイッチ２２０にも上記した正電圧用双方向スイッチ２００の例と類似の現象が起こりうる。図２０は、負電圧用双方向スイッチ２２０の断面を模式的に示した図である。負電圧の双方向スイッチを構成するＮＭＯＳトランジスタＮ２は、Ｐ型基板に素子分離用のＮ型ディープウェル１４１を形成し、さらにＮ型ディープウェル１４１内に形成されたＰ型ウェル１４２内に形成される。ここでＰ型ウェル１４２は、図１７の回路図に示すように入出力端子ＶＰＴに接続されるため、Ｎ型のディープウェル１４１に電源電圧ＶＣＣなどの正電圧を印加していた場合でも端子ＶＰＴに印加される電圧によっては、Ｐ型ウェル１４２とＮ型ディープウェル１４１間が順バイアスされてしまう。

このように、従来の正電圧用双方向スイッチ２１０と、負電圧用双方向スイッチ２２０を単に並列に接続しても、正負両方の電圧に対応が可能な双方向スイッチを形成することは困難であった。
特開平９−８６２９号公報

従来のスイッチ回路では、正電圧もしくは負電圧を双方向から通すスイッチ回路を形成することは困難であった。

本発明の１態様による双方向スイッチ回路は、正電圧もしくは負電圧が印加される第１の端子と、前記第１の端子に接続され、フローティング状態の第１のウェル内に形成される第１導電型の第１のトランジスタと、前記第１のトランジスタと第２の端子との間に接続される第１導電型の第２のトランジスタとを有し、前記第１及び第２のトランジスタは前記第１の端子と前記第２の端子との間の導通状態を制御する。双方向スイッチを形成するトランジスタをフローティング状態のウェル内に形成することにより、寄生のＰＮ接合に対する順バイアスの印加を防止することが可能となる。

本発明によれば、正電圧もしくは負電圧を双方向から供給することが可能となる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わるスイッチ回路１００を有するメモリ回路１０を示すブロック図である。図１に示すように、本実施の形態のメモリ回路は、スイッチ回路１００、メモリセルアレイ１、昇圧回路２、Ｘ−デコーダ回路３、Ｙ−デコーダ回路４、ソース回路５、書込み回路６、読出し回路７を有している。

メモリセルアレイ１は、複数のメモリセルトランジスタによって構成されている。そして、アドレス信号によって選択された所定のメモリセルトランジスタに印加されるゲート電圧、ドレイン電圧及びソース電圧に基づいて電荷の保持あるいは放出を行なう。

昇圧回路２は、メモリセルの書込みあるいは、消去に必要な電圧を生成する回路である。昇圧回路２によって生成された電圧は、スイッチ回路１００を介してＸ−デコーダ回路３、Ｙ−デコーダ回路４及びソース回路５へと出力される。

Ｘデコーダ回路３は、スイッチ回路１００を介して昇圧回路２によって生成されたゲート電圧をアドレス信号によって選択されたメモリセルトランジスタのゲートに供給する回路である。Ｙ−デコーダ回路４は、スイッチ回路１００を介して昇圧回路２によって生成されたドレイン電圧をアドレス信号によって選択されたメモリセルトランジスタのドレインに供給する回路である。ソース回路５は、スイッチ回路１００を介して昇圧回路２によって生成されたソース電圧をアドレス信号によって選択されたメモリセルトランジスタのソースに供給する回路である。

書込み回路６は、アドレス信号及び各制御信号（不図示）に基づいて、アドレス信号によって選択されたメモリセルトランジスタに外部回路から入力された書込みデータを出力する回路である。また、読み出し回路７は、アドレス信号（不図示）によって選択されたメモリセルトランジスタのデータを外部回路へと読み出す回路である。

スイッチ回路１００は、昇圧回路２によって出力された電圧から任意の電圧を選択してＸ−デコーダ回路３、Ｙ−デコーダ回路４及びソース回路５に出力する回路である。また、スイッチ回路１００はメモリ回路評価用端子に接続されている。図２は、スイッチ回路１００内部の構成を示す図である。

スイッチ回路１００は、第１のスイッチＳＷ１〜第８のスイッチＳＷ８を有している。第１のスイッチＳＷ１〜第４のスイッチＳＷ４は本発明における双方向スイッチである。一方、第５のスイッチＳＷ５〜第８のスイッチＳＷ８は、通常の導通・非導通を切り替えるのみのスイッチである。

第５のスイッチＳＷ５〜第８のスイッチＳＷ８にはそれぞれ、昇圧回路２によって生成された異なる電圧が入力される。第５のスイッチＳＷ５〜第８のスイッチＳＷ８のうち任意のスイッチをオン状態として所望の電圧を出力している。

第１のスイッチＳＷ１〜第４のスイッチＳＷ４は、それぞれ第５のスイッチＳＷ５〜第８のスイッチＳＷ８の出力部に接続されている。第５のスイッチＳＷ５〜第８のスイッチＳＷ８を介して内部の昇圧回路２によって生成された電圧をメモリ回路評価用端子へと出力する。また、第１のスイッチＳＷ１〜第４のスイッチＳＷ４は、メモリ回路評価用端子に印加された電圧を内部のメモリ回路へと出力する。以下、第１のスイッチＳＷ１〜第４のスイッチＳＷ４の内部構成について詳細に説明する。なお、第１のスイッチＳＷ１〜第４のスイッチＳＷ４はいずれも同一の内部構成であるものとする。

図３は、本実施の形態における第１のスイッチＳＷ１〜第４のスイッチＳＷに相当する双方向スイッチ回路３０の構成を示す図である。双方向スイッチ回路３０は、正電圧用双方向スイッチ３１及び負電圧用双方向スイッチ３２によって構成されている。図３に示した双方向スイッチ回路３０は、第１の入出力端子ＶＰＴ（以下、単に端子ＶＰＴと称す）、第２の入出力端子ＶＰＰ（以下、単に端子ＶＰＰと称す）及び第３の入出力端子ＶＰＮ（以下、単に端子ＶＰＮと称す）を有している。図３において、端子ＶＰＴが評価用端子に接続される端子であり、端子ＶＰＰ及びＶＰＮがメモリ回路や昇圧回路などの内部回路に接続される端子である。正電圧用双方向スイッチ３１は、端子ＶＰＰと端子ＶＰＴ間を接続するスイッチ回路である。正電圧用双方向スイッチ３１は、評価用端子を使用しない場合、および双方向スイッチ回路３０に負電圧が印加される場合はオフ状態とされる。また、負電圧用双方向スイッチ３２は、端子ＶＰＮと端子ＶＰＴ間を接続するスイッチ回路である。負電圧用双方向スイッチ３２は、評価用端子を使用しない場合、および双方向スイッチ回路３０に正電圧が印加される場合はオフ状態とされる。

図４は、双方向スイッチ回路３０内部の正電圧用双方向スイッチ３１を示す図である。正電圧用双方向スイッチ３１は、第１導電型の第２のトランジスタに相当するＰＭＯＳトランジスタＰ１、第１導電型の第１のトランジスタに相当するＰＭＯＳトランジスタＰ２、第１のゲート入力端子ＳＷＰＰ、第２のゲート入力端子ＳＷＰＴを有している。

ＰＭＯＳトランジスタＰ１のソースは、端子ＶＰＰに接続され、ドレインは、ＰＭＯＳトランジスタＰ２のソースに接続されている。ＰＭＯＳトランジスタＰ１の基板端子（バックゲート）は、端子ＶＰＰへと接続されている。ＰＭＯＳトランジスタＰ２のドレインは、端子ＶＰＴに接続されている。ＰＭＯＳトランジスタＰ２の基板端子は、端子ＶＰＴには接続されず、フローティング状態とされている。また、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２のゲートにはそれぞれ、第１のゲート入力端子ＳＷＰＰ、第２のゲート入力端子ＳＷＰＴが接続されている。

図５は、本実施の形態における正電圧用双方向スイッチ３１の断面構造を示す図である。ＰＭＯＳトランジスタＰ１は、Ｐ型基板５１に形成されたＮ型ウェル５２内に形成され、ＰＭＯＳトランジスタＰ２は、Ｐ型基板５１に形成された第１のウェルに相当するＮ型ウェル５３内に形成されている。

図４に回路図で示したように、ＰＭＯＳトランジスタＰ１が形成されるＮ型ウェル５２及びＰＭＯＳトランジスタＰ１のソースは端子ＶＰＰへと接続される。また、ＰＭＯＳトランジスタＰ２のソース５７は、端子ＶＰＴに接続されている。本実施の形態では、このＰＭＯＳトランジスタＰ２が形成されるＮ型ウェル５３が、フローティングな状態とされる。

図６は、双方向スイッチ回路３０内部の負電圧用双方向スイッチ３２を示す図である。負電圧用双方向スイッチ３２は、第２導電型の第４のトランジスタに相当するＮＭＯＳトランジスタＮ１、第２導電型の第３のトランジスタに相当するＮＭＯＳトランジスタＮ２、第３のゲート入力端子ＳＷＮＰ、第４のゲート入力端子ＳＷＮＴを有している。なお、図６に示す第１のダイオードＤｉ１及び第２のダイオードＤｉ２については半導体素子の構造上形成されるダイオードを示したものであり、その詳細については後述する。

ＮＭＯＳトランジスタＮ１のソースは、端子ＶＰＮに接続され、ドレインは、ＮＭＯＳトランジスタＮ２のドレインに接続されている。また、基板端子は、端子ＶＰＮへと接続される。ＮＭＯＳトランジスタＮ２のソースは、端子ＶＰＴに接続されている。ＮＭＯＳトランジスタＮ２の基板端子は、端子ＶＰＴへと接続される。また、ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮ２のゲートにはそれぞれ、第３のゲート入力端子ＳＷＮＰ、第４のゲート入力端子ＳＷＮＴが接続されている。

図７は、本実施の形態における負電圧用双方向スイッチ３２の断面構造を示す図である。Ｐ型基板７１内には、素子分離用に第５のウェル、第２のウェルにそれぞれ相当するＮ型ディープウェル７２、７３が形成されている。ＮＭＯＳトランジスタＮ１は、Ｎ型ディープウェル７２内に形成された第４のウェルに相当するＰ型ウェル７４内に形成され、ＮＭＯＳトランジスタＮ２は、Ｎ型ディープウェル７３内に形成された、第３のウェルに相当するＰ型ウェル７５内に形成されている。

図６に回路図で示したように、ＮＭＯＳトランジスタＮ１のソース及びＰ型ウェル７４は、端子ＶＰＮに接続されている。また、Ｎ型ディープウェル７２は、電源電位ＶＣＣに接続されている。図６に示したダイオードＤｉ１は、Ｐ型ウェル７４とＮ型ディープウェル７２によって形成された寄生ダイオードである。また、ＮＭＯＳトランジスタＮ２のドレイン及びＰ型ウェル７５は、端子ＶＰＴに接続されている。Ｎ型ディープウェル７３は、フローティングな状態とされている。ＮＭＯＳトランジスタＮ１の部分と同様に、Ｐ型ウェル７５とＮ型ディープウェル７３によって、図６に示すダイオードＤｉ２が形成されている。

以上のように構成された正負両方の電圧に対応が可能な双方向スイッチ３０の動作について以下に説明する。まず、正電圧用双方向スイッチ３１をオフ状態とする場合について説明する。正電圧用双方向スイッチをオフ状態とする場合は、ＰＭＯＳトランジスタＰ１、Ｐ２をオフ状態とする。そのため、ＶＰＰ端子には例えば３Ｖが印加され、ＰＭＯＳトランジスタＰ１のゲートに接続されるＳＷＰＰ端子にもＶＰＰ端子と同一の３Ｖが印加される。ＰＭＯＳトランジスタＰ２に接続されるＶＰＴ端子には、例えば５Ｖが印加され、ゲートに接続されるＳＷＰＴ端子にもＶＰＴ端子と同一の５Ｖが印加される。ゲートに印加される電圧に基づいて、ＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ２はオフ状態となる。ＰＭＯＳトランジスタＰ１、Ｐ２が共にオフ状態となるため、端子ＶＰＰと端子ＶＰＴは、絶縁状態とされる。

正電圧用双方向スイッチ３１をオン状態とする場合、ＰＭＯＳトランジスタＰ１、Ｐ２をオン状態とする。そのため、ＰＭＯＳトランジスタＰ１のゲート入力端子ＳＷＰＰには接地電位（ＧＮＤ）が印加される。また、ＰＭＯＳトランジスタＰ２のゲート入力端子ＳＷＰＴにも接地電位が印加される。ＰＭＯＳトランジスタＰ１、Ｐ２がオン状態となるため、端子ＶＰＰと端子ＶＰＴは、電気的に接続された状態となる。この状態で、端子ＶＰＰをハイ・インピーダンス状態として端子ＶＰＴに正電圧を印加すれば、端子ＶＰＴを入力端子、端子ＶＰＰを出力端子としたスイッチ回路として動作する。また、端子ＶＰＴをハイ・インピーダンス状態にして端子ＶＰＰに内部回路からの出力が印加されれば、端子ＶＰＰを入力端子、端子ＶＰＴを出力端子としたスイッチ回路として動作する。

図５に示した正電圧用双方向スイッチ３１において、端子ＶＰＴに負電圧が印加された場合について説明する。端子ＶＰＴに負電圧が印加される場合、正電圧用双方向スイッチ３１側は、オフ状態とされる。したがって、端子ＶＰＰ、ＰＭＯＳトランジスタＰ１のゲート入力端子ＳＷＰＰには、３Ｖの電圧が印加される。また、ＰＭＯＳトランジスタＰ２のゲート入力端子ＳＷＰＴには、レベルシフト回路などを介して、５Ｖの電圧が印加される。この状態で、評価用端子を介して端子ＶＰＴに負電圧（例えば−３Ｖ）が印加された場合でも、ＰＭＯＳトランジスタＰ２のＮ型ウェル５３は、端子ＶＰＴには接続されずフローティングな状態になっている。このため、ＰＭＯＳトランジスタＰ２のＰ型拡散層５７に負電圧が印加された場合でもＮ型ウェル５３はＰ型基板電位ＧＮＤより低い電位となることはない。Ｐ型基板間５１とＮ型ウェル５３が順バイアスされることはないため、Ｐ型基板５１とＮ型ウェル５３の間に不要な電流が流れることはなく、端子ＶＰＴと端子ＶＰＰ間の絶縁状態は維持される。

また、第２の入出力端子ＶＰＮに負電圧を印加して、端子ＶＰＴから出力する場合にも、端子ＶＰＴは負電圧となる。このような場合でも、Ｎ型ウェル５３をフローティングな状態としておくことにより、端子ＶＰＰ−ＶＰＴ間の絶縁状態は維持される。

本実施の形態では、正負両方の電圧が印加される端子ＶＰＴに接続されるＰＭＯＳトランジスタＰ２のＮ型ウェル５３をフローティング状態としている。このため、端子ＶＰＴに負電圧が印加された場合でもＮ型ウェル５３はＰ型基板５１より低い電圧になることはない。したがって、Ｎ型ウェル５３とＰ型基板５１間が順バイアスされることを防ぐことが可能となる。よって、負電圧が印加された場合でも正電圧用双方向スイッチの絶縁状態を保つことが可能となる。なお、以上の実施の形態ではＰＭＯＳトランジスタＰ２をオフ状態とするためにゲート入力端子ＳＷＰＴには、５Ｖが印加されるものとして説明している。しかしながら、ＰＭＯＳトランジスタＰ２の耐圧を考慮した場合、端子ＶＰＴに負電圧が印加される時にはゲート入力端子ＳＷＰＴに接地電位ＧＮＤを印加するように制御することも可能である。このように制御すれば、ＰＭＯＳトランジスタＰ２の耐圧を超えるような電圧がかかることを防ぐことが可能である。また、端子ＶＰＰとＰＭＯＳトランジスタＰ２との間にＰＭＯＳトランジスタＰ１を設けている。これは、仮にＰＭＯＳトランジスタＰ２のみで、端子ＶＰＰと端子ＶＰＴとの間の導通状態を制御する場合、オフ状態を作り出すことができないためである。すなわち、端子ＶＰＰの電圧と端子ＶＰＴの電圧との短絡を防止するために、端子ＶＰＰとＰＭＯＳトランジスタＰ２との間には、ＰＭＯＳトランジスタＰ１が接続されている。

次に、負電圧用双方向スイッチ３２の動作について詳細に説明する。負電圧用双方向スイッチ３２をオフ状態とする場合、ＮＭＯＳトランジスタＮ１に接続される端子ＶＰＮには例えば−２Ｖが印加され、ゲートに接続されるＳＷＮＰ端子にも−２Ｖが印加される。一方、ＮＭＯＳトランジスタＮ２に接続される端子ＶＰＴには例えば−３Ｖが印加され、ゲートに接続されるＳＷＮＴ端子にも端子ＶＰＴと同一の−３Ｖが印加される。ゲートに印加される電圧に基づいて、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２はオフ状態となる。したがって端子ＶＰＮと端子ＶＰＴは絶縁状態とされる。

負電圧用双方向スイッチ３２をオン状態とする場合、ＮＭＯＳトランジスタＮ１のゲート入力端子ＳＷＮＰには例えば２．５Ｖの電圧（ＶＣＣ）が印加される。ＮＭＯＳトランジスタＮ２のゲート入力端子ＳＷＮＴにはＶＣＣ電圧が印加される。ゲートに印加される電圧に基づいて、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２はオン状態となる。ＮＭＯＳトランジスタＮ１、Ｎ２がオン状態となるため、端子ＶＰＮと端子ＶＰＴは、電気的に接続された状態となる。この状態で、端子ＶＰＮをハイ・インピーダンス状態として端子ＶＰＴに負電圧を印加すれば、端子ＶＰＴを入力端子、端子ＶＰＮを出力端子としたスイッチ回路として動作する。また、端子ＶＰＴをハイ・インピーダンス状態にして端子ＶＰＮに内部回路からの出力が印加されれば、端子ＶＰＮを入力端子、端子ＶＰＴを出力端子としたスイッチ回路として動作する。

負電圧用双方向スイッチ３２において端子ＶＰＴに正電圧が印加された場合について説明する。ＶＰＴに正電圧が印加される場合、上記したＮＭＯＳトランジスタＮ１、Ｎ２をオフ状態とする場合と同様に、端子ＳＷＮＰ、ＳＷＮＴにそれぞれ−２Ｖ、−３Ｖの電圧が印加される。ここで、端子ＶＰＴに正電圧が印加された場合でも、ＮＭＯＳトランジスタＮ２のＮ型ディープウェル７３は、フローティングな状態にされている。端子ＶＰＴを介してＰ型ウェル７５に正電圧が印加された場合は、Ｐ型ウェル７５とＮ型ディープウェル７３との間は、一時的に順バイアス状態とされる。Ｐ型ウェル７５からＮ型ディープウェル７３に一時的な電流が流れるが、Ｎ型ディープウェル７３の電位が、端子ＶＰＴと同じになった時点で順バイアス状態は解消される。このため、一時的な電流は生じるもののＰ型基板７１とＮ型ディープウェル間が順バイアス状態とされてしまうことはない。

本実施の形態では、端子ＶＰＴに接続されるＮＭＯＳトランジスタＮ２のＮ型ディープウェル７３がフローティングな状態とされている。Ｐ型ウェルに電源ＶＣＣより高い電位正電圧が印加された場合は、Ｐ型ウェル７５とＮ型ディープウェル７３との間に一時的に順バイアス状態が発生する。しかしながら、Ｎ型ディープウェルの充電が完了した時点で順バイアス状態は解消される。このため、端子ＶＰＴに正電圧が印加された場合でも絶縁状態を保つことが可能となる。

また、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２は、負電圧を通すためにＰ型ウェル分離のためのＮ型ディープウェル構造を有している。この構造は、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２のＮ型拡散層に負電圧を印加した場合にＰ型基板７１との間で順バイアス電流を発生させないために必要である。また、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２のＰ型ウェルをＮ型ディープウェルで分離することによって、Ｐ型ウェルにはＮ型拡散層と同じ電位を印加することができる。このため、Ｎ型拡散層とＰ型ウェルとの間で順バイアス化が起こることはない。また、端子ＶＰＮとＮＭＯＳトランジスタＮ２との間にＮＭＯＳトランジスタＮ１を設けている。これは、仮にＮＭＯＳトランジスタＮ２のみで、端子ＶＰＮと端子ＶＰＴとの間の導通状態を制御する場合、オフ状態を作り出すことができないためである。すなわち、端子ＶＰＮの電圧と端子ＶＰＴの電圧との短絡を防止するために、端子ＶＰＮとＮＭＯＳトランジスタＮ２との間には、ＮＭＯＳトランジスタＮ１が接続されている。

以上に示したように本実施の形態では、Ｐ型基板上にＰＭＯＳトランジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ１、Ｎ２を形成することで、正電圧用双方向スイッチ３１、負電圧用双方向スイッチ３２を設けた。しかしながら、Ｎ型基板上にＰＭＯＳトランジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ１、Ｎ２を形成することで、正電圧用双方向スイッチ３１、負電圧用双方向スイッチ３２を設けることも可能である。以下、図８〜図１１を参照して、Ｎ型基板上に正電圧用双方向スイッチ、負電圧用双方向スイッチを形成する場合について説明する。

図８は、Ｎ型基板上に形成された正電圧用双方向スイッチを示す図である。正電圧用双方向スイッチは、第２導電型の第４のトランジスタに相当するＰＭＯＳトランジスタＰ１、第２導電型の第３のトランジスタに相当するＰＭＯＳトランジスタＰ２、第３のゲート入力端子ＳＷＰＰ、第４のゲート入力端子ＳＷＰＴを有している。なお、図８に示す第１のダイオードＤｉ１及び第２のダイオードＤｉ２については半導体素子の構造上形成されるダイオードを示したものである。

ＰＭＯＳトランジスタＰ１のソースは、端子ＶＰＰに接続され、ドレインは、ＰＭＯＳトランジスタＰ２のドレインに接続されている。また、基板端子は、端子ＶＰＰへと接続される。ＰＭＯＳトランジスタＰ２のソース及び基板端子は、端子ＶＰＴへと接続される。また、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２のゲートにはそれぞれ、第３のゲート入力端子ＳＷＰＰ、第４のゲート入力端子ＳＷＰＴが接続されている。

図９は、本実施の形態における負電圧用双方向スイッチの断面構造を示す図である。Ｎ型基板内には、素子分離用に第５のウェル、第２のウェルにそれぞれ相当するＰ型ディープウェルが形成されている。ＰＭＯＳトランジスタＰ１は、Ｐ型ディープウェル内に形成された第４のウェルに相当するＮ型ウェル内に形成され、ＰＭＯＳトランジスタＰ２は、Ｐ型ディープウェル内に形成された、第３のウェルに相当するＮ型ウェル内に形成されている。

図８に回路図で示したように、ＰＭＯＳトランジスタＰ１のソース及びＮ型ウェルは、端子ＶＰＰに接続されている。また、Ｐ型ディープウェルは、接地電位ＧＮＤに接続されている。図８に示したダイオードＤｉ１は、Ｎ型ウェルとＰ型ディープウェルによって形成された寄生ダイオードである。また、ＰＭＯＳトランジスタＰ２のドレイン及びＮ型ウェルは、端子ＶＰＴに接続されている。Ｐ型ディープウェルは、フローティングな状態とされている。ＰＭＯＳトランジスタＰ２は、ＰＭＯＳトランジスタＰ１の部分と同様に、Ｎ型ウェルとＰ型ディープウェルによって、図８に示すダイオードＤｉ２が形成されている。

ここで、正電圧用双方向スイッチにおいて端子ＶＰＴに負電圧が印加された場合について説明する。端子ＶＰＴに負電圧が印加される場合、端子ＶＰＴに接続されたＰＭＯＳトランジスタＰ２におけるＮ型ウェルとＮ型ウェル分離のためのＰ型ディープウェル間が一時的に順バイアス化される。しかしながら、ウェル分離のためのＰ型ディープウェルの電位がＶＰＴと同一のレベルまで放電されると電流パスはなくなる。このため、端子ＶＰＴに負電圧が印加された場合でも絶縁状態を保つことが可能となる。

図１０は、Ｎ型基板上に形成された負電圧用双方向スイッチを示す図である。負電圧用双方向スイッチは、第１導電型の第２のトランジスタに相当するＮＭＯＳトランジスタＮ１、第１導電型の第１のトランジスタに相当するＮＭＯＳトランジスタＮ２、第１のゲート入力端子ＳＷＮＰ、第２のゲート入力端子ＳＷＮＴを有している。

ＮＭＯＳトランジスタＮ１のソースは、端子ＶＰＮに接続され、ドレインは、ＮＭＯＳトランジスタＮ２のソースに接続されている。ＮＭＯＳトランジスタＮ１の基板端子（バックゲート）は、端子ＶＰＮへと接続されている。ＮＭＯＳトランジスタＮ２のドレインは、端子ＶＰＴに接続されている。ＮＭＯＳトランジスタＮ２の基板端子は、端子ＶＰＴには接続されず、フローティング状態とされている。また、ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮ２のゲートにはそれぞれ、第１のゲート入力端子ＳＷＮＰ、第２のゲート入力端子ＳＷＮＴが接続されている。

図１１は、本実施の形態における負電圧用双方向スイッチの断面構造を示す図である。ＮＭＯＳトランジスタＮ１は、Ｎ型基板に形成されたＰ型ウェル内に形成され、ＮＭＯＳトランジスタＮ２は、Ｎ型基板に形成された第１のウェルに相当するＰ型ウェル内に形成されている。

図１０に回路図で示したように、ＮＭＯＳトランジスタＮ１が形成されるＰ型ウェル及びＮＭＯＳトランジスタＮ１のソースは端子ＶＰＮへと接続される。また、ＮＭＯＳトランジスタＮ２のソースは、端子ＶＰＴに接続されている。本実施の形態では、このＮＭＯＳトランジスタＮ２が形成されるＰ型ウェルが、フローティングな状態とされる。

ここで、負電圧用双方向スイッチにおいて端子ＶＰＴに正電圧が印加された場合について説明する。端子ＶＰＴに正電圧が印加された場合、Ｐ型ウェルがフローティングであるため、Ｐ型ウェルがＮ型基板電位ＶＣＣより高い電位になることはない。従って、Ｐ型ウェルとＮ型基板間が順バイアス化されることは無い。このため、端子ＶＰＴに正電圧が印加された場合でも絶縁状態を保つことが可能となる。

実施の形態２
図１２は、本発明の実施の形態２のＰ型基板上に形成された双方向スイッチ８０を示す図である。なお、図１２において、図３と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。図１２では、図３に示した双方向スイッチ３０に対して、第２導電型の第６のトランジスタに相当するＮＭＯＳトランジスタＮ３、及び第２導電型の第５のトランジスタに相当するＮＭＯＳトランジスタＮ４が追加されている。ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ４は、端子ＶＰＰと端子ＶＰＴとの間に直列に接続されている。また、不図示であるが、ＮＭＯＳトランジスタＮ３は、第９のウェル（Ｎ型ディープウェル）内に形成された第８のウェル（Ｐ型ウェル）内に形成されている。この第９のウェルは電源電位ＶＣＣに接続されている。また、ＮＭＯＳトランジスタＮ４は、フローティング状態の第６のウェル（Ｎ型ディープウェル）内に形成された第７のウェル（Ｐ型ウェル）内に形成されている。また、ＮＭＯＳトランジスタＮ３の基板端子は端子ＶＰＰに接続され、ＮＭＯＳトランジスタＮ４の基板端子は端子ＶＰＴに接続されている。

実施の形態１では、正電圧を伝播するためにＰ型ＭＯＳトランジスタのみを用いている。しかしながら、端子ＶＰＴには、Ｐ型ＭＯＳトランジスタが有する閾値、例えば１Ｖより低い正電圧が端子ＶＰＴに印加される場合がある。このような場合、Ｐ型ＭＯＳトランジスタのソース電圧１Ｖ、ゲート電圧ＧＮＤとなり十分なゲート・ソース間電圧ＶＧＳを得ることができない恐れがある。十分なゲート・ソース間電圧を得られない場合は端子ＶＰＰとＶＰＴの間の導通状態が不十分になる恐れが生じる。

本実施の形態では、端子ＶＰＰと端子ＶＰＴとの間に第３のＮＭＯＳトランジスタＮ３及び第４のＮＭＯＳトランジスタＮ４を挿入している。よって、第１のＰＭＯＳトランジスタＰ１、第２のＰＭＯＳトランジスタＰ２の有する閾値より低い正電圧が印加された場合でも、第３のＮＭＯＳトランジスタＮ３及び第４のＮＭＯＳトランジスタＮ４の経路で導通状態を良好にすることが可能である。

また、図１２では、Ｐ型基板上に形成された双方向スイッチについて示した。しかしながら、Ｎ型基板上に双方向スイッチを形成することも可能である。図１３は、Ｎ型基板上に形成された双方向スイッチを示す図である。図１３では、図３に示した双方向スイッチ３０に対して、第２導電型の第６のトランジスタに相当するＮＭＯＳトランジスタＮ３、及び第２導電型の第５のトランジスタに相当するＮＭＯＳトランジスタＮ４が追加されている。ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ４は、端子ＶＰＰと端子ＶＰＴとの間に直列に接続されている。また、不図示であるが、ＮＭＯＳトランジスタＮ３は、第７のウェル（Ｐ型ウェル）内に形成されている。この第７のウェルは接地電位ＧＮＤに接続されている。また、ＮＭＯＳトランジスタＮ４は、フローティング状態の第６のウェル（Ｐ型ウェル）内に形成されている。また、ＮＭＯＳトランジスタＮ３の基板端子は端子ＶＰＰに接続されている。このように、Ｎ型基板上に双方向スイッチを形成した場合であっても、第１のＰＭＯＳトランジスタＰ１、第２のＰＭＯＳトランジスタＰ２の有する閾値より低い正電圧が印加された場合において、第３のＮＭＯＳトランジスタＮ３及び第４のＮＭＯＳトランジスタＮ４の経路で導通状態を良好にすることが可能である。

実施の形態３
図１４は、本実施の形態３の双方向スイッチ９０を示す図である。なお、図１４において、図３と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。図１４に示す双方向スイッチ９０では、ＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ２のＮ型ウェルがフローティングな状態とされている。また、第２導電型の第４のトランジスタに相当するＮＭＯＳトランジスタＮ１及び第２導電型の第３のトランジスタに相当するＮＭＯＳトランジスタＮ２のＮ型ディープウェルも、それぞれフローティングな状態とされている。また、ＮＭＯＳトランジスタＮ１は、ＰＭＯＳトランジスタＰ１が接続される端子ＶＰＰに共通に接続されている。また、不図示であるが、ＮＭＯＳトランジスタＮ１は、フローティング状態の第４のウェル（Ｎ型ディープウェル）内に形成された第５のウェル（Ｐ型ウェル）内に形成されている。また、ＮＭＯＳトランジスタＮ２は、フローティング状態の第２のウェル（Ｎ型ディープウェル）内に形成された第３のウェル（Ｐ型ウェル）内に形成されている。また、ＮＭＯＳトランジスタＮ１の基板端子は端子ＶＰＰに接続され、ＮＭＯＳトランジスタＮ２の基板端子は端子ＶＰＴに接続されている。

実施の形態１および２では、端子ＶＰＰは、正電圧のみを印加する端子とされている。しかしながら、本実施の形態では端子ＶＰＰは、正負両方の電圧を入出力する端子とされている。ＰＭＯＳトランジスタＰ１のＮ型ウェル、およびＮＭＯＳトランジスタＮ１のＮ型ディープウェルもフローティングな状態とすることで、端子ＶＰＰに対して正負両方の電圧を印加することが可能となる。また、実施の形態１及び実施の形態２に示したように、Ｎ型基板上に双方向スイッチを設けることも可能である（図１５参照）。なお、Ｎ型基板上に形成した場合の回路構成及び断面構造の詳細については省略する。

以上のように、本発明では、メモリセルの書込みあるいは消去に必要な電圧を生成する昇圧回路もしくはレギュレータの正電圧及び負電圧をひとつのスイッチ回路にて選択的にかつ電圧供給回路間の絶縁状態を保証しながら評価用端子に供給する。そして、双方向スイッチが形成されるウェルをフローティング状態とすることで、半導体基板上に形成される寄生のＰＮ接合に順バイアスが印加されることを防いでいる。そのため、正電圧用双方向スイッチあるいは負電圧用双方向スイッチのどちらか一方の絶縁状態を維持したまま、正負両方の電圧を印加することが可能な双方向スイッチを形成することが可能となる。

このように、本発明では、同スイッチ回路にて評価用端子から評価目的のために印加する正電圧または負電圧を選択的にかつ電圧供給回路間の絶縁状態を保証しながら内部に供給する双方向スイッチを実現することが可能となる。従って、本発明における双方向スイッチでは、正電圧と負電圧を１つの評価用端子で印加することが可能となる。このような双方向スイッチを用いることにより、正負両方の電圧を必要とする不揮発性メモリなどでは、端子数の削減と評価の簡易性をもたらすことが可能である。

実施の形態１に関わるスイッチ回路を有するメモリ回路を示す図である。 実施の形態１に関わるスイッチ回路１００を示す図である。 実施の形態１に関わるスイッチ回路１００内部の双方向スイッチ３０を示す図である。 実施の形態１に関わる双方向スイッチ３０内部の正電圧用双方向スイッチ３１を示す図である。 実施の形態１に関わる正電圧用双方向スイッチ３１の断面構造を示す図である。 実施の形態１に関わる双方向スイッチ３０内部の負電圧用双方向スイッチ３２を示す図である。 実施の形態１に関わる負電圧用双方向スイッチ３２の断面構造を示す図である。 実施の形態１に関わるＮ型基板上に形成された正電圧用双方向スイッチを示す図である。 実施の形態１に関わるＮ型基板上に形成された正電圧用双方向スイッチの断面構造を示す図である。 実施の形態１に関わるＮ型基板上に形成された負電圧用双方向スイッチを示す図である。 実施の形態１に関わるＮ型基板上に形成された負電圧用双方向スイッチの断面構造を示す図である。 実施の形態２に関わる双方向スイッチ８０を示す図である。 実施の形態２に関わるＮ型基板上に形成された双方向スイッチを示す図である。 実施の形態３に関わる双方向スイッチ９０を示す図である。 実施の形態３に関わるＮ型基板上に形成された双方向スイッチを示す図である。 従来の正電圧用双方向スイッチ回路を示す図である。 従来の負電圧用双方向スイッチ回路を示す図である。 従来の正電圧用双方向スイッチ回路及び負電圧用双方向スイッチ回路を並列に接続した従来の双方向スイッチ回路を示す図である。 従来の正電圧用双方向スイッチに負電圧が印加された場合の断面構造を示す図である。 従来の負電圧用双方向スイッチに正電圧が印加された場合の断面構造を示す図である。 特許文献１に記載の正負電圧に対応するスイッチの図である。

符号の説明

１００、２００、３００ スイッチ回路
１ メモリセルアレイ
２ 昇圧回路
３ Ｘ−デコーダ回路
４ Ｙ−デコーダ回路
５ ソース回路
６ 書込み回路
７ 読み出し回路
８ 外部回路
１０ メモリ回路
３０ 双方向スイッチ
３１ 正電圧用双方向スイッチ
３２ 負電圧用双方向スイッチ
ＶＰＴ 第１の入出力端子
ＶＰＰ 第２の入出力端子
ＶＰＮ 第３の入出力端子
Ｐ１、Ｐ２ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４ ＮＭＯＳトランジスタ

Claims (15)

1. 正電圧もしくは負電圧が印加される第１の端子と、
   前記第１の端子に接続され、フローティング状態の第１のウェル内に形成される第１導電型の第１のトランジスタと、
   前記第１のトランジスタと第２の端子との間に接続される第１導電型の第２のトランジスタとを有し、
   前記第１及び第２のトランジスタは前記第１の端子と前記第２の端子との間の導通状態を制御する双方向スイッチ回路。
2. 前記第２のトランジスタは、前記第１のウェルとは異なるウェル内に形成され、当該第２のトランジスタの基板端子は前記第２の端子に接続されていることを特徴とする請求項１に記載の双方向スイッチ回路。
3. 前記双方向スイッチ回路は、さらに、
   フローティング状態の第２のウェル内に形成された第３のウェル内に形成される第２導電型の第３のトランジスタと、
   前記第３のトランジスタと第３の端子との間に接続される第２導電型の第４のトランジスタとを有し、
   前記第３のトランジスタの基板端子は前記第１の端子に接続され、
   前記第３及び第４のトランジスタは前記第１の端子と前記第３の端子との間の導通状態を制御することを特徴とする請求項１あるいは２に記載の双方向スイッチ回路。
4. 前記第４のトランジスタは前記第３の端子に接続された第４のウェル内に形成され、当該第４のウェルは第５のウェル内に形成され、
   前記第４のトランジスタの基板端子は前記第３の端子に接続されていることを特徴とする請求項３に記載の双方向スイッチ回路。
5. 前記第１の導電型トランジスタがＰ型トランジスタである場合、
   前記第５のウェルは、電源電位に接続されることを特徴とする請求項４に記載の双方向スイッチ回路。
6. 前記第１の導電型トランジスタがＮ型トランジスタである場合、
   前記第５のウェルは、接地電位に接続されることを特徴とする請求項４に記載の双方向スイッチ回路。
7. 前記第１の導電型トランジスタがＰ型トランジスタである場合、
   前記双方向スイッチ回路は、さらに、
   フローティング状態の第６のウェル内に形成された第７のウェル内に形成される第２導電型の第５のトランジスタと、
   前記第５のトランジスタと前記第２の端子との間に接続される第２導電型の第６のトランジスタとを有し、
   前記第５のトランジスタの基板端子は前記第１の端子に接続され、
   前記第５及び第６のトランジスタは前記第１の端子と前記第２の端子との間の導通状態を制御することを特徴とする請求項１乃至４のいずれか１項に記載の双方向スイッチ回路。
8. 前記第６のトランジスタは、前記第２の端子に接続された第８のウェル内に形成され、当該第８のウェルは第９のウェル内に形成され、
   前記第６のトランジスタの基板端子は前記第２の端子に接続されていることを特徴とする請求項７に記載の双方向スイッチ回路。
9. 前記第９のウェルは、電源電位に接続されることを特徴とする請求項８に記載の双方向スイッチ回路。
10. 前記第１の導電型トランジスタがＮ型トランジスタである場合、
    前記双方向スイッチ回路は、さらに、
    フローティング状態の第６のウェル内に形成される第２導電型の第５のトランジスタと、
    前記第５のトランジスタと前記第２の端子との間に接続される第２導電型の第６のトランジスタとを有し、
    前記第５及び第６のトランジスタは前記第１の端子と前記第２の端子との間の導通状態を制御することを特徴とする請求項１乃至４のいずれか１項に記載の双方向スイッチ回路。
11. 前記第６のトランジスタは、前記第２の端子に接続された第７のウェル内に形成され、
    前記第６のトランジスタの基板端子は前記第２の端子に接続されていることを特徴とする請求項１０に記載の双方向スイッチ回路。
12. 前記第７のウェルは、接地電位に接続されることを特徴とする請求項１０に記載の双方向スイッチ回路。
13. 前記第１の導電型トランジスタがＰ型トランジスタである場合、
    前記第２の端子に正電圧が入力され、前記第３の端子には負電圧が入力され、
    前記第１の導電型トランジスタがＮ型トランジスタである場合、
    前記第２の端子に負電圧が入力され、前記第３の端子には正電圧が入力されることを特徴とする請求項３乃至１２のいずれか１項に記載の双方向スイッチ回路。
14. 前記双方向スイッチ回路はさらに、
    フローティング状態の第２のウェル内に形成された第３のウェル内に形成される第２導電型の第３のトランジスタと、
    前記第３のトランジスタと前記第２の端子との間に接続され、フローティング状態の第４のウェル内に形成された第５のウェル内に形成される第２導電型の第４のトランジスタとを有し、
    前記第２のトランジスタは、前記第１のウェルとは異なるフローティング状態のウェル内に形成され、
    前記第３のトランジスタの基板端子は前記第１の端子に接続され、
    前記第４のトランジスタの基板端子は前記第２の端子に接続されることを特徴とする請求項１に記載の双方向スイッチ回路。
15. 前記第２の端子には、正電圧のみが印加されることを特徴とする請求項１４に記載の双方向スイッチ回路。

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