JPH05102829A - Ｃｍｏｓ出力回路 - Google Patents
Ｃｍｏｓ出力回路Info
- Publication number
- JPH05102829A JPH05102829A JP3260185A JP26018591A JPH05102829A JP H05102829 A JPH05102829 A JP H05102829A JP 3260185 A JP3260185 A JP 3260185A JP 26018591 A JP26018591 A JP 26018591A JP H05102829 A JPH05102829 A JP H05102829A
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- JP
- Japan
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- circuit
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】出力端子の負荷の変動による、出力信号の立ち
上り及び立ち下り波形の変動をおさえること。 【構成】出力信号立ち上り及び立ち下り波形の遷移時間
を自動的に検出する波形エッジ検出回路８と、この波形
エッジ検出回路８の制御により出力駆動能力を補助する
ための駆動能力補助回路９を備ている。
上り及び立ち下り波形の変動をおさえること。 【構成】出力信号立ち上り及び立ち下り波形の遷移時間
を自動的に検出する波形エッジ検出回路８と、この波形
エッジ検出回路８の制御により出力駆動能力を補助する
ための駆動能力補助回路９を備ている。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ出力回路に関
し、特に出力端子に接続される負荷による出力の立上
り，立下り波形の補正を自動的にするＣＭＯＳ出力回路
に関する。
し、特に出力端子に接続される負荷による出力の立上
り，立下り波形の補正を自動的にするＣＭＯＳ出力回路
に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ出力回路の中の正転出力
回路は、図３に示すように、他回路からの出力信号を入
力端子１で受け、この入力端子の入力信号５をインバー
タ５０で反転信号６に変換する。さらに、この反転信号
６をインバータ５１で、もとの入力信号５と同じ正転信
号７に変換して、出力するという回路構成を有してい
た。
回路は、図３に示すように、他回路からの出力信号を入
力端子１で受け、この入力端子の入力信号５をインバー
タ５０で反転信号６に変換する。さらに、この反転信号
６をインバータ５１で、もとの入力信号５と同じ正転信
号７に変換して、出力するという回路構成を有してい
た。
【０００３】ここで、インバータ５０は、Ｐ，Ｎチャネ
ルトランジスタ６０，６１を有し、インバータ５１は、
Ｐ，Ｎチャネルトランジスタ６２，６３を有する。
ルトランジスタ６０，６１を有し、インバータ５１は、
Ｐ，Ｎチャネルトランジスタ６２，６３を有する。
【０００４】
【発明が解決しようとする課題】このような従来のＣＭ
ＯＳ出力回路の中の正転出力回路では、出力端子２に接
続される負荷２′を駆動するための素子がインバータ５
１の能力にのみ依存しているため、出力端子２に接続さ
れる負荷２′の影響により、出力信号７の立ち上り及び
立ち下り波形の遷移時間が変化し、結果的に遅延時間の
変動を生じる事になる。
ＯＳ出力回路の中の正転出力回路では、出力端子２に接
続される負荷２′を駆動するための素子がインバータ５
１の能力にのみ依存しているため、出力端子２に接続さ
れる負荷２′の影響により、出力信号７の立ち上り及び
立ち下り波形の遷移時間が変化し、結果的に遅延時間の
変動を生じる事になる。
【０００５】また、立ち上り及び立ち下り波形の遷移時
間が長くなればなるほど、出力端子２に接続される次段
回路の入力部に対して、回路しきい値電圧付近の電位が
入力されている時間が長くなり、この次段入力回路の入
力部がフローティング状態となることによって、次段回
路に不要なリーグ電流が生じるという問題点があった。
間が長くなればなるほど、出力端子２に接続される次段
回路の入力部に対して、回路しきい値電圧付近の電位が
入力されている時間が長くなり、この次段入力回路の入
力部がフローティング状態となることによって、次段回
路に不要なリーグ電流が生じるという問題点があった。
【０００６】そこで、本発明の目的は、以上の問題点を
解決して、出力信号の立ち上り及び立ち下り波形の遷移
時間の短縮だけではなく、この出力端子２に接続される
次段回路入力部のフローティング防止となり、結果的に
電流リーク防止が出来るようにしたＣＭＯＳ出力回路を
提供することにある。
解決して、出力信号の立ち上り及び立ち下り波形の遷移
時間の短縮だけではなく、この出力端子２に接続される
次段回路入力部のフローティング防止となり、結果的に
電流リーク防止が出来るようにしたＣＭＯＳ出力回路を
提供することにある。
【０００７】
【課題を解決するための手段】本発明のＣＭＯＳ出力回
路の構成は、入力信号が変化を開始してあらかじめ設定
した電位に達した時点から、前記入力信号の変化により
出力信号があらかじめ設定した電位に達するまでの期間
動作する波形エッジ検出回路と、前記出力信号を伝達す
る出力信号線に、前記入力信号から期待される出力レベ
ルの駆動を補助する駆動能力補助回路とを備え、前記駆
動能力補助回路は前記波形エッジ検出回路により制御さ
れる事を特徴とする。
路の構成は、入力信号が変化を開始してあらかじめ設定
した電位に達した時点から、前記入力信号の変化により
出力信号があらかじめ設定した電位に達するまでの期間
動作する波形エッジ検出回路と、前記出力信号を伝達す
る出力信号線に、前記入力信号から期待される出力レベ
ルの駆動を補助する駆動能力補助回路とを備え、前記駆
動能力補助回路は前記波形エッジ検出回路により制御さ
れる事を特徴とする。
【０００８】
【実施例】図１は本発明の一実施例のＣＭＯＳ出力回路
の回路図であり、図２は図１の実施例の内部のタイミン
グ図である。
の回路図であり、図２は図１の実施例の内部のタイミン
グ図である。
【０００９】図１において、本実施例は、インバータ５
０とインバータ５１とで構成される回路が図３のＣＭＯ
Ｓ出力回路と同様である。
０とインバータ５１とで構成される回路が図３のＣＭＯ
Ｓ出力回路と同様である。
【００１０】この図３のＣＭＯＳ出力回路の出力信号線
７に、駆動補助回路９のＰチャネル（ｃｈ）トランジス
タ６４及びＮｃｈトランジスタ６５のドレイン端子同士
を接続する。さらに、この出力信号線７と、波形エッジ
検出回路８の入力端子８０，８１を接続する。
７に、駆動補助回路９のＰチャネル（ｃｈ）トランジス
タ６４及びＮｃｈトランジスタ６５のドレイン端子同士
を接続する。さらに、この出力信号線７と、波形エッジ
検出回路８の入力端子８０，８１を接続する。
【００１１】また、この波形エッジ検出回路８の入力端
子のもう一端８２，８３を入力信号反転信号線６に接続
する。
子のもう一端８２，８３を入力信号反転信号線６に接続
する。
【００１２】インバータ７０，７１を介した波形エッジ
検出回路８の出力端子のＰｃｈトランジスタ制御信号線
１３は、Ｐｃｈトランジスタ６４のゲート端子に接続
し、Ｎｃｈトランジスタ制御信号線１４はＮｃｈトラン
ジスタ６５のゲート端子に接続する。
検出回路８の出力端子のＰｃｈトランジスタ制御信号線
１３は、Ｐｃｈトランジスタ６４のゲート端子に接続
し、Ｎｃｈトランジスタ制御信号線１４はＮｃｈトラン
ジスタ６５のゲート端子に接続する。
【００１３】次に動作について説明する。入力端子１で
入力信号５をロウレベルからハイレベルに変化させる
と、インバータ５０により、入力信号反転信号線６がハ
イレベルからロウレベルに変化し、さらにインバータ５
１により出力信号線７のロウレベルが、ハイレベルに変
化して、出力端子２に伝達される。
入力信号５をロウレベルからハイレベルに変化させる
と、インバータ５０により、入力信号反転信号線６がハ
イレベルからロウレベルに変化し、さらにインバータ５
１により出力信号線７のロウレベルが、ハイレベルに変
化して、出力端子２に伝達される。
【００１４】また、入力信号５０がハイレベルからロウ
レベルに変化した特も、同様にインバータ５０により、
入力信号反転信号線６がロウレベルからハイレベルに変
化し、さらにインバータ５１により出力信号線７がハイ
レベルからロウレベルに変化して、出力端子２に伝達さ
れる。
レベルに変化した特も、同様にインバータ５０により、
入力信号反転信号線６がロウレベルからハイレベルに変
化し、さらにインバータ５１により出力信号線７がハイ
レベルからロウレベルに変化して、出力端子２に伝達さ
れる。
【００１５】この出力端子２に大きな負荷２′が付いた
場合、この負荷２′の影響により、出力信号線７の出力
信号は、図２に示すように、立ち上り，立ち下りのなま
った出力波形になる。
場合、この負荷２′の影響により、出力信号線７の出力
信号は、図２に示すように、立ち上り，立ち下りのなま
った出力波形になる。
【００１６】入力信号１が、ロウレベルからハイレベル
に変化する図２のａ点からインバータ５０を介して入力
信号反転信号線６の電位レベルがハイレベルからロウレ
ベルに変化を開始し、この電位レベルが図２のｃ点に達
すると、波形エッジ検出回路８のＰｃｈトランジスタ制
御信号線１３がハイレベルからロウレベルに変化する事
で、Ｐｃｈトランジスタ６４がオン状態となり、この
間、インバータ５１のＰｃｈトランジスタ６２と並列に
駆動能力補助回路９のＰｃｈトランジスタ６４が同時に
動作する事になる。そして、この動作する時間は、出力
信号が図２のｂ点に上昇するまの時間ＴＷ１の間であ
り、その時の出力信号は図２の出力補正波形のｄ点にな
る。
に変化する図２のａ点からインバータ５０を介して入力
信号反転信号線６の電位レベルがハイレベルからロウレ
ベルに変化を開始し、この電位レベルが図２のｃ点に達
すると、波形エッジ検出回路８のＰｃｈトランジスタ制
御信号線１３がハイレベルからロウレベルに変化する事
で、Ｐｃｈトランジスタ６４がオン状態となり、この
間、インバータ５１のＰｃｈトランジスタ６２と並列に
駆動能力補助回路９のＰｃｈトランジスタ６４が同時に
動作する事になる。そして、この動作する時間は、出力
信号が図２のｂ点に上昇するまの時間ＴＷ１の間であ
り、その時の出力信号は図２の出力補正波形のｄ点にな
る。
【００１７】次に、入力信号５がハイルからロウレベル
に変化する図２のｅ点より、インバータ５０を介して入
力信号反転信号線６の電位レベルが、ロウレベルからハ
イレベルに変化を開始し、この電位レベルが図２のｇ点
に達すると、波形エッジ検出回路８のＮｃｈトランジス
タ制御信号線１４がロウレベルからハイレベルに変化す
る事で、Ｎｃｈトランジスタ６５がオン状態となり、こ
の間インバータ５１のＮｃｈトランジスタ６３と並列に
駆動能力補助回路のＮｃｈトランジスタ６５が同時に動
作する事になる。
に変化する図２のｅ点より、インバータ５０を介して入
力信号反転信号線６の電位レベルが、ロウレベルからハ
イレベルに変化を開始し、この電位レベルが図２のｇ点
に達すると、波形エッジ検出回路８のＮｃｈトランジス
タ制御信号線１４がロウレベルからハイレベルに変化す
る事で、Ｎｃｈトランジスタ６５がオン状態となり、こ
の間インバータ５１のＮｃｈトランジスタ６３と並列に
駆動能力補助回路のＮｃｈトランジスタ６５が同時に動
作する事になる。
【００１８】そして、この動作する時間は、出力信号が
図２のｆ点に上昇するまでの時間ＴＷ２の間であり、そ
の時の出力信号７は図２の出力補正波形のｈ点になる。
図２のｆ点に上昇するまでの時間ＴＷ２の間であり、そ
の時の出力信号７は図２の出力補正波形のｈ点になる。
【００１９】以上の様に、本実施例の波形エッジ検出回
路８と駆動能力補助回路９を従来のＣＭＯＳ出力回路の
入力端子１と出力端子２に接続するだけにより、出力信
号７の立ち上り，立ち下り遷移時間を約半分にする事が
可能になる。
路８と駆動能力補助回路９を従来のＣＭＯＳ出力回路の
入力端子１と出力端子２に接続するだけにより、出力信
号７の立ち上り，立ち下り遷移時間を約半分にする事が
可能になる。
【００２０】このように、本実施例のＣＭＯＳ出力回路
は、入力信号が変化を開始してこの入力信号レベルが回
路しきい値電位に達した時点から、出力信号が変化を開
始してこの出力信号レベルが回路しきい値電位に達する
時点までの期間に動作する波形エッジ検出回路と、出力
信号の期待出力レベルに応じて駆動する側の能力を前述
した波形エッジ検出回路の制御により変化させる事が出
来る駆動能力補助回路とを備えている。
は、入力信号が変化を開始してこの入力信号レベルが回
路しきい値電位に達した時点から、出力信号が変化を開
始してこの出力信号レベルが回路しきい値電位に達する
時点までの期間に動作する波形エッジ検出回路と、出力
信号の期待出力レベルに応じて駆動する側の能力を前述
した波形エッジ検出回路の制御により変化させる事が出
来る駆動能力補助回路とを備えている。
【００２１】
【発明の効果】以上説明したように、本発明は、出力信
号の立ち上り，立ち下りの遷移時間を自動的に検出する
波形エッジ検出回路と、出力駆動能力を補助するための
駆動補助回路とを特に従来のＣＭＯＳ出力回路に設ける
事により、出力端子に接続される負荷の変動があって
も、出力波形の立ち上り、及び立ち下り波形の変動が少
なくなり、中間電位の生じる時間が短縮する事が出来る
ため、出力端子に接続される次段回路の入力フローティ
ングによる電流リーク発生の防止になるという効果があ
り、また特に本発明の駆動補助回路は、必要の時以外は
常に動作しないため、従来のＣＭＯＳ出力回路に比べ、
定常に流れる消費電流を半分又はそれ以上減せるという
効果を有する。
号の立ち上り，立ち下りの遷移時間を自動的に検出する
波形エッジ検出回路と、出力駆動能力を補助するための
駆動補助回路とを特に従来のＣＭＯＳ出力回路に設ける
事により、出力端子に接続される負荷の変動があって
も、出力波形の立ち上り、及び立ち下り波形の変動が少
なくなり、中間電位の生じる時間が短縮する事が出来る
ため、出力端子に接続される次段回路の入力フローティ
ングによる電流リーク発生の防止になるという効果があ
り、また特に本発明の駆動補助回路は、必要の時以外は
常に動作しないため、従来のＣＭＯＳ出力回路に比べ、
定常に流れる消費電流を半分又はそれ以上減せるという
効果を有する。
【図１】本発明の一実施例のＣＭＯＳ出力回路を示す回
路図である。
路図である。
【図２】図１の各部の動作波形を示すタイミング図であ
る。
る。
【図３】従来のＣＭＯＳ出力回路の回路図である。
１ 入力端子 ２ 出力端子 ６０，６２，６４ Ｐｃｈトランジスタ ６１，６３，６５ Ｎｃｈトランジスタ ５ 入力信号線 ６ 入力信号反転信号線 ７ 出力信号線 ８ 波形エッジ検出回路 ９ 駆動補助回路 １０ ＮＯＲゲート １１ ＮＡＮＤゲート ５０，５１，７０，７１ インバータ １３ Ｐｃｈトランジスタ制御信号線 １４ Ｎｃｈトランジスタ制御信号線 ８０，８１，８２，８３ 波形エッジ検出回路入力端
子
子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 7342−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｌ 8221−5Ｊ Ｈ０３Ｋ 17/687 Ｆ
Claims (2)
- 【請求項１】 入力信号が変化を開始してあらかじめ設
定した電位に達した時点から、前記入力信号の変化によ
り出力信号があらかじめ設定した電位に達するまでの期
間動作する波形エッジ検出回路と、前記出力信号を伝達
する出力信号線に、前記入力信号から期待される出力レ
ベルの駆動を補助する駆動能力補助回路とを備え、前記
駆動能力補助回路は前記波形エッジ検出回路により制御
される事を特徴とするＣＭＯＳ出力回路。 - 【請求項２】 波形エッジ検出回路は、２個のインバー
タと１個のＮＯＲゲートと１個のＮＡＮＤゲートとから
なる請求項１記載のＣＭＯＳ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260185A JPH05102829A (ja) | 1991-10-08 | 1991-10-08 | Ｃｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260185A JPH05102829A (ja) | 1991-10-08 | 1991-10-08 | Ｃｍｏｓ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102829A true JPH05102829A (ja) | 1993-04-23 |
Family
ID=17344516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260185A Pending JPH05102829A (ja) | 1991-10-08 | 1991-10-08 | Ｃｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102829A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09130224A (ja) * | 1995-10-27 | 1997-05-16 | Nec Commun Syst Ltd | 集積回路出力回路 |
| US6222397B1 (en) | 1997-09-18 | 2001-04-24 | Oki Electric Industry Co., Ltd. | Output circuit with switching function |
-
1991
- 1991-10-08 JP JP3260185A patent/JPH05102829A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09130224A (ja) * | 1995-10-27 | 1997-05-16 | Nec Commun Syst Ltd | 集積回路出力回路 |
| US6222397B1 (en) | 1997-09-18 | 2001-04-24 | Oki Electric Industry Co., Ltd. | Output circuit with switching function |
| US6384644B2 (en) | 1997-09-18 | 2002-05-07 | Oki Electric Industry Co, Ltd. | Output circuit with switching function |
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