CN116896874A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。一种半导体器件，包括：第一字线堆叠，其中第一字线竖直堆叠；第二字线堆叠，其中第二字线竖直堆叠；字线隔离狭缝，设置在第一字线堆叠和第二字线堆叠之间；以及第一竖直隔离层，设置在第一字线堆叠和第二字线堆叠之间并与字线隔离狭缝交叠。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2022年3月29日提交的韩国专利申请第10-2022-0038917号的优先权，其全部内容通过引用并入本文。
技术领域
本发明的实施方式涉及一种半导体器件，更具体地，涉及一种具有三维结构的半导体器件及其制造方法。
背景技术
存储单元的尺寸不断减小以增加存储器件的净裸片。随着存储单元的尺寸小型化，需要减小寄生电容Cb并增加电容。然而，由于存储单元的结构限制，难以增加净裸片。
最近，正在考虑包括以三个维度排列的存储单元的三维半导体存储器件。
发明内容
本发明的实施方式涉及一种具有高度集成的存储单元的半导体器件和一种制造该半导体器件的方法。
根据本发明的一个实施方式，一种半导体器件可以包括：第一字线堆叠，其中第一字线竖直堆叠；第二字线堆叠，其中第二字线竖直堆叠；字线隔离狭缝，设置在第一字线堆叠和第二字线堆叠之间；以及第一竖直隔离层，设置在第一字线堆叠和第二字线堆叠之间并且与字线隔离狭缝交叠。
根据本发明的另一实施方式，一种半导体器件可以包括：第一线性边缘狭缝；第二线性边缘狭缝；字线隔离狭缝；第一字线堆叠，设置在第一线性边缘狭缝和字线隔离狭缝之间；第二字线堆叠，设置在第一线性边缘狭缝和字线隔离狭缝之间；以及多个竖直隔离层，具有与第一线性边缘狭缝、第二线性边缘狭缝、字线隔离狭缝的相应的边缘交叠的突起。
附图说明
图1是根据本发明的一个实施方式的半导体器件的示意性立体图。
图2是示出图1所示的存储单元的示意性截面图。
图3是示出根据本发明的另一实施方式的半导体器件的示意性立体图。
图4是示出图3的字线堆叠的示意性截面图。
图5A是示出根据本发明的又一实施方式的半导体器件的示意性平面图。
图5B是图5A所示的单元阵列块的详细布局图。
图6是沿图5A的线A-A’截取的截面图。
图7是沿图5A的线B-B’截取的截面图。
图8是沿图5A的线C-C’截取的截面图。
图9是示出根据本发明的再一实施方式的半导体器件的示意性平面图。
图10和图11是示出根据本发明的其他实施方式的半导体器件的示意性截面图。
具体实施方式
下面将参照附图更详细地描述本发明的实施方式。然而，本发明可以以不同的形式实施并且不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式是为了使本公开是详尽的和完整的，并且将本发明的范围充分传达给本领域技术人员。在本公开通篇中，相同的附图标记在本发明的各个附图和实施方式中表示相同的部分。
附图不必然按比例绘制，并且在某些情况下，为了清楚地说明实施方式的特征，可能已经夸大了比例。当第一层被称为在第二层“上”或在衬底“上”时，它不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层和第二层或衬底之间的情况。
根据本发明的以下实施方式，可以通过竖直堆叠存储单元来增加存储单元的密度并且减小寄生电容。
图1是根据本发明的一个实施方式的半导体器件的示意性立体图。图2是示出图1所示的存储单元的示意性截面图。
参照图1，半导体器件100可以包括衬底SUB、包括在垂直于衬底SUB的表面的方向上堆叠在衬底SUB之上的多个第一导线WL1和WL2的导线堆叠DWL、接触导线堆叠DWL的边缘部分WLE的接触插塞WC、在衬底SUB之上在垂直于衬底SUB的表面的方向上延伸的第二导线BL、以及在与第一导线WL1和WL2交叉的方向上横向取向的横向取向的导电层ACT。半导体器件100还可以包括设置在第一导线WL1和WL2的边缘部分WLE处的导电焊盘WLP。导线堆叠DWL的边缘部分WLE可以包括第一边缘部分WE1和第二边缘部分WE2。第一导线WL1和WL2可以包括下层第一导线WL1和上层第一导线WL2。导线堆叠DWL可以包括成对的下层第一导线WL1和上层第一导线WL2。第一边缘部分WE1可以指下层第一导线WL1的边缘部分，并且第二边缘部分WE2可以指上层第一导线WL2的边缘部分。导电焊盘WLP可以设置在下层第一导线WL1的第一边缘部分WE1和上层第一导线WL2的第二边缘部分WE2之间。接触插塞WC可以耦接到上层第一导线WL2的第二边缘部分WE2。下层第一导线WL1可以设置在横向取向的导电层ACT的下表面上，并且上层第一导线WL2可以设置在横向取向的导电层ACT的上表面上。
半导体器件100可以包括存储单元MC，并且存储单元MC可以包括DRAM存储单元。在下文中，第一导线WL1和WL2可以被称为第一和第二字线WL1和WL2，并且第二导线BL可以被称为位线BL。导线堆叠DWL可以被称为字线DWL，并且导电焊盘WLP可以被称为字线焊盘WLP。横向取向的导电层ACT可以被称为有源层ACT。字线DWL可以具有双字线结构。例如，字线DWL可以包括成对的第一字线WL1和第二字线WL2，并且第一字线WL1和第二字线WL2可以横向取向，有源层ACT置于其间。
参照图1和图2，半导体器件100可以包括衬底SUB和存储单元MC。存储单元MC可以设置在比衬底SUB高的水平高度处。存储单元MC可以包括位线BL、晶体管TR和数据储存元件CAP。晶体管TR可以包括有源层ACT和字线DWL，并且字线DWL可以包括彼此面对的第一字线WL1和第二字线WL2，有源层ACT置于其间。数据储存元件CAP可以是能够存储数据的存储元件。数据储存元件CAP可以包括电容器。在下文中，数据储存元件CAP可以被称为电容器CAP。
电容器CAP可以包括储存节点SN、电介质层DE和极板节点PN。存储单元MC可以包括一个双字线结构。
位线BL可以在垂直于衬底SUB的表面的第一方向D1上延伸。有源层ACT可以在平行于衬底SUB的表面的第二方向D2上延伸。字线DWL可以在平行于衬底SUB的表面的第三方向D3上延伸，并且第三方向D3可以与第一方向D1和第二方向D2交叉。
位线BL可以在第一方向Dl上竖直取向。位线BL可以被称为竖直取向位线或柱型位线。位线BL可以包括导电材料。位线BL可以包括硅基材料、金属基材料或它们的组合。位线BL可以包括硅、金属、金属氮化物、金属硅化物或它们的组合。位线BL可以包括多晶硅、氮化钛、钨或它们的组合。例如，位线BL可以包括掺杂有N型杂质的多晶硅或氮化钛(TiN)。位线BL可以包括氮化钛和钨。例如，位线BL可以包括TiN/W堆叠，并且TiN/W堆叠可以包括氮化钛和在氮化钛之上的钨。
字线DWL可以在第三方向D3上延伸，并且有源层ACT可以在第二方向D2上延伸。有源层ACT可以自位线BL沿第二方向D2横向布置。字线DWL可以包括成对的字线，例如，第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以在第一方向D1上竖直地彼此面对，有源层ACT置于其间。
有源层ACT可以在位线BL和电容器CAP之间横向取向。有源层ACT的第一侧可以耦接到位线BL，并且有源层ACT的第二侧可以耦接到电容器CAP。有源层ACT可以包括半导体材料或氧化物半导体材料。例如，有源层ACT可以包括硅、单晶硅、多晶硅、锗、硅锗或铟镓锌氧化物(IGZO)。
有源层ACT可以包括沟道CH、在沟道CH和位线BL之间的第一源/漏区SR、以及在沟道CH和电容器CAP之间的第二源/漏区DR。沟道CH可以在第一源/漏区SR和第二源/漏区DR之间限定。沟道CH和字线DWL可以在第一方向D1上彼此竖直交叠。沟道CH可以在第二方向D2上横向延伸。
第一源/漏区SR和第二源/漏区DR可以掺杂有相同导电类型的杂质。第一源/漏区SR和第二源/漏区DR可以掺杂有N型杂质或P型杂质。第一源/漏区SR和第二源/漏区DR可以包括选自砷(As)、磷(P)、硼(B)、铟(In)和它们的组合中的至少一种杂质。第一源/漏区SR可以接触位线BL，并且第二源/漏区DR可以接触电容器CAP的储存节点SN。
晶体管TR可以是单元晶体管，并且它可以具有字线DWL。在字线DWL中，第一字线WL1和第二字线WL2可以具有相同的电位。例如，第一字线WL1和第二字线WL2可以形成一对，并且可以将相同的字线驱动电压施加到第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以通过字线焊盘WLP彼此耦接，并且可以通过接触插塞WC施加相同的字线驱动电压。
如上所述，根据本发明的一个实施方式的存储单元MC可以包括两个字线WL1和WL2以及一个沟道CH。换言之，存储单元MC可以具有双字线结构的字线DWL，其中第一字线WL1和第二字线WL2被设置为面对一个沟道CH。
有源层ACT可以具有比第一字线WL1和第二字线WL2中的任一个小的厚度。换言之，有源层ACT在第一方向D1上的竖直厚度可以小于第一字线WL1和第二字线WL2中任一个在第一方向D1上的竖直厚度。这种薄有源层ACT可以被称为薄体有源层。薄有源层ACT可以包括薄体沟道CH，并且薄体沟道CH可以具有例如约10nm或更小的厚度。根据本发明的另一实施方式，沟道CH可以具有与第一字线WL1和第二字线WL2的竖直厚度相同的竖直厚度。
有源层ACT的上表面和下表面可以具有平坦表面。换言之，有源层ACT的上表面和下表面可以在第二方向D2上彼此平行。
栅极电介质层GD可以形成在第一字线WL1和第二字线WL2与有源层ACT之间。栅极电介质层GD可以包括氧化硅、氮化硅、金属氧化物、金属氧氮化物、金属硅化物、高k材料、铁电材料、反铁电材料或它们的组合。栅极电介质层GD可以包括SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON或HfZrO。
第一字线WL1和第二字线WL2中的每一个可以包括金属、金属混合物、金属合金或半导体材料。第一字线WL1和第二字线WL2中的每一个可以包括氮化钛、钨、多晶硅或它们的组合。例如，第一字线WL1和第二字线WL2中的每一个可以包括其中氮化钛和钨顺序堆叠的TiN/W堆叠。第一字线WL1和第二字线WL2中的每一个可以包括N型功函数材料或P型功函数材料。N型功函数材料可以具有约4.5eV或更小的低功函数，并且P型功函数材料可以具有约4.5eV或更大的高功函数。
电容器CAP可以在第二方向D2上自晶体管TR横向设置。电容器CAP可以包括在第二方向D2上自有源层ACT横向延伸的储存节点SN。电容器CAP还可以包括在储存节点SN之上的电介质层DE和极板节点PN。储存节点SN、电介质层DE和极板节点PN可以在第二方向D2上横向布置。储存节点SN可以具有横向取向的筒形。电介质层DE可以共形地覆盖储存节点SN的筒形内壁和筒形外壁。极板节点PN可以具有在电介质层DE之上向储存节点SN的筒形内侧和筒形外侧延伸的形。例如，极板节点PN可以包括设置在储存节点SN的筒体内部的内部节点和围绕储存节点SN外部的多个外部节点。储存节点SN可以电连接到第二源/漏区DR。极板节点PN可以耦接到极板线PL。极板节点PN和极板线PL可以由相同的材料形成，并且极板节点PN和极板线PL可以具有一体化结构。
储存节点SN可以具有三维结构，并且三维结构的储存节点SN可以具有在第二方向D2上取向的横向三维结构。作为三维结构的示例，储存节点SN可以具有筒形。根据本发明的另一实施方式，储存节点SN可以具有柱形或柱筒形。柱筒形可以指柱形和筒形合并的结构。
储存节点SN和极板节点PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，储存节点SN和极板节点PN可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)堆叠和氮化钨/钨(WN/W)堆叠。极板节点PN可以包括金属基材料和硅基材料的组合。例如，极板节点PN可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)的堆叠。在氮化钛/硅锗/氮化钨(TiN/SiGe/WN)堆叠中，硅锗可以是在氮化钛之上填充储存节点SN的筒形内部的间隙填充材料，并且氮化钛(TiN)可以用作电容器CAP的极板节点PN，并且氮化钨可以是低电阻材料。
电介质层DE可以被称为电容器电介质层。电介质层DE可以包括氧化硅、氮化硅、高k材料或它们的组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(SiO2)可以具有约3.9的介电常数，并且电介质层DE可以包括具有约4或更大的介电常数的高k材料。高k材料可以具有约20或更大的介电常数。高k材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。根据本发明的另一实施方式，电介质层DE可以由复合层形成，其包括两层或更多层上述高k材料。
电介质层DE可以由锆(Zr)基氧化物形成。电介质层DE可以具有至少包括氧化锆(ZrO2)的堆叠结构。包括氧化锆(ZrO2)的堆叠结构可以包括ZA(ZrO2/Al2O3)堆叠或ZAZ(ZrO2/Al2O3/ZrO2)堆叠。ZA堆叠可以具有其中氧化铝(Al2O3)堆叠在氧化锆(ZrO2)之上的结构。ZAZ堆叠可以具有其中氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)顺序堆叠的结构。ZA堆叠和ZAZ堆叠可以被称为氧化锆(ZrO2)基层。根据本发明的另一实施方式，电介质层DE可以由铪(Hf)基氧化物形成。电介质层DE可以具有至少包括氧化铪(HfO2)的堆叠结构。包括氧化铪(HfO2)的堆叠结构可以包括HA(HfO2/Al2O3)堆叠或HAH(HfO2/Al2O3/HfO2)堆叠。HA堆叠可以具有其中氧化铝(Al2O3)堆叠在氧化铪(HfO2)之上的结构。HAH堆叠可以具有其中氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)顺序堆叠的结构。HA堆叠和HAH堆叠可以被称为氧化铪(HfO2)基层。在ZA堆叠、ZAZ堆叠、HA堆叠和HAH堆叠中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)大的带隙能量(以下称为带隙)。氧化铝(Al2O3)的介电常数可以低于氧化锆(ZrO2)和氧化铪(HfO2)。因此，电介质层DE可以包括高k材料和具有比高k材料大的能带隙的高带隙材料的堆叠。不同于氧化铝(Al2O3)，电介质层DE可以包括氧化硅(SiO2)作为高带隙材料。由于电介质层DE包括高带隙材料，所以可以抑制漏电流。高带隙材料可以比高k材料薄。根据本发明的另一实施方式，电介质层DE可以包括叠层结构，其中高k材料和高带隙材料交替堆叠。例如，它可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)堆叠、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)堆叠、HAHA(HfO2/Al2O3/HfO2/Al2O3)堆叠或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)堆叠。在上述叠层结构中，氧化铝(Al2O3)可以比氧化锆(ZrO2)和氧化铪(HfO2)薄。
根据本发明的另一实施方式，电介质层DE可以包括堆叠结构、叠层结构或混合结构，包括氧化锆、氧化铪和氧化铝。
根据本发明的另一实施方式，电介质层DE可以包括铁电材料或反铁电材料。
根据本发明的另一实施方式，用于改善漏电流的界面控制层可以进一步形成在储存节点SN和电介质层DE之间。界面控制层可以包括氧化钛(TiO2)、氧化铌或氮化铌。界面控制层也可以形成在极板节点PN和电介质层DE之间。
电容器CAP可以包括金属-绝缘体-金属(MIM)电容器。储存节点SN和极板节点PN可以包括金属基材料。
电容器CAP可以用另一种数据储存材料代替。例如，数据储存材料可以是相变材料、磁隧道结(MTJ)或可变电阻材料。
返回参照图1，字线DWL可以包括字线边缘部分WLE，并且接触插塞WC可以耦接到字线边缘部分WLE。字线边缘部分WLE可以指第一和第二字线WL1和WL2的边缘部分。例如，字线边缘部分WLE可以包括第一字线边缘部分WE1和第二字线边缘部分WE2。字线边缘部分WLE还可以包括在第一字线边缘部分WE1和第二字线边缘部分WE2之间的字线焊盘WLP。字线焊盘WLP可以在第三方向D3上与有源层ACT横向隔开。字线焊盘WLP可以直接接触第一字线边缘部分WE1和第二字线边缘部分WE2。第一字线边缘部分WE1、字线焊盘WLP和第二字线边缘部分WE2可以在第一方向D1上竖直堆叠。字线边缘部分WLE的末端部分可以包括竖直平坦表面。因此，字线焊盘WLP的端部可以与第一字线边缘部分WE1的端部和第二字线边缘部分WE2的端部自对准。
第一字线边缘部分WE1和第二字线边缘部分WE2可以由与第一字线WL1和第二字线WL2相同的材料形成。第一字线边缘部分WE1和第二字线边缘部分WE2中的每一个可以包括金属、金属混合物、金属合金或半导体材料。第一字线边缘部分WE1和第二字线边缘部分WE2中的每一个可以包括氮化钛、钨、多晶硅或它们的组合。例如，第一字线边缘部分WE1和第二字线边缘部分WE2中的每一个可以包括其中氮化钛和钨顺序堆叠的“TiN/W堆叠”。
字线焊盘WLP可以由与第一和第二字线边缘部分WE1和WE2的材料相同的材料形成。字线焊盘WLP可以包括金属、金属混合物、金属合金或半导体材料。字线焊盘WLP可以包括氮化钛、钨、多晶硅或它们的组合。例如，字线焊盘WLP可以包括其中氮化钛和钨顺序堆叠的TiN/W堆叠。第一字线边缘部分WE1和第二字线边缘部分WE2可以通过字线焊盘WLP彼此电连接。
当字线焊盘WLP以及第一和第二字线边缘部分WE1和WE2中的每一个均包括TiN/W堆叠时，字线边缘部分WLE可以具有“三重TiN/W堆叠结构”，其是其中堆叠了三个TiN/W堆叠的三重结构。
接触插塞WC可以在第一方向Dl上竖直延伸。接触插塞WC可以直接耦接到第二字线边缘部分WLE2。接触插塞WC可以包括金属基材料。接触插塞WC可以包括氮化钛、钨或它们的组合。
图3是示出根据本发明的另一实施方式的半导体器件的示意性立体图。图4是示出图3所示的字线堆叠WLS的示意性截面图。
参照图3和图4，半导体器件200可以包括存储单元阵列MCA。存储单元阵列MCA可以包括多个存储单元。这里，存储单元阵列MCA的存储单元可以包括图1和图2所示的存储单元MC。如图3所示，图1和图2所示的存储单元MC可以在第一方向D1上竖直堆叠多次。
存储单元阵列MCA可以包括竖直堆叠在衬底SUB之上的多个有源层ACT和多个字线DWL1至DWL4。字线DWL1至DWL4中的每一个可以具有双字线结构。换言之，字线DWL1至DWL4中的每一个可以包括彼此面对的第一字线WL1和第二字线WL2，有源层ACT置于其间。字线DWL1至DWL4可以自衬底SUB的表面在第一方向D1上竖直堆叠。字线DWL1至DWL4的堆叠可以被称为“字线堆叠WLS”。
存储单元阵列MCA还可以包括衬底SUB之上的位线BL、多个晶体管TR和多个电容器CAP。每个晶体管TR可以包括有源层ACT和字线DWL1至DWL4。字线DWL1至DWL4可以在第三方向D3上横向延伸。
字线堆叠WLS可以包括字线边缘部分WLE。字线边缘部分WLE可以指字线DWL1至DWL4的边缘部分。字线边缘部分WLE可以包括阶梯状字线边缘部分WLE1至WLE4。接触插塞WC1至WC4可以分别耦接到字线边缘部分WLE1至WLE4。字线边缘部分WLE可以指第一和第二字线WL1和WL2的边缘部分。字线边缘部分WLE1至WLE4中的每一个可以包括第一字线边缘部分WE1和第二字线边缘部分WE2。字线边缘部分WLE1至WLE4还可以分别包括字线焊盘WLP1至WLP4。字线焊盘WLP1至WLP4可以与有源层ACT横向隔开。体字线焊盘WLP1至WLP4可以形成在第一字线边缘部分WE1和第二字线边缘部分WE2之间。字线焊盘WLP1至WLP4可以直接接触第一和第二字线边缘部分WE1和WE2。
字线边缘部分WLE1至WLE4的第一端部可以在D11处竖直对准。字线焊盘WLP1至WLP4的第一端部可以在D11处竖直对准。在字线焊盘WLP1至WLP4中的每一个中，字线焊盘WLP1至WLP4的第二端部可以自对准到第一和第二字线边缘部分WE1和WE2的端部。
字线堆叠WLS的字线边缘部分WLE可以具有阶梯形状(参照附图标记“ST”)。字线边缘部分WLE1至WLE4的第二端部可以不彼此对准。例如，字线边缘部分WLE1至WLE4的第二端部可以以阶梯形状ST彼此不对准。
字线焊盘WLP1至WLP4可以在第三方向D3上横向延伸。字线焊盘WLP1至WLP4在横向方向上可以具有不同的长度。字线焊盘WLP1至WLP4在横向方向上的长度可以从最低的字线焊盘WLP1向最高的字线焊盘WLP4逐渐减小。
可以通过组合各体字线DWL1至DWL4和各体字线焊盘WLP1至WLP4来形成具有“”形的横向导线。
用于形成字线焊盘WLP1至WLP4的方法可以包括通过去除设置在第一字线边缘部分WE1和第二字线边缘部分WE2之间的材料(例如，电介质材料和半导体材料)来形成焊盘型凹槽并且然后用导电材料填充焊盘型凹槽。
字线堆叠WLS还可以包括层间电介质层IL，并且层间电介质层IL可以设置在字线边缘部分WLE1至WLE4之间。层间电介质层IL可以横向延伸以设置在字线DWL1至DWL4之间。层间电介质层IL可以在第三方向D3上横向延伸。层间电介质层IL可以在横向方向上具有不同的长度。层间电介质层IL在横向方向上的长度可以从最低的层间电介质层IL向最高的层间电介质层IL逐渐减小。字线DWL1至DWL4在横向方向上的长度可以与层间电介质层IL在横向方向上的长度相同。
如上所述，由于字线焊盘WLP1至WLP4分别形成在第一字线边缘部分WE1和第二字线边缘部分WE2之间，因此字线DWL1至DWL4的电阻可以得到改善。此外，可以防止接触插塞WC1至WC4被字线焊盘WLP1至WLP4冲孔。
图5A是示出根据本发明的另一实施方式的半导体器件的示意性平面图。图5B是示出图5A所示的单元阵列块的详细布局图。图6是沿图5A的线A-A’截取的截面图。
图7是沿图5A的线B-B’截取的截面图。图8是沿图5A的线C-C’截取的截面图。在图5A至图8中，将省略也出现在图1至图4中的构成元件的详细描述。
参照图5A至图8，半导体器件300可以包括单元阵列块CAR和接触块CTR。如图3和图4所示的存储单元阵列MCA的存储单元MC可以设置在单元阵列块CAR中，并且如图3和图4所示的存储单元阵列MCA的字线边缘部分WLE可以设置在接触块CTR中。多个接触插塞WC1至WC4也可以设置在接触块CTR中。半导体器件300可以包括多个字线堆叠WLS11和WLS12，并且字线堆叠WLS11和WLS12中的每一个可以包括多个字线DWL1至DWL4。字线DWL1至DWL4可以在第一方向D1上竖直堆叠。字线DWL1至DWL4可以在第三方向D3上横向延伸。
字线堆叠WLS11和WLS12可以分别包括字线边缘部分WLE1和WLE2。字线边缘部分WLE1和WLE2中的每一个可以具有阶梯形状，并且阶梯形状可以在接触块CTR中限定。多个字线焊盘WLP1至WLP4可以设置在接触块CTR中。字线焊盘WLP1至WLP4可以在第三方向D3上横向延伸。横向长度可以从最低的字线焊盘WLP1向最高的字线焊盘WLP4逐渐减小。接触插塞WC1至WC4可以分别耦接到字线边缘部分WLE1和WLE2。
半导体器件300还可以包括大狭缝LSL1、LSL2和LSL3，并且大狭缝LSL1、LSL2和LSL3可以在第三方向D3上延伸。大狭缝LSL1、LSL2和LSL3可以被称为第一字线边缘狭缝。字线堆叠WLS11和WLS12可以在第二方向D2上设置在大狭缝LSL1、LSL2和LSL3之间。例如，第一大狭缝LSL1可以设置在第一字线堆叠WLS11和第二字线堆叠WLS12之间，并且第一字线堆叠WLS11可以设置在第一大狭缝LSL1和第二大狭缝LSL2之间，并且第二字线堆叠WLS12可以设置在第一大狭缝LSL1和第三大狭缝LSL3之间。第一大狭缝LSL1可以被称为“字线隔离狭缝”。
半导体器件300还可以包括小狭缝SSLl和SSL2。小狭缝可以被称为第二字线边缘狭缝。小狭缝SSL1和SSL2可以在第一方向D1上竖直延伸并且可以分别接触字线边缘部分WLE1和WLE2的一侧侧壁。小狭缝SSL1和SSL2可以直接接触字线边缘部分WLE1和WLE2的一侧侧壁。第一小狭缝SSL1可以直接接触第一字线边缘部分WLE1的一侧侧壁，并且第二小狭缝SSL2可以直接接触第二字线边缘部分WLE2的一侧侧壁。第一和第二小狭缝SSL1和SSL2可以直接接触第一大狭缝LSL1。
字线边缘部分WLE1和WLE2以及字线焊盘WLP1至WLP4可以由大狭缝LSL1、LSL2和LSL3以及小狭缝SSL1和SSL2支撑。大狭缝LSL1、LSL2和LSL3以及小狭缝SSL1和SSL2可以被称为“支撑件”。大狭缝LSL1、LSL2和LSL3以及小狭缝SSL1和SSL2可以由电介质材料形成。
参照图8，字线DWL1至DWL4中的每一个可以具有双字线结构。例如，字线DWL1到DWL4中的每一个可以包括第一字线WL1A至WL1D和第二字线WL2A至WL2D。
第一大狭缝LSL1可以包括直接接触第一和第二字线WL1A至WL1D和WL2A至WL2D的多个突起。第一和第二字线WL1A至WL1D和WL2A至WL2D在第二方向D2上的横向长度可以小于字线焊盘WLP1至WLP4在第二方向D2上的横向长度。
第一和第二字线堆叠WLS11和WSL12可以设置在衬底SUB之上，并且第一层间电介质层ILD1可以设置在第一和第二字线堆叠WLS11和WLS12与衬底SUB之间。
第一和第二字线堆叠WLS11和WLS12可以包括多级字线DWL1至DWL4。第一级字线DWL1可以包括第一字线WL1A和第二字线WL2A。第二级字线DWL2可以包括第一字线WL1B和第二字线WL2B。第三级字线DWL3可以包括第一字线WL1C和第二字线WL2C。第四级字线DWL4可以包括第一字线WL1D和第二字线WL2D。第一横向级电介质层IL1可以设置在字线DWL1至DWL4之间。在单元阵列块CAR中，多个有源层ACT可以设置在第一字线WL1A至WL1D与第二字线WL2A至WL2D之间。第二横向级电介质层IL2可以设置在单元阵列块CAR中的有源层ACT之间。在接触块CTR中，字线焊盘WLP1至WLP4可以设置在第一字线WL1A至WL1D与第二字线WL2A至WL2D之间。接触插塞WC1至WC4可以分别耦接到第二字线WL2A至WL2D。接触插塞WC1至WC4可以穿透第二层间电介质层ILD2。第二层间电介质层ILD2可以覆盖字线堆叠WLS11和WLS12的字线边缘部分WLE1和WLE2。
图5B是单元阵列块CAR的详细平面图，其中单元阵列块CAR可以包括第一和第二字线堆叠WLS11和WLS12、有源层ACT、位线BL、电容器CAP和极板线PL。位线BL可以在第一方向D1上竖直延伸。有源层ACT可以在第二方向D2上横向延伸。第一字线堆叠WLS11和第二字线堆叠WLS12可以在第三方向D3上横向延伸。单元阵列块CAR可以具有其中共享位线BL的镜像型结构。
返回参照图5A和图5B，单元阵列块CAR中的第一和第二字线堆叠WLS11和WLS12从平面图的角度可以包括凹口形侧壁。自单元阵列块CAR延伸的第一和第二字线堆叠WLS11和WLS12的字线边缘部分WLE1和WLE2的侧壁可以具有线性形状。单元阵列块CAR的字线堆叠WLS11和WLS12中的每一个可以包括在第三方向D3上延伸并且彼此面对的凹口形侧壁。换言之，字线DWL1至DWL4、第一字线WL1A至WL1D以及第二字线WL2A至WL2D也可以包括在第三方向D3上延伸的凹口形侧壁。每个凹口形侧壁可以包括平坦表面WLF和凹入表面WLR。平坦表面WLF和凹入表面WLR可以在第三方向D3上交替重复。平坦表面WLF可以是平坦侧壁，并且凹入表面WLR可以是凹入侧壁。
在第一字线堆叠WLS11中，在第二方向D2上彼此面对的平坦表面WLF之间的距离可以大于在第二方向D2上彼此面对的凹入表面WLR之间的距离。根据本发明的另一实施方式，凹入表面WLR可以具有圆形。例如，凹入表面WLR可以分别具有半球形凹口形状并且可以在第二方向D2上彼此对称。
在接触块CTR中，第一和第二字线堆叠WLS11和WLS12的字线边缘部分WLE1和WLE2的侧壁可以具有其中平坦表面延伸的线性形状。
有源层ACT可以包括沟道突起CHP，并且沟道突起CHP可以与第一和第二字线堆叠WLS11和WLS12竖直交叠。有源层ACT可以具有菱形。
图9是示出根据本发明的另一实施方式的半导体器件的示意性平面图。在下文中，图9的半导体器件400可以类似于上述实施方式的半导体器件100、200和300。
参照图9，半导体器件400可以包括单元阵列块CAR、接触块CTR和单元阵列边缘部分MTE。多个字线堆叠WLS11、WLS12、WLS13和WLS14可以设置在单元阵列块CAR中，并且字线边缘部分WLE11至WLE14可以设置在接触块CTR中。字线堆叠WLS11至WLS14中的每一个可以包括如图5A至图8所示的多个字线DWL1至DWL4。字线DWL1至DWL4可以在第一方向D1上竖直堆叠。字线DWL1至DWL4可以在第三方向D3上横向延伸。
字线堆叠WLS11至WLS14可以分别包括字线边缘部分WLE11至WLE14。字线边缘部分WLE11至WLE14中的每一个可以具有如图5A至图8所示的阶梯形状，并且阶梯形状可以限定在接触块CTR中。如图5A至图8所示，多个字线焊盘WLP1至WLP4可以设置在接触块CTR中，并且字线边缘部分WLE11至WLE14中的每一个可以包括字线焊盘WLP1至WLP4。字线边缘部分WLE11至WLE14中的每一个可以在第三方向D3上横向延伸。横向长度可以从最低的字线焊盘WLP1向最高的字线焊盘WLP4逐渐减小。
半导体器件400可以包括第一阵列组410和第二阵列组420。第一阵列组410可以包括第一字线隔离狭缝WSM11以及第一和第二大狭缝LSL11和LSL12。第一字线隔离狭缝WSM11以及第一和第二大狭缝LSL11和LSL12可以在第三方向D3上延伸。第一和第二字线边缘部分WLE11和WLE12可以在第二方向D2上设置在第一大狭缝LSL11和第二大狭缝LSL12之间。例如，第一字线隔离狭缝WSM11可以设置在第一字线边缘部分WLE11和第二字线边缘部分WLE12之间，并且第一字线边缘部分WLE11可以设置在第一大狭缝LSL11和第一字线隔离狭缝WSM11之间，并且第二字线边缘部分WLE12可以设置在第二大狭缝LSL12和第一字线隔离狭缝WSM11之间。
第二阵列组420可以包括第二字线隔离狭缝WSM12以及第三和第四大狭缝LSL13和LSL14。第二字线隔离狭缝WSM12以及第三和第四大狭缝LSL13和LSL14可以在第三方向D3上延伸。大狭缝LSL11、LSL22、LSL13和LSL14可以被称为第一字线边缘狭缝或线性形状边缘狭缝。第三和第四字线边缘部分WLE13至WLE14可以在第二方向D2上设置在第三和第四大狭缝LSL13和LSL14之间。例如，第二字线隔离狭缝WSM12可以设置在第三字线边缘部分WLE13和第四字线边缘部分WLE14之间，并且第三字线边缘部分WLE13可以设置在第三大狭缝LSL13和第二字线隔离狭缝WSM12之间，并且第四字线边缘部分WLE14可以设置在第四大狭缝LSL14和第二字线隔离狭缝WSM12之间。第一阵列组410可以包括第一线性边缘狭缝LSL11；第二线性边缘狭缝LSL12；第一字线隔离狭缝WSM11；设置在第一线性边缘狭缝LSL11和第一字线隔离狭缝WSM11之间的第一字线堆叠WLS11；设置在第二线性边缘狭缝LSL12和第一字线隔离狭缝WSM11之间的第二字线堆叠WLS12；以及多个竖直隔离层MVL1、MVL2、MVL3，其具有与第一线性边缘狭缝LSL11、第二线性边缘狭缝LSL12和第一字线隔离狭缝WSM11的相应边缘交叠的突起。第二阵列组420可以包括第三线性边缘狭缝LSL13；第四线性边缘狭缝LSL14；第二字线隔离狭缝WSM12；设置在第三线性边缘狭缝LSL13和第二字线隔离狭缝WSM12之间的第三字线堆叠WLS13；设置在第四线性边缘狭缝LSL14和第二字线隔离狭缝WSM12之间的第四字线堆叠WLS14；以及多个竖直隔离层MVL1、MVL2、MVL3，其具有与第三线性边缘狭缝LSL13、第四线性边缘狭缝LSL14和第二字线隔离狭缝WSM12的相应边缘交叠的突起。
半导体器件400还可以包括小狭缝SSL。小狭缝SSL可以在第一方向D1上竖直延伸。小狭缝SSL可以被称为第二字线边缘狭缝或柱形边缘狭缝。小狭缝SSL可以直接接触字线边缘部分WLE11至WLE14。小狭缝SSL可以不直接接触第一和第二字线隔离狭缝WSM11和WSM12。
第一至第四大狭缝LSL11到LSL14和小狭缝SSL也可以被称为支撑堆叠的字线的支撑件。第一至第四大狭缝LSL11到LSL14和小狭缝SSL可以由电介质材料形成。
第一至第四大狭缝LSL11到LSL14也可以被称为单元隔离狭缝。例如，第一大狭缝LSL11和第二大狭缝LSL12可以彼此隔开，第一字线隔离狭缝WSM11置于其间。第三大狭缝LSL13和第四大狭缝LSL14可以彼此隔开，第二字线隔离狭缝WSM12置于其间。
半导体器件400还可以包括(如图9所示)设置在单元阵列边缘部分MTE中的多个第一竖直隔离层MVL1、MVL2和MVL3。第一竖直隔离层MVL1、MVL2和MVL3中的每一个可以包括突起VLP。半导体器件400还可以包括设置在单元阵列块CAR中的多个第二竖直隔离层VL1和VL2。第一竖直隔离层MVL1、MVL2和MVL3可以包括与第一至第四大狭缝LSL11到LSL14交叠的大竖直隔离层MVL1和MVL3以及与第一和第二字线隔离狭缝WSM11和WM12交叠的小竖直隔离层MVL2。大竖直隔离层MVL1和MVL3可以被称为第一边缘竖直隔离层。小竖直隔离层MVL2可以被称为第二边缘竖直隔离层。第二竖直隔离层VL1和VL2可以被称为竖直单元隔离层。第二竖直隔离层VL1和VL2设置为与第一竖直隔离层MVL1、MVL2和MVL3横向隔开。第二竖直隔离层VL1和VL2设置在单元阵列块CAR中的第一字线堆叠和第二字线堆叠之间。
第一竖直隔离层MVL1、MVL2和MVL3以及第二竖直隔离层VL1和VL2可以支撑字线堆叠WLS11至WLS14和字线边缘部分WLE11至WLE14。第二竖直隔离层VL1和VL2以及第一竖直隔离层MVL1、MVL2和MVL3可以包括电介质材料。
在单元阵列边缘部分MTE中，大竖直隔离层MVL1和MVL3以及第一至第四大狭缝LSL11到LSL14可以彼此交叠。例如，在交叠区域OLR中，第一至第四大狭缝LSL11至LSL14的端部可以与大竖直隔离层MVL1和MVL3的突起VLP竖直交叠。大竖直隔离层MVL1和MVL3的横截面可以具有突起形状的布局。例如，大竖直隔离层MVL1和MVL3的横截面可以是“┣”形、形或“梳”形。
在单元阵列边缘部分MTE中，小竖直隔离层MVL2以及第一和第二字线隔离狭缝WSM11和WSM12可以彼此交叠。例如，在交叠区域OLR中，第一和第二字线隔离狭缝WSM11和WSM12的端部可以与小竖直隔离层MVL2的突起VLP竖直地交叠。小竖直隔离层MVL2的横截面可以具有突起形状的布局。例如，小竖直隔离层MVL2的横截面可以是“┣”形、“”形或“梳”形。
参照图9，由于小竖直隔离层MVL2与字线隔离狭缝WSM11和WSM12交叠并且大竖直隔离层MVL1和MVL3与第一至第四大狭缝LSL11至LSL14交叠，因此根据单元阵列边缘部分MTE中的刻蚀负载的刻蚀轮廓的斜率可以得到改善。
此外，由于第一竖直隔离层MVL1、MVL2和MVL3的横截面在交叠区域OLR中具有突起形状的布局，因此可以确保交叠余量。
此外，由于小竖直隔离层MVL2与字线隔离狭缝WSM11和WSM12交叠并且大竖直隔离层MVL1和MVL3与第一至第四大狭缝LSL11至LSL14交叠，因此可以防止字线焊盘桥接(电短路)。
为了降低刻蚀负载，第二竖直隔离层VLl和VL2以及第一竖直隔离层MVLl、MVL2和MVL3可以具有相同的宽度。换言之，第二竖直隔离层VL1和VL2以及第一竖直隔离层MVL1、MVL2和MVL3可以在第三方向D3上具有相同的宽度。
图10和图11是示出根据本发明的其他实施方式的半导体器件的示意性截面图。
图10所示的半导体器件500可以类似于图1至图9所示的半导体器件。在下文中，关于在图1至图9中也出现的构成元件的详细描述，可以参考图1至图9和随附的描述。在图10中，第一方向D21可以对应于图1的第一方向D1，并且第二方向D22可以对应于图1的第三方向D3。
参照图10，半导体器件500可以包括字线堆叠WLS，并且字线堆叠WLS可以包括多个单字线SWL1至SWL3。单字线SWL1至SWL3可以在第一方向D21上竖直堆叠。单字线SWL1至SWL3可以在第二方向D22上横向延伸。栅极电介质层GD可以设置在单字线SWL1至SWL3与有源层ACT之间。
半导体器件500可以包括单元阵列块CAR和接触块CTR。字线堆叠WLS可以设置在单元阵列块CAR中，并且字线焊盘WLP1、WLP2和WLP3可以设置在接触块CTR中。
多个字线焊盘WLP1至WLP3可以设置在接触块CTR中。字线焊盘WLP1至WLP3可以提供阶梯形状。字线焊盘WLP1至WLP3可以在第二方向D22上横向延伸。横向长度可以从最低的字线焊盘WLP1向最高的字线焊盘WLP3逐渐减小。接触插塞WC1、WC2和WC3可以分别耦接到字线焊盘WLP1至WLP3。字线焊盘WLP1至WLP3可以在第二方向D22上具有不同的横向长度。单字线SWL1到SWL3中的每一个可以比字线焊盘WLP1至WLP3薄。例如，当比较第一方向D21上的竖直高度时，单字线SWL1至SWL3的厚度可以小于字线焊盘WLP1至WLP3的厚度。
图11的半导体器件600可以包括字线堆叠WLS，并且字线堆叠WLS可以包括多个全围栅字线GAA-WL1至GAA-WL3。全围栅字线GAA-WL1至GAA-WL3可以在第一方向D21上竖直堆叠。全围栅字线GAA-WL1至GAA-WL3可以在第二方向D22上横向延伸。全围栅字线GAA-WL1至GAA-WL3可以围绕在第二方向D22上的相邻的有源层ACT，并且栅极电介质层GD可以接触有源层ACT。
半导体器件600可以包括单元阵列块CAR和接触块CTR。字线堆叠WLS可以设置在单元阵列块CAR中，并且字线焊盘WLP1、WLP2和WLP3可以设置在接触块CTR中。
多个字线焊盘WLP1至WLP3可以设置在接触块CTR中。字线焊盘WLP1至WLP3可以提供阶梯形状。字线焊盘WLP1至WLP3可以在第二方向D22上横向延伸。横向长度可以从最低的字线焊盘WLP1向最高的字线焊盘WLP3逐渐减小。接触插塞WC1、WC2和WC3可以分别耦接到字线焊盘WLP1至WLP3。字线焊盘WLP1至WLP3可以在第二方向D22上具有不同的横向长度。全围栅字线GAA-WL1至GAA-WL3的每个边缘部分可以覆盖字线焊盘WLP1至WLP3。
根据本发明的一个实施方式，由于在单元阵列的边缘部分处竖直隔离层和字线隔离狭缝彼此交叠并且竖直隔离层和大狭缝彼此交叠，因此源自单元阵列的边缘部分处的刻蚀负载的刻蚀轮廓的斜率可以得到改善。
尽管本发明已针对具体实施方式进行了描述，但是对于本领域技术人员明显的是，在不背离如所附权利要求中限定的本发明的精神和范围的情况下可以进行各种改变和修改。

Claims (20)

1.一种半导体器件，包括：
第一字线堆叠，其中第一字线竖直堆叠；
第二字线堆叠，其中第二字线竖直堆叠；
字线隔离狭缝，设置在所述第一字线堆叠和所述第二字线堆叠之间；以及
第一竖直隔离层，设置在所述第一字线堆叠和所述第二字线堆叠之间并且与所述字线隔离狭缝交叠。
2.根据权利要求1所述的半导体器件，还包括：
第二竖直隔离层，与所述第一竖直隔离层横向隔开并且设置在所述第一字线堆叠和所述第二字线堆叠之间。
3.根据权利要求1所述的半导体器件，其中，所述第一竖直隔离层包括：
与所述字线隔离狭缝交叠的突起。
4.根据权利要求1所述的半导体器件，其中，所述第一竖直隔离层和所述字线隔离狭缝中的至少一个包括电介质材料。
5.根据权利要求1所述的半导体器件，其中，所述第一字线堆叠和所述第二字线堆叠中的至少一个包括：
阶梯状字线焊盘，所述阶梯状字线焊盘彼此面对，所述字线隔离狭缝置于所述阶梯状字线焊盘之间。
6.根据权利要求5所述的半导体器件，还包括：
字线边缘狭缝，接触所述阶梯状字线焊盘并且彼此面对，所述字线隔离狭缝置于所述字线边缘狭缝之间。
7.根据权利要求1所述的半导体器件，还包括：
有源层；
位线，耦接到所述有源层的一侧并且竖直取向；以及
电容器，耦接到所述有源层的另一侧，
其中，所述第一字线和所述第二字线中的每一个包括双字线，所述双字线彼此面对，所述有源层置于所述双字线之间。
8.根据权利要求1所述的半导体器件，其中，所述第一字线堆叠和第二字线堆叠包括动态随机存取存储器的存储单元阵列的部分。
9.根据权利要求1所述的半导体器件，其中，
所述第一字线堆叠包括阶梯状第一字线边缘部分，
所述第二字线堆叠包括阶梯状第二字线边缘部分，以及
所述字线隔离狭缝设置在所述第一字线边缘部分和所述第二字线边缘部分之间。
10.根据权利要求1所述的半导体器件，还包括：
第一单元隔离狭缝，邻近所述第一字线堆叠设置；
第二单元隔离狭缝，邻近所述第二字线堆叠设置；以及
边缘竖直隔离层，与所述第一单元隔离狭缝和第二单元隔离狭缝的一侧端部交叠。
11.根据权利要求10所述的半导体器件，其中，所述边缘竖直隔离层包括与所述第一单元隔离狭缝和第二单元隔离狭缝的一侧端部交叠的突起。
12.根据权利要求10所述的半导体器件，其中，所述边缘竖直隔离层以及所述第一单元隔离狭缝和第二单元隔离狭缝中的至少一个包括电介质材料。
13.一种半导体器件，包括：
第一线性边缘狭缝；
第二线性边缘狭缝；
字线隔离狭缝；
第一字线堆叠，设置在所述第一线性边缘狭缝和所述字线隔离狭缝之间；
第二字线堆叠，设置在所述第一线性边缘狭缝和所述字线隔离狭缝之间；以及
多个竖直隔离层，具有突起，所述突起与所述第一线性边缘狭缝、所述第二线性边缘狭缝、所述字线隔离狭缝的相应的边缘交叠。
14.根据权利要求13所述的半导体器件，还包括：
竖直单元隔离层，与所述竖直隔离层横向隔开并且设置在所述第一字线堆叠和所述第二字线堆叠之间。
15.根据权利要求13所述的半导体器件，其中，
所述第一线性边缘狭缝、所述第二线性边缘狭缝、所述字线隔离狭缝和所述竖直隔离层中的至少一个或更多个包括电介质材料。
16.根据权利要求13所述的半导体器件，其中，所述第一字线堆叠和所述第二字线堆叠中的至少一个包括：
阶梯状字线焊盘，所述阶梯状字线焊盘彼此面对，所述字线隔离狭缝置于所述阶梯状字线焊盘之间。
17.根据权利要求16所述的半导体器件，还包括：
支撑件，接触所述阶梯状字线焊盘并且彼此面对，所述字线隔离狭缝置于所述支撑件之间。
18.根据权利要求13所述的半导体器件，其中，所述第一字线堆叠和所述第二字线堆叠中的每一个包括在竖直方向上堆叠的多个字线堆叠，所述多个字线堆叠之间具有层间电介质。
19.根据权利要求13所述的半导体器件，还包括：
有源层；
位线，耦接到所述有源层的一侧并且竖直取向；以及
电容器，耦接到所述有源层的另一侧，
其中，所述第一字线和所述第二字线中的每一个包括双字线，所述双字线彼此面对，所述有源层置于所述双字线之间。
20.根据权利要求13所述的半导体器件，其中，所述第一字线堆叠和所述第二字线堆叠包括动态随机存取存储器的存储单元阵列的部分。
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