CN117956793A - 半导体存储器件 - Google Patents

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Abstract

可以提供一种半导体存储器件，该半导体存储器件包括：半导体层，包括在基板上在第一水平方向上排列的源极区、沟道区和漏极区；单元电容器，在基板上在第一水平方向上延伸，并包括下电极层、电容器电介质膜和连接到源极区的上电极层；位线，在基板上在垂直方向上延伸并且连接到漏极区；以及覆盖沟道区的栅极结构，该栅极结构包括在沟道区上的栅极电介质膜和在栅极电介质膜上的栅电极膜，其中在垂直方向上，沟道区的面对源极区的一端的第一厚度大于沟道区的面对漏极区的另一端的第二厚度。

Description

半导体存储器件
技术领域
发明构思涉及半导体存储器件，和/或更具体地，涉及三维半导体存储器件。
背景技术
根据对电子产品的小型化、多功能和高性能的要求，为了提供高容量半导体存储器件，需要高容量和提高的集成的半导体存储器件。由于相关技术中的二维半导体存储器件的集成主要是基于单位存储单元所占据的面积来确定，所以这样的二维半导体存储器件的集成在增大，但是仍然受到限制。因此，已经提出通过在基板上沿垂直方向堆叠多个存储单元来增大存储容量的三维半导体存储器件。
发明内容
发明构思的一些示例实施方式提供具有提高的集成的三维半导体存储器件。
根据发明构思的一方面，一种半导体存储器件包括：半导体层，包括在基板上在第一水平方向上排列的源极区、沟道区和漏极区；单元电容器，在基板上在第一水平方向上延伸，并包括下电极层、电容器电介质膜和连接到源极区的上电极层；位线，在基板上在垂直方向上延伸并且连接到漏极区；以及栅极结构，覆盖沟道区，栅极结构包括在沟道区上的栅极电介质膜和在栅极电介质膜上的栅电极膜，其中在垂直方向上，沟道区的面对源极区的一端的第一厚度大于沟道区的面对漏极区的另一端的第二厚度。
根据发明构思的另一方面，一种半导体存储器件包括：在基板上的多个半导体层，每个半导体层包括在第一水平方向上排列的源极区、沟道区和漏极区，所述多个半导体层在与第一水平方向正交的第二水平方向上和在垂直方向上彼此间隔开，所述多个半导体层布置成列和行；多个单元电容器，从所述多个半导体层在第一水平方向上延伸，所述多个单元电容器包括连接到所述多个半导体层的源极区的多个下电极层、覆盖所述多个下电极层的电容器电极膜和覆盖电容器电极膜的上电极膜；多条位线，在基板上在垂直方向上延伸，所述多条位线在第二水平方向上彼此隔开地布置，所述多条位线每条连接到所述多个半导体层中的对应一个的漏极区，其中沟道区在垂直方向上的厚度从源极区朝向漏极区减小。
根据发明构思的另一方面，一种半导体存储器件包括：在基板上的多个半导体层，每个半导体层包括在第一水平方向上排列的源极区、沟道区和漏极区，所述多个半导体层在与第一水平方向正交的第二水平方向上和在垂直方向上彼此隔开，所述多个半导体层布置成列和行；多个单元电容器，从所述多个半导体层在第一水平方向上延伸，所述多个单元电容器包括连接到所述多个半导体层的源极区的多个下电极层、覆盖所述多个下电极层的电容器电介质膜以及覆盖电容器电介质膜的上电极膜；多条位线，在基板上在垂直方向上延伸，所述多条位线连接到所述多个半导体层当中的在垂直方向上彼此隔开布置的一组半导体层中的每个的漏极区，所述多条位线在第二水平方向上彼此隔开地布置；多个栅极结构，在第二水平方向上延伸，所述多个栅极结构围绕所述多个半导体层当中的在第二水平方向上彼此隔开布置的一组半导体层中的每个的沟道区，所述多个栅极结构均包括在沟道区上的栅极电介质膜和在栅极电介质膜上的栅电极膜；多个字线接触，在垂直方向上延伸，所述多个字线接触在第二水平方向上彼此隔开地布置，所述多个字线接触在第一水平方向上与所述多条位线隔开，所述多个字线接触中的每个连接到所述多个栅极结构中的对应一个的栅电极膜；以及绝缘层，在基板上覆盖所述多个半导体层、所述多个栅极结构、所述多个单元电容器、所述多条位线和所述多个字线接触，并填充所述多条位线中的一条与所述多个字线接触中的对应一个之间的空间，所述对应一个在第一水平方向上与所述多条位线中的所述一条相邻。
附图说明
从以下结合附图的详细描述，发明构思的示例实施方式将被更清楚地理解，附图中：
图1A至图17B是显示工艺顺序以描述根据发明构思的示例实施方式的制造半导体存储器件的方法的图；
图18A至图18D是根据发明构思的示例实施方式的半导体存储器件的图；
图19A至图19B是根据发明构思的示例实施方式的半导体存储器件的图；以及
图20是根据发明构思的示例实施方式的半导体存储器件的单元阵列的等效电路图。
具体实施方式
尽管在示例实施方式的描述中使用了术语“相同”、“相等”或“等同”，但是应当理解，可能存在一些不精确之处。因此，当一个元件被称为与另一个元件相同时，应当理解，在期望的制造或操作公差范围(例如±10％)内，一元件与另一元件相同。
当术语“约”或“基本上”在本说明书中结合数值使用时，所意欲的是相关联的数值包括在所陈述的数值附近的制造或操作公差(例如±10％)。此外，当词语“约”和“基本上”结合几何形状使用时，所意欲的是不需要几何形状的精确性，但是该形状的宽容度在本公开的范围内。此外，不管数值或形状是否被修饰为“约”或“基本上”，将理解，这些数值和形状应当被解释为包括在所陈述的数值或形状附近的制造或操作公差(例如±10％)。
如这里使用的，诸如“……中的至少一个”的表述，当在一列元素之后时，修饰整列元素，而不是修饰该列表中的个别元素。因此，例如，“A、B或C中的至少一个”和“A、B和C中的至少一个”都意指A、B、C或其任意组合。同样地，A和/或B表示A、B、或A和B。
图1A至图17B是显示工艺顺序以描述根据发明构思的示例实施方式的制造半导体存储器件的方法的图。更具体地，图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A和图17A均是从顶部看的俯视平面图；图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B和图17B均是沿着图1A所示的线1B-IB'、图2A所示的线IIB-IIB'、图3A所示的线IIIB-IIIB'、图4A所示的线IVB-IVB'、图5A所示的线VB-VB'、图6A所示的线VIB-VIB'、图7A所示的线VIIB-VIIB'、图8A所示的线VIIIB-VIIIB'、图9A所示的线IXB-IXB'、图10A所示的线XB-XB'、图11A所示的线XIB-XIB'、图12A所示的线XIIB-XIIB'、图13A所示的线XIIIB-XIIIB'、图14A所示的线XIVB-XIVB'、图15A所示的线XVB-XVB'、图16A所示的线XVIB-XVIB'、图17A所示的线XVIIB-XVIIB'截取的截面的图；图1C、图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图12C和图15C均是沿着图1A所示的线IC-IC'、图2A所示的线IIC-IIC'、图3A所示的线IIIC-IIIC'、图4A所示的线IVC-IVC'、图5A所示的线VC-VC'、图6A所示的线VIC-VIC'、图7A所示的线VIIC-VIIC'、图8A所示的线VIIIC-VIIIC'、图9A所示的线IXC-IXC'、图10A所示的线XC-XC'、图12A所示的线XIIC-XIIC'和图15A所示的线XVC-XVC'截取的截面的图；图8D、图9D和图10D均是沿着图8A所示的线VIIID-VIIID'、图9A所示的线IXD-IXD'和图10A所示的线XD-XD'截取的截面的图。此外，图2A至图17B是图1A所示的部分EX的俯视图和截面图。
参照图1A至图1C，在基板100上形成多个牺牲层105和多个半导体层110。多个牺牲层105和多个半导体层110可以交替堆叠在基板100上。多个牺牲层105可以被称为堆叠牺牲结构105ST，多个半导体层110可以被称为堆叠半导体结构110ST。堆叠牺牲结构105ST可以包括在垂直方向(Z方向)上彼此隔开地布置在基板100上的多个牺牲层105。堆叠半导体结构110ST可以包括在垂直方向(Z方向)上彼此隔开地布置在基板100上的多个半导体层110。
堆叠半导体结构110ST可以以插置的方式被包括在堆叠牺牲结构105ST中。例如，多个半导体层110中的每个可以在沿垂直方向(Z方向)彼此相邻且彼此隔开的两个牺牲层105之间。包括在堆叠牺牲结构105ST中的多个牺牲层105的数量可以比包括在堆叠半导体结构110ST中的多个半导体层110的数量多一个。尽管图1A至图1C示出堆叠牺牲结构105ST包括五个牺牲层105并且堆叠半导体结构110ST包括四个半导体层110，但是这仅是示例实施方式，发明构思可以不限于此。例如，堆叠牺牲结构105ST可以包括六个或更多个或者几十至几千个牺牲层105，堆叠半导体结构110ST可以包括五个或更多个或者几十至几百个半导体层110。
基板100可以包括例如硅(Si)，例如晶体硅、多晶硅或非晶硅。在一些示例实施方式中，基板100可以包括半导体元素(诸如锗(Ge))或者从硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)当中选择的至少一种化合物半导体。在一些示例实施方式中，基板100可以包括绝缘体上硅(SOI)基板或绝缘体上锗(GeOI)基板。例如，基板100可以包括掩埋氧化物(BOX)层。基板100可以包括导电区域，例如掺有杂质的阱或掺有杂质的结构。
多个牺牲层105和多个半导体层110可以均包括半导体材料。牺牲层105可以包括相对于半导体层110具有蚀刻选择比的半导体材料。在一些示例实施方式中，牺牲层105可以相对于基板100具有蚀刻选择比。在一些示例实施方式中，半导体层110可以包括具有与基板110的蚀刻特性相同或相似的蚀刻特性的材料，或者可以包括与基板100相同的材料。例如，多个牺牲层105中的每个可以包括SiGe，多个半导体层110中的每个可以包括Si。
在一些示例实施方式中，多个牺牲层105和多个半导体层110可以均包括单晶半导体材料。例如，多个牺牲层105可以均包括单晶SiGe，多个半导体层110可以均包括单晶Si。
在一些其它示例实施方式中，多个半导体层110均可以包括二维(2D)半导体材料或氧化物半导体材料。例如，2D半导体材料可以包括MoS2、WSe2、石墨烯、碳纳米管或其组合。例如，氧化物半导体材料可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其组合。例如，多个半导体层110中的每个可以包括包含氧化物半导体材料的单层或多层。在一些示例实施方式中，多个半导体层110中的每个可以包括具有比Si的带隙能量大的带隙能量的材料。例如，多个半导体层110中的每个可以包括具有从约1.5eV至约5.6eV的带隙能量的材料。例如，多个半导体层110中的每个可以包括当具有从约2.0eV至约4.0eV的带隙能量时可具有最佳沟道特性的材料。
多个牺牲层105和多个半导体层110可以通过化学气相沉积(CVD)工艺、等离子体增强CVD(PECVD)工艺或原子层沉积(ALD)工艺形成。在一些示例实施方式中，多个牺牲层105和多个半导体层110中的每个可以使用在其下面的层(例如基板100、牺牲层105或半导体层110)作为籽晶层形成为单晶状态，或者可以通过热处理工艺形成为单晶状态。
多个牺牲层105可以形成为大致相同的厚度。多个半导体层110可以形成为大致相同的厚度。多个牺牲层105中的每个可以具有第一膜厚度TK1，多个半导体层110中的每个可以具有第二膜厚度TK2。第一膜厚度TK1可以具有比第二膜厚度TK2的值小的值。例如，第二膜厚度TK2可以是第一膜厚度TK1的两倍或四倍。在一些示例实施方式中，第一膜厚度TK1可以为从约10nm至约20nm，第二膜厚度TK2可以为从约20nm至约50nm。
多个牺牲层105和多个半导体层110可以分别在第一水平方向(X方向)上以近似水平宽度(例如第一水平宽度)形成。多个半导体层110可以在与第一水平方向(X方向)正交的第二水平方向(Y方向)上以逐渐减小的水平宽度(例如，小于第一水平宽度的第二水平宽度)在垂直方向(Z方向)上远离基板100形成。例如，在多个半导体层110的底部处的半导体层110可以在第二水平方向(Y方向)上以最大水平宽度形成，在多个半导体层110的顶部处的半导体层110可以在第二水平方向(Y方向)上以最小水平宽度形成，多个半导体层110可以具有随着其在垂直方向(Z方向)上远离基板100而以大致相同的比率减小的在第二水平方向(Y方向)上的水平厚度。多个半导体层110可以在第二水平方向(Y方向)的两端具有台阶形状。例如，多个半导体层110可以形成为使得在垂直方向上彼此相邻的成对的两个半导体层110在第二水平方向(Y方向)上的水平宽度之间的间隙(例如差异)大致相同。
覆盖多个半导体层110当中的任何一个半导体层110的顶表面的牺牲层105在第二水平方向(Y方向)上的水平宽度可以与多个半导体层110当中的对应一个半导体层110在第二水平方向(Y方向)上的水平宽度大致相同。覆盖多个半导体层110的底部处的半导体层110的底表面的牺牲层105在第二水平方向(Y方向)上的水平宽度可以与多个半导体层110的底部处的半导体层110在第二水平方向(Y方向)上的水平宽度大致相同。也就是，在多个牺牲层105当中，在底部的牺牲层105和在其上的牺牲层105可以在第二水平方向(Y方向)上具有大致相同的水平宽度。在多个牺牲层105当中，除了底部的牺牲层105之外的其它牺牲层105可以随着其在垂直方向(Z方向)上远离基板100而具有在第二水平方向(Y方向)上的逐渐减小的水平宽度。在多个牺牲层105当中，除了在底部的牺牲层105之外的其它牺牲层105可以在其在第二水平方向(Y方向)上的两端处具有台阶形状。
可以在基板100上形成覆盖堆叠牺牲结构105ST和堆叠半导体结构110ST的第一绝缘层200。例如，第一绝缘层200可以包括氧化物。第一绝缘层200可以通过形成覆盖堆叠牺牲结构105ST和堆叠半导体结构110ST的第一初始绝缘材料层(未示出)以及然后执行去除第一初始绝缘材料层的顶部的一部分的平坦化工艺而形成在基板100上。例如，第一绝缘层200可以通过执行CMP工艺形成，在CMP工艺中第一初始绝缘材料层的顶部的一部分被去除。
第一绝缘层200的上表面的垂直水平可以高于堆叠牺牲结构105ST的上表面的垂直水平(例如，在多个牺牲层105的顶部处的牺牲层105的上表面的垂直水平)。例如，第一绝缘层200可以形成为覆盖堆叠牺牲结构105ST的上表面和堆叠半导体结构110ST的上表面。
参照图2A至图2C，在第一绝缘层200上形成具有第一掩模开口MKO1的第一掩模层MK1。第一掩模层MK1可以包括光致抗蚀剂或硬掩模材料。第一掩模开口MKO1可以暴露第一绝缘层200的一部分。
第一掩模开口MKO1可以包括彼此连通的多个第一水平掩模开口MKO-X和多个第二水平掩模开口MKO-Y。第二水平掩模开口MKO-Y可以具有在第二水平方向(Y方向)上延伸的线或条的平面形状。多个第一水平掩模开口MKO-X中的每个可以具有与第二水平掩模开口MKO-Y交叉并在第一水平方向(X方向)上延伸的线或条的平面形状。多个第一水平掩模开口MKO-X可以在第二水平方向(Y方向)上彼此隔开并与第二水平掩模开口MKO-Y交叉。
多个第一水平掩模开口MKO-X的数量可以大于多个半导体层110的数量。多个第一水平掩模开口MKO-X中的一些可以均沿着堆叠牺牲结构105ST和堆叠半导体结构110ST的阶梯形立板(riser)在第一水平方向(X方向)上延伸。例如，多个第一水平掩模开口MKO-X中的一些可以与堆叠牺牲结构105ST和堆叠半导体结构110ST的台阶的位于不同垂直水平处的两个踏板(thread)之间的垂直方向部分重叠。多个第一水平掩模开口MKO-X中的其它开口可以全部与多个半导体层110的顶部处的半导体层110的上表面和多个牺牲层105的顶部处的牺牲层105的上表面重叠。
在一些示例实施方式中，第二水平掩模开口MKO-Y可以沿着多个第一水平掩模开口MKO-X的在第一水平方向(X方向)上的中心在第二水平方向(Y方向)上延伸。
第二水平掩模开口MKO-Y可以在堆叠牺牲结构105ST和堆叠半导体结构110ST之上在第二水平方向(Y方向)上延伸。尽管图2A至图2C示出第一掩模层MK1具有一个第二水平掩模开口MKO-Y，但是这仅是示例，示例实施方式不限于此。例如，第一掩模层MK1可以具有在第一水平方向(X方向)上彼此隔开并在第二水平方向(Y方向)上延伸的多个第二水平掩模开口MKO-Y，并且还可以包括分别与多个第二水平掩模开口MKO-Y交叉的多个第一水平掩模开口MKO-X，该多个第一水平掩模开口MKO-X分别在第二水平方向(Y方向)上彼此隔开并在第一水平方向(X方向)上延伸。
第一水平掩模开口MKO-X在第一水平方向(X方向)上的水平宽度可以具有比第二水平掩模开口MKO-Y在第一水平方向(X方向)上的水平宽度的值大的值。例如，第一水平掩模开口MKO-X在第一水平方向(X方向)上的水平宽度可以为约750nm，第二水平掩模开口MKO-Y在第一水平方向(X方向)上的水平宽度可以为约200nm。
第一水平掩模开口MKO-X在第二水平方向(Y方向)上的水平宽度可以具有比第一水平掩模开口MKO-X在第一水平方向(X方向)上的水平宽度小的值。例如，第一水平掩模开口MKO-X在第二水平方向(Y方向)上的水平宽度可以为约250nm。在一些示例实施方式中，第一水平掩模开口MKO-X在第二水平方向(Y方向)上的水平宽度可以具有比第二水平掩模开口MKO-Y在第一水平方向(X方向)上的水平宽度的值大的值。
在一些示例实施方式中，多个第一水平掩模开口MKO-X之间在第二水平方向(Y方向)上的距离可以与第一水平掩模开口MKO-X在第二水平方向(Y方向)上的水平宽度大致相同。例如，多个第一水平掩模开口MKO-X之间在第二水平方向(Y方向)上的距离可以为约250nm。
尽管图2A至图2C示出多个第一水平掩模开口MKO-X当中的与在底部的半导体层110的踏板重叠的第一水平掩模开口MKO-X在第二水平方向(Y方向)上的水平宽度小于其它第一水平掩模开口MKO-X在第二水平方向上的水平宽度，但是这仅是示例，示例实施方式不限于此。例如，多个第一水平掩模开口MKO-X可以在第二水平方向(Y方向)上具有大致相同的宽度。
参照图2A至图3C，使用第一掩模层MK1作为蚀刻掩模部分地去除第一绝缘层200、堆叠牺牲结构105ST和堆叠半导体结构110ST，以形成穿过第一绝缘层200、堆叠牺牲结构105ST和堆叠半导体结构110ST的第一开口STO1。在形成第一开口STO1之后，可以去除第一掩模层MK1。基板100可以暴露于第一开口STO1的底表面。
第一开口STO1可以包括彼此连通的多个第一水平开口STO-X和第二水平开口STO-Y。第二水平开口STO-Y可以具有在第二方向(Y方向)上延伸的线或条的平面形状。多个第一水平开口STO-X中的每个可以具有与第二水平开口STO-Y交叉并在第一水平方向(X方向)上延伸的线或条的平面形状。
多个第一水平开口STO-X可以在第二水平方向(Y方向)上彼此隔开并与第二水平开口STO-Y交叉。第一水平开口STO-X的数量可以大于多个半导体层110的数量。在一些示例实施方式中，第二水平开口STO-Y可以沿着多个第一水平开口STO-X在第一水平方向(X方向)上的中心在第二水平方向(Y方向)上延伸。
第二水平开口STO-Y可以穿过堆叠牺牲结构105ST和堆叠半导体结构110ST在第二水平方向(Y方向)上延伸。第二水平开口STO-Y可以分隔堆叠牺牲结构105ST和堆叠半导体结构110ST。也就是，通过一个第二水平开口STO-Y，堆叠牺牲结构105ST和堆叠半导体结构110ST可以被分成在第一水平方向(X方向)上彼此隔开的两个堆叠结构。
尽管图3A至图3C仅示出穿过堆叠牺牲结构105ST和堆叠半导体结构110ST的一个第二水平开口STO-Y，但是这仅是示例，示例实施方式不限于此。例如，在第一水平方向(X)上彼此隔开的多个第二水平开口STO-Y可以贯穿堆叠牺牲结构105ST和堆叠半导体结构110ST。通过多个第二水平开口STO-Y，堆叠牺牲结构105ST和堆叠半导体结构110ST可以被分成堆叠结构，堆叠结构的数量比多个第二水平开口STO-Y的数量多一个，并且堆叠结构在第一水平方向(X方向)上彼此隔开。
第一水平开口STO-X在第一水平方向(X方向)上的水平宽度可以具有比第二水平开口STO-Y在第一水平方向(X方向)上的水平宽度的值大的值。例如，第一水平开口STO-X在第一水平方向(X方向)上的水平宽度可以为约750nm，第二水平开口STO-Y在第一水平方向(X方向)上的水平宽度可以为约200nm。
第一水平开口STO-X在第二水平方向(Y方向)上的水平宽度可以具有比第一水平开口STO-X在第一水平方向(X方向)上的水平宽度的值小的值。例如，第一水平开口STO-X在第二水平方向(Y方向)上的水平宽度可以为约250nm。在一些示例实施方式中，第一水平开口STO-X在第二水平方向(Y方向)上的水平宽度可以具有比第二水平开口STO-Y在第一水平方向(X方向)上的水平宽度的值大的值。
在一些示例实施方式中，多个第一水平开口STO-X之间在第二水平方向(Y方向)上的距离可以具有与第一水平开口STO-X在第二水平方向(Y方向)上的水平宽度的值大致相同的值。例如，多个第一水平开口STO-X之间在第二水平方向(Y方向)上的距离可以为约250nm。
参照图3A至图4C，通过去除多个牺牲层105中的经第一开口STO1暴露的一些，形成多个第一去除间隙105G1。在一些示例实施方式中，多个第一去除间隙105G1可以通过执行各向同性蚀刻工艺以去除多个牺牲层105的经第一开口STO1暴露的部分来形成。多个第一去除间隙105G1可以形成在基板100和多个半导体层110的底部处的半导体层110之间、在垂直方向上彼此相邻的两个半导体层110之间、以及在多个半导体层110的顶部处的半导体层110和第一绝缘层200之间。多个第一去除间隙105G1可以与第一开口STO1连通。
多个半导体层110的由多个第一去除间隙105G1和第一开口STO1限定的部分可以被称为多个半导体突起110P。多个半导体突起110P可以包括多个半导体层110的在多个牺牲层105之间突出的部分。
参照图4A至图5C，去除多个半导体突起110P的通过第一开口STO1和多个第一去除间隙105G1暴露的部分，以通过扩展第一去除间隙105G1来形成扩展间隙105GE，并且通过去除多个半导体突起110P中的一些来形成多个半导体突起结构110PS。
作为去除多个半导体突起110P的一部分以形成扩展间隙105GE的结果，与第一开口STO1相邻的多个半导体突起结构110PS在垂直方向(Z方向)上的厚度可以小于与多个牺牲层105相邻的多个半导体突起结构110PS在垂直方向(Z方向)上的厚度。在一些示例实施方式中，多个半导体突起结构110PS在垂直方向(Z方向)上的厚度可以从多个牺牲层105朝向第一开口STO1减小。
参照图5A至图6C，通过去除第一绝缘层200的一部分形成第一绝缘开口200O，使得多个半导体突起结构110PS和堆叠牺牲结构105ST的与多个半导体突起结构110PS相邻的部分被暴露。
在一些示例实施方式中，第一绝缘开口200O可以具有平面形状，包括在第二水平方向(Y方向)上具有相对较大的水平宽度并在第二水平方向(Y方向)上延伸的条形状，或具有在第二水平方向(Y方向)上的长轴的矩形形状。在垂直方向(Z方向)上，在第一绝缘开口200O中，第一开口STO1和多个半导体突起结构110PS可以全部重叠。在垂直方向(Z方向)上，在第一绝缘开口200O中，堆叠牺牲结构105ST的与多个半导体突起结构110PS相邻的部分和堆叠半导体结构110ST的与多个半导体突起结构110PS相邻的部分可以彼此重叠。
在一些其它示例实施方式中，第一绝缘开口200O可以具有L形平面形状，以进一步暴露基板100的其中未布置堆叠牺牲结构105ST和堆叠半导体结构110ST的部分。
参照图6A至图7C，形成栅极结构120以覆盖堆叠牺牲结构105ST的一部分的表面和多个半导体突起结构110PS的表面，其中堆叠牺牲结构105ST的该部分的该表面和多个半导体突起结构110PS的该表面被暴露而没有被第一绝缘层200覆盖，也就是，在第一绝缘开口200O中暴露。在形成栅极结构120之后，可以去除第一绝缘层200。
栅极结构120可以具有包括栅极电介质膜122和栅电极膜124的堆叠结构。例如，栅极结构120可以通过形成覆盖在第一绝缘开口200O中暴露的堆叠牺牲结构105ST的该部分的该表面和多个半导体突起结构110PS的该表面的栅极电介质膜122以及然后形成覆盖栅极电介质膜122的栅电极膜124来形成。栅极电介质膜122可以共形地覆盖在第一绝缘开口200O中暴露的堆叠牺牲结构105ST的该部分的该表面和多个半导体突起结构110PS的该表面，栅电极膜124可以共形地覆盖栅极电介质膜122。
在一些示例实施方式中，包括栅极电介质膜122和栅电极膜124的栅极结构120可以任意地形成在堆叠牺牲结构105ST的该表面和多个半导体突起结构110PS的该表面上。在一些其它示例实施方式中，关于包括栅极电介质膜122和栅电极膜124的栅极结构120，在形成在第一绝缘层200的表面、堆叠牺牲结构105ST的该表面和多个半导体突起结构110PS的该表面的全部上之后，可以去除第一绝缘层200以及栅极结构120的覆盖第一绝缘层200的表面的部分，并且栅极结构120可以仅保留在暴露于第一绝缘开口200O中的堆叠牺牲结构105ST的该部分的该表面和多个半导体突起结构110PS的该表面上。
栅极电介质膜122可以包括从硅氧化物、具有比硅氧化物的介电常数高的介电常数的高k电介质材料以及铁电材料当中选择的任何一种材料。在一些示例实施方式中，栅极电介质膜122可以具有堆叠结构，该堆叠结构包括包含硅氧化物的第一电介质膜和包含从高k电介质材料和铁电材料当中选择的任何一种材料的第二电介质膜。例如，高k电介质材料和铁电材料可以包括从铪氧化物(HfO)、铪硅酸盐(HfSiO)、铪氮氧化物(HfON)、铪硅氮氧化物(HfSiON)、镧氧化物(LaO)、镧铝氧化物(LaAlO)、锆氧化物(ZrO)、锆硅酸盐(ZrSiO)、锆氮氧化物(ZrON)、锆硅氮氧化物(ZrSiON)、钽氧化物(TaO)、钛氧化物(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锆钛酸铅(PZT)、锶铋钽酸盐(STB)、铋铁氧化物(BFO)、锶钛氧化物(SrTiO)、钇氧化物(YO)、铝氧化物(AlO)或铅钪钽氧化物(PbScTaO)选择的任何一种材料。
在一些示例实施方式中，栅电极膜124可以包括覆盖栅极电介质膜122的导电阻挡膜和覆盖导电阻挡膜的导电层。导电阻挡膜可以包括例如金属、导电的金属氮化物、导电的金属硅化物或其组合。例如，导电阻挡膜可以包括TiN。导电层可以包括例如掺杂的硅、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其组合。在一些示例实施方式中，导电充电层可以包括W。
参照图8A至图8D，用第二绝缘层210填充第一开口STO1和扩展间隙105GE(覆盖堆叠牺牲结构105ST和多个半导体突起结构110PS)，然后在第二绝缘层210上形成具有第二掩模开口MKO2的第二掩模层MK2。
例如，第二绝缘层210可以包括硅氧化物或具有比硅氧化物的介电常数低的介电常数的绝缘材料。在一些示例实施方式中，第二绝缘层210可以包括正硅酸四乙酯(TEOS)膜或具有从约2.2至约2.4的超低介电常数K的超低K(ULK)膜。ULK可以包括SiOC膜或SiCOH膜。
第二掩模层MK2可以在垂直方向(Z方向)上与第一开口STO1、扩展间隙105GE和多个半导体突起结构110PS都重叠。也就是，第二掩模开口MKO2可以在垂直方向(Z方向)上不与第一开口STO1、扩展间隙105GE和多个半导体突起结构110PS重叠。第二掩模层MK2可以在垂直方向(Z方向)上与堆叠牺牲结构105ST的与多个半导体突起结构110PS相邻的部分和堆叠半导体结构110ST的与多个半导体突起结构110PS相邻的部分重叠。也就是，在俯视图中，第二掩模开口MKO2可以与第一开口STO1、扩展间隙105GE和多个半导体突起结构110PS隔开。
在一些示例实施方式中，第二掩模层MK2可以在垂直方向(Z方向)上与所有的栅极结构120重叠。也就是，第二掩模开口MKO2可以在垂直方向(Z方向)上不与栅极结构120重叠。
第二掩模开口MKO2可以包括在第一水平方向(X方向)上延伸并在第二水平方向(Y方向)上彼此隔开的多个窄掩模开口MKO-N和与多个窄掩模开口MKO-N隔开的宽掩模开口MKO-W。宽掩模开口MKO-W和多个窄掩模开口MKO-N可以彼此隔开并在第二方向(Y方向)上依次排列。
多个窄掩模开口MKO-N可以在垂直方向(Z方向)上与多个牺牲层105的顶部处的牺牲层105和多个半导体层110的顶部处的半导体层110重叠。宽掩模开口MKO-W可以在垂直方向(Z方向)上与堆叠牺牲结构105ST和堆叠半导体结构110ST的台阶形状的一部分重叠。多个窄掩模开口MKO-N可以具有平面形状，包括在第一水平方向(X方向)上延伸的条形状或者具有在第一水平方向(X方向)上的长轴的矩形形状。宽掩模开口MKO-W可以具有包括矩形形状或正方形形状的平面形状。
参照图8A至图9D，使用第二掩模层MK2作为蚀刻掩模去除第二绝缘层210、堆叠牺牲结构105ST和堆叠半导体结构110ST中的每个的一部分，以形成穿透第二绝缘层210、堆叠牺牲结构105ST和堆叠半导体结构110ST的第二开口STO2。在形成第二开口STO2之后，可以去除第二掩模层MK2。基板100可以暴露于第二开口STO2的底表面。
第二开口STO2可以包括在第一水平方向(X方向)上延伸并在第二水平方向(Y方向)上彼此隔开的多个窄开口STO-N和与多个窄开口STO-N隔开的宽开口STO-W。宽开口STO-W和多个窄开口STO-N可以彼此隔开并在第二水平方向(Y方向)上依次排列。
多个窄开口STO-N可以具有平面形状，包括在第一水平方向(X方向)上延伸的条形状或具有在第一水平方向(X方向)上的长轴的矩形形状。宽开口STO-W可以具有包括矩形形状或正方形形状的平面形状。
多个半导体层110中的每个可以包括宽半导体结构110W、多个窄半导体结构110B、连接半导体结构110M和多个半导体突起结构110PS。多个窄半导体结构110B可以包括半导体层110的布置在宽开口STO-W和多个窄开口STO-N之间以及在多个窄开口STO-N之间的部分。多个窄半导体结构110B可以连接宽半导体结构110W和连接半导体结构110M。也就是，多个窄半导体结构110B可以具有连接宽半导体结构110W和连接半导体结构110M的桥形状。多个半导体突起结构110PS可以连接到连接半导体结构110M。连接半导体结构110M可以在多个半导体突起结构110PS和多个窄半导体结构110B之间。也就是，参照多个窄半导体结构110B，连接半导体结构110M可以分别布置在多个半导体突起结构110PS的侧部，宽半导体结构110W可以与多个半导体突起结构110PS相对地布置。多个窄半导体结构110B可以具有平面形状，包括在第一水平方向(X方向)上延伸的条形状或者具有在第一水平方向(X方向)上的长轴的矩形形状。包括在多个半导体层110的每个中的宽半导体结构110W、多个窄半导体结构110B、连接半导体结构110M和多个半导体突起结构110PS可以彼此成一体。
参照图9A至图10D，通过经由第二开口STO2去除多个牺牲层105的一部分，形成多个第二去除间隙105G2。在一些示例实施方式中，多个第二去除间隙105G2可以通过执行各向同性蚀刻工艺去除多个牺牲层105的经第二开口STO2暴露的部分来形成。
第二去除间隙105G2可以形成在多个半导体层110的窄半导体结构110B之间、在多个半导体层110的连接半导体结构110M之间、在多个半导体层110的底部处的半导体层110的窄半导体结构110B与基板100之间、在多个半导体层110的底部处的半导体层的连接半导体结构110M和基板100之间、在多个半导体层110的宽半导体结构110W之间的与第二开口STO2相邻的部分之间、以及在基板100与多个半导体层110的底部处的半导体层110的宽半导体结构110B的与第二开口STO2相邻的部分之间。多个第二去除间隙105G2可以与第二开口STO2连通。
多个半导体层110的连接半导体结构110M可以与多个牺牲层105隔开而不接触。多个半导体层110的连接半导体结构110M可以被多个第二去除间隙105G2和第二开口STO2围绕。
参照图10A至图11B，去除栅极结构120的通过多个第二去除间隙105G2暴露的部分以将栅极结构120分成分别位于不同垂直水平的多个栅极结构120。被分成在不同垂直水平处的多个栅极结构120可以覆盖分别位于不同垂直水平处的多个半导体层110，并可以彼此隔开。已经被分开的多个栅极结构120可以分别覆盖多个半导体突起结构110PS的表面，并覆盖连接半导体结构110M的面对第一开口STO1的侧表面。
已经被分开的多个栅极结构120中的一个可以包括第一部分和第二部分，第一部分围绕包括在多个半导体层110中的对应一个中的半导体突起结构110PS，第二部分连接到围绕包括在多个半导体层110中的所述对应一个中的半导体突起结构110PS的第一部分并覆盖包括在多个半导体层110中的所述对应一个中的每个连接半导体结构110M的侧表面。例如，多个栅极结构120可以覆盖多个半导体突起结构110PS的顶表面和底表面以及连接多个半导体突起结构110PS的顶表面和底表面的侧表面。
参照图11A至图12C，通过去除第二绝缘层210的一部分，形成第二绝缘开口210O。第二绝缘开口210O可以与多个半导体层110中包括的多个半导体突起结构110PS的端部重叠。换句话说，多个半导体突起结构110PS的端部在垂直方向(Z方向)上面对第二水平开口STO-Y。也就是，栅极结构120的覆盖半导体突起结构110PS的端部的部分可以被暴露，该半导体突起结构110PS的端部在垂直方向(Z方向)上与第二绝缘开口210O重叠，该端部面对第二水平开口STO-Y。栅极结构120的覆盖半导体突起结构110PS并且不面对第二水平开口STO-Y的部分可以不通过第二绝缘开口210O暴露。
接下来，去除栅极结构120的暴露在第二绝缘开口210O内的部分，使得半导体突起结构110PS的端部暴露在第二绝缘开口210O内，所述端部在垂直方向(Z方向)上与第二绝缘开口210O重叠且面对第二水平开口STO-Y。
参照图12A至图13B，形成第三绝缘层220。在一些示例实施方式中，在去除第二绝缘层210之后，可以在基板100上形成覆盖堆叠牺牲结构105ST和堆叠半导体结构110ST的第三绝缘层220。在一些其它示例实施方式中，第二绝缘层210的剩余部分和填充第二开口STO2的绝缘材料层(未示出)可以形成第三绝缘层220。
参照图13A至图14B，去除第三绝缘层220的一部分以形成第三绝缘开口220O，宽半导体结构110W通过第三绝缘开口220O暴露，使用第三绝缘层220O作为蚀刻掩模，完全去除多个牺牲层105并去除多个半导体层110的宽半导体结构110W，然后形成第三开口STO3。基板100可以暴露于第三开口STO3的底表面，并且多个窄半导体结构110B可以暴露于第三开口STO3的内表面。
参照图14A至图16B，通过第三开口STO3完全去除多个窄半导体结构110B，以形成多个半导体开口110O。在一些示例实施方式中，连接半导体结构110M的部分可以暴露在多个半导体开口110O中。例如，在形成多个半导体开口110O的过程中，去除多个窄半导体结构110B的全部和连接半导体结构110M的部分。
在一些其它示例实施方式中，在形成多个半导体开口110O的过程中，去除多个窄半导体结构110B的全部和连接半导体结构110M的全部，通过这样做，多个半导体突起结构110PS可以暴露在多个半导体开口110O中。
参照图16A和图16B，形成共形地覆盖暴露于多个半导体开口110O中的表面的下电极材料层(未示出)。下电极材料层可以共形地覆盖第三绝缘层220的表面和暴露于多个半导体开口110O的内部的连接半导体结构110M的表面。接下来，可以去除下电极材料层的在多个半导体开口110O之外(例如在第三开口STO3中)的部分和第三绝缘层220的顶表面上的部分以形成多个下电极层310。
在一些示例实施方式中，多个下电极层310可以形成为空的圆筒形状，其中在第一水平方向(X方向)上面对第三开口STO3的部分是敞开的，面对连接半导体结构110M的部分是封闭的。多个下电极层310中的每个可以接触连接半导体结构110M中的对应一个。
在一些其它示例实施方式中，多个下电极层310可以形成为空的圆筒形状，其中在第一水平方向(X方向)上面对第三开口STO3的部分是敞开的，面对多个半导体突起结构110PS的部分是封闭的。每个下电极层310可以接触多个半导体突起结构110PS中的对应一个。
接下来，可以形成共形地覆盖多个下电极层310的电容器电介质膜320和覆盖电容器电介质膜320并填充多个半导体开口110O的上电极层330，通过这样做，可以形成多个单元电容器300，每个单元电容器300包括多个下电极层310中的对应一个、电容器电介质膜320和上电极层330。在一些示例实施方式中，电容器电介质膜320和上电极层330可以每个覆盖第三开口STO3的内表面。
下电极层310可以包括金属、导电的金属氮化物、导电的金属硅化物或其组合。例如，下电极层310可以包括包含金属(例如钴、钛、镍、钨或钼)的难熔金属膜。例如，下电极层310可以包括金属氮化物膜(例如钛氮化物膜、钛硅氮化物膜、钛铝氮化物膜、钽氮化物膜、钽硅氮化物膜、钽铝氮化物膜或钨氮化物膜)。
电容器电介质膜320可以包括从具有比硅氧化物的介电常数高的介电常数的高k电介质材料和铁电材料中选择的任何一种材料。例如，电容器电介质膜320可以包括金属氧化物或具有钙钛矿结构的电介质材料中的至少一种。在一些示例实施方式中，电容器电介质膜320可以包括从铪氧化物(HfO)、铪硅酸盐(HfSiO)、铪氮氧化物(HfON)、铪硅氮氧化物(HfSiON)、镧氧化物(LaO)、镧铝氧化物(LaAlO)、锆氧化物(ZrO)、锆硅酸盐(ZrSiO)、锆氮氧化物(ZrON)、锆硅氮氧化物(ZrSiON)、钽氧化物(TaO)、钛氧化物(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锆钛酸铅(PZT)、锶铋钽酸盐(STB)、铋铁氧化物(BFO)、锶钛氧化物(SrTiO)、钇氧化物(YO)、铝氧化物(AlO)或铅钪钽氧化物(PbScTaO)当中选择的至少一种材料。
上电极层330可以包括例如掺杂的硅、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其组合。在一些示例实施方式中，上电极层330可以包括W。
参照图16A至图17B，去除连接半导体结构110M的一部分，使得半导体层110的分别连接到多个下电极层310的部分彼此隔开。在去除连接半导体结构110M的一部分的过程中，第三绝缘层220的一些可以被一起去除。
从半导体层110的分别连接到多个下电极层310的部分当中，在第二水平方向(Y方向)上具有相对小的水平宽度的部分可以被称为短连接半导体结构110MS，具有相对大的水平宽度的部分可以被称为长连接半导体结构110ME。由于短连接半导体结构110MS和长连接半导体结构110ME均是连接半导体结构110M的一部分，所以在不加区分的描述中，短连接半导体结构110MS和长连接半导体结构110ME都可以被称为连接半导体结构110M。
包括在堆叠半导体结构110ST中的半导体层110的顶部处的半导体层110可以分别包括短连接半导体结构110MS以及与短连接半导体结构110MS一体并与其连接的半导体突起结构110PS。在包括在堆叠半导体结构110ST中的半导体层110当中的除了在半导体层110的顶部处的半导体层110之外的半导体层110当中，每个半导体层110可以包括连接到多个下电极层310当中的在第一水平方向(X方向)上的边缘处的下电极层310的长连接半导体结构110ME以及与长连接半导体结构110ME成一体并与其连接的半导体突起结构110PS。
也就是，除了堆叠半导体结构110ST中包括的半导体层110当中的在半导体层110的顶部处的半导体层110之外，其它半导体层110可以包括长连接半导体结构110ME以及与长连接半导体结构110MS成一体并与其连接的半导体突起结构110PS。
接下来，形成第四绝缘层230。在一些示例实施方式中，在去除第三绝缘层220的一部分之后，可以在基板100上形成覆盖堆叠半导体结构110ST的第四绝缘层230。在一些其它示例实施方式中，绝缘材料层(未示出)填充第三开口STO3和已经从其去除连接半导体结构110M的一部分的空间，使得绝缘材料层和剩余的第三绝缘层220一起形成第四绝缘层230。
在一些示例实施方式中，在形成第四绝缘层230之前，可以去除覆盖一部分第三开口STO3的内表面的一部分电容器电介质膜320和一部分上电极层330。例如，可以去除一部分电容器电介质膜320和一部分上电极层330，该部分电容器电介质膜320和该部分上电极层330覆盖第三开口STO3的内表面中的第三绝缘层220的与多个半导体开口110O隔开的部分。
图18A至图18D是根据发明构思的示例实施方式的半导体存储器件1的图；更具体地，图18A是从顶部看到的俯视平面图；图18B和图18C是每个沿着图18A所示的线XVIIIB-XVIIIB'和图18A所示的线XVIIIC-XVIIIC'截取的截面的图，图18D是图18B中的部分XVIIID的放大图。此外，图18A至图18D是图1A所示的部分EX的俯视平面图和截面图。
参照图18A至图18D，通过形成多条位线400和多个字线接触500，形成半导体存储器件1。
多条位线400可以分别穿过第四绝缘层230并且连接到半导体突起结构110PS的端部。在一些示例实施方式中，多条位线400可以接触基板100。多条位线400可以连接到多个半导体突起结构110PS的没有被栅极结构120覆盖的端部。多条位线400可以在垂直方向(Z方向)上延伸并在第二水平方向(Y方向)上彼此隔开布置。
在一些示例实施方式中，多条位线400中的每条可以包括接触半导体突起结构110PS的导电阻挡膜和覆盖导电阻挡膜的导电层。导电阻挡膜可以包括例如金属、导电的金属氮化物、导电的金属硅化物或其组合。例如，导电阻挡膜可以包括TiN。导电层可以包括例如掺杂的硅、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其组合。在一些示例实施方式中，导电层可以包括W。
半导体突起结构110PS可以分别连接到多条位线400中的每条的两个侧表面。例如，半导体突起结构110PS可以分别连接到位线400在第一水平方向(X方向)上的两侧。在垂直方向(Z方向)上彼此隔开布置的半导体突起结构110PS可以连接到位线400的侧表面。连接到多条位线400的两个侧表面的半导体突起结构110PS可以相对于沿着多条位线400在第二水平方向(Y方向)上延伸的直线或Y-Z平面镜像对称地布置。
多个字线接触500可以穿透第四绝缘层230并可以连接到分别位于不同垂直水平的多个栅极结构120。多个字线接触500可以在第一水平方向(X方向)上与多条位线400隔开。第四绝缘层230的一部分可以填充在第一水平方向(X方向)上彼此相邻的字线接触500和位线400之间的间隙。多个字线接触500可以连接到多个栅极结构120中的对应一个的围绕半导体突起结构110PS的部分。多个字线接触500可以连接到多个半导体突起结构110PS中的围绕位于同一垂直水平的对应一个的栅极结构120的一部分。例如，多个字线接触500中的每个的底表面可以接触栅极结构120的栅电极膜124的覆盖半导体突起结构110PS的顶表面的部分。多个字线接触500可以在第二水平方向(Y方向)上彼此隔开布置。在第二水平方向(Y方向)上彼此隔开布置并连接到分别位于不同水平的多个栅极结构120的多个字线接触500可以分别具有不同的高度(例如，在垂直方向(Z方向)上不同的延伸长度)。
每个半导体层110可以包括源极区110S、沟道区110C和漏极区110D。在一些示例实施方式中，源极区110S可以包括半导体层110的连接半导体结构110M，也就是，短连接半导体结构110MS或长连接半导体结构110ME。在一些其它示例实施方式中，源极区110S可以包括连接半导体结构110M的与半导体突起结构110PS相邻的部分，也就是，短连接半导体结构110MS的一部分或长连接半导体结构110ME的一部分。在一些其它示例实施方式中，源极区110S可以包括半导体突起结构110PS的与连接半导体结构110M(例如短连接半导体结构110MS或长连接半导体结构110ME)相邻的部分。沟道区110C可以包括半导体突起结构110PS的被栅极结构120围绕的部分(例如，被栅极电介质膜122覆盖的部分)，漏极区110D可以包括半导体突起结构110PS的没有被栅极结构120围绕的部分(例如，没有被栅极电介质膜122覆盖的部分)。栅极结构120可以延伸而覆盖沟道区110C的顶表面和底表面以及沟道区110C的连接顶表面和底表面的两个侧表面。因此，栅极结构120可以围绕沟道区110C。
沟道区110C可以包括第一导电类型的杂质，源极区110S和漏极区110D可以包括不同于第一导电类型的杂质的第二导电类型的杂质。在一些示例实施方式中，第一导电类型可以表示p型，第二导电类型可以表示n型。源极区110S和漏极区110D可以均通过向半导体层110的一部分注入杂质或者通过去除半导体层110的一部分以及然后生长包括第二导电类型的杂质的半导体层来形成。在一些示例实施方式中，源极区110S和漏极区110D可以均通过在半导体层110的一部分上执行气相扩散工艺或外延生长工艺来形成。
半导体层110和栅极结构120的围绕半导体层110的沟道区110C的部分可以形成单元晶体管TR。单元晶体管TR和单元电容器300可以形成存储单元MC。单元电容器300可以连接到半导体层110的源极区110S。例如，下电极层310可以连接到半导体层110的源极区110S。位线400可以连接到半导体层110的漏极区110D。单元电容器300、单元晶体管TR和位线400可以在第一水平方向(X方向)上依次排列。栅极结构120可以大致在第二水平方向(Y方向)上延伸。位线400可以在垂直方向(Z方向)上延伸。
半导体存储器件1可以包括：多个存储单元MC，在第二水平方向(Y方向)和垂直方向(Z方向)上彼此隔开并排列成行和列；多条位线400，在垂直方向(Z方向)上延伸并且连接到在垂直方向(Z方向)上排列的存储单元MC的单元晶体管TR，多条位线400在第二水平方向(Y方向)上彼此隔开布置；以及多个字线接触500，在垂直方向(Z方向)上延伸并在第二水平方向(Y方向)上彼此隔开布置。在基板100上，第四绝缘层230可以覆盖多个半导体层110、多个栅极结构120、单元电容器300、多条位线400和多个字线接触500。
多个存储单元MC中的每个可以包括单元晶体管TR和单元电容器300。包括在多个存储单元MC的每个中的单元晶体管TR和单元电容器300可以排列在第一水平方向(X方向)上。单元晶体管TR可以包括包含源极区110S、沟道区110C和漏极区110D的半导体层110、围绕半导体层110的沟道区110C的栅极电介质膜122以及在栅极电介质膜122上的栅电极膜124。
半导体突起结构110PS的面对单元电容器300的一端在垂直方向(Z方向)上的厚度可以大于半导体突起结构110PS的面对位线400的另一端在垂直方向(Z方向)上的厚度。例如，沟道区110C的面对源极区110S的一端在垂直方向(Z方向)上的第一厚度T1可以大于沟道区110C的面对漏极区110D的另一端在垂直方向(Z方向)上的第二厚度T2。第一厚度T1可以为从约20nm至约50nm，第二厚度T2可以为从约5nm至约20nm。源极区110S在垂直方向(Z方向)上的厚度可以近似等于第一厚度，漏极区110D在垂直方向(Z方向)上的厚度可以等于或小于第二厚度T2。多个半导体突起结构110PS中的每个在垂直方向(Z方向)上的厚度可以从单元电容器300朝向位线400减小。例如，沟道区110C在垂直方向(Z方向)上的厚度可以从源极区110S朝向漏极区110D减小。
多个字线接触500可以连接到多个栅极结构120的栅电极膜124。多条位线400可以连接到多个单元晶体管TR的漏极区110D。多个单元电容器300可以包括多个下电极层310、电容器电介质膜320和上电极层330。多个下电极层310可以连接到多个单元晶体管TR的源极区110S。在一些示例实施方式中，电容器电介质膜320和上电极层330可以依次覆盖多个下电极层310，并可以具有其中一部分在第二水平方向(Y方向)和垂直方向(Z方向)上延伸的板形状。
图19A至图19B是根据发明构思的示例实施方式的半导体存储器件2的图。更具体地，图19A是从顶部看的俯视平面图，图19B是沿着图19A所示的线XIXB-XIXB'截取的截面的图。在图19A和图19B中，可以省略与图18A至图18D中的内容相同的内容。
参照图19A和图19B，半导体存储器件2可以包括关于上电极层330在第一水平方向(X方向)上镜像对称布置的多个存储单元。此外，存储单元MC可以关于位线400在第一水平方向(X方向)上镜像对称地布置。
也就是，半导体存储器件2可以包括在第二水平方向(Y方向)和垂直方向(Z方向)上彼此隔开布置并布置成列和行的多个存储单元MC，多个存储单元MC可以在第一水平方向(X方向)上关于上电极层330和位线400镜像对称地交替布置以构造存储单元阵列。
图20是根据发明构思的示例实施方式的半导体存储器件10的存储单元阵列的等效电路图。
参照图20，半导体存储器件10可以包括多个存储单元MC，该多个存储单元MC包括在第一水平方向(X方向)上排列并彼此连接的单元晶体管TR和单元电容器CAP。单元电容器CAP可以表示图18A至图19B所示的单元电容器300。多个存储单元MC可以在第二水平方向(Y方向)和垂直方向(Z方向)上彼此隔开并排列成列和行。
多条字线WL在第二水平方向(Y方向)上延伸，并可以在第一水平方向(X方向)和垂直方向(Z方向)上彼此隔开布置。字线WL可以表示图18A至图19B所示的栅电极膜124。多条位线BL可以在垂直方向(Z方向)上延伸，并可以在第一水平方向(X方向)和第二水平方向(Y方向)上彼此隔开布置。位线BL可以表示图18A至图19B所示的位线400。
在一些示例实施方式中，多条位线BL中的一些可以通过在第一水平方向(X方向)上延伸的位线带线BLS而彼此连接。例如，位线带线BLS可以连接多条位线BL当中的在第一水平方向(X方向)上排列的位线BL。
多个单元电容器CAP可以共同连接到在第二水平方向(Y方向)和垂直方向(Z方向)上延伸的上电极PLATE。上电极PLATE可以表示图18A至图19B所示的上电极层330。为了便于说明，图20示出上电极PLATE在第二水平方向(Y方向)上对齐或排列，并且每个上电极PLATE在垂直方向(Z方向)上延伸。然而，在第二水平方向(Y方向)上对齐或排列的上电极PLATE可以彼此成一体。多个存储单元MC可以关于上电极PLATE在第一水平方向(X方向)上镜像对称地布置。
多个存储单元MC可以关于在第二水平方向(Y方向)和垂直方向(Z方向)上延伸的表面镜像对称地布置，在该表面中布置有上电极PLATE。此外，如图19A和图19B所示，多个存储单元MC可以布置为关于在第二水平方向(Y方向)和垂直方向(Z方向)上延伸并且在其中位线BL在第二水平方向(Y方向)上排列的表面镜像对称。在第一水平方向(X方向)上排列的单元电容器CAP和单元晶体管TR可以布置为关于在第二水平方向(Y方向)和垂直方向(Z方向)上延伸并且其中布置有上电极PLATE的表面镜像对称。此外，如图19A和图19B所示，在第一水平方向(X方向)上排列的单元电容器CAP和单元晶体管TR可以布置为关于在第二水平方向和垂直方向(Z方向)上延伸并且其中上电极层330在第二水平方向(Y方向)上对齐或排列的表面镜像对称。
单元晶体管可以通过DC连接到位线BL，并可以通过BC连接到单元电容器CAP。BC可以对应于图18D所示的源极区110S。DC可以对应于图18D所示的漏极区110D。
半导体存储器件10可以表示图18A至图18D所示的半导体存储器件1或图19A和图19B所示的半导体存储器件2。
参照图1A至图20，根据发明构思的一些示例实施方式的半导体存储器件1、2和10包括在第二水平方向(Y方向)和垂直方向(Z方向)上彼此隔开布置并布置成列和行的多个存储单元MC，并且多个存储单元MC可以在第一水平方向(X方向)上镜像对称地交替布置，因此可以提高半导体存储器件1、2和10的集成度。
此外，即使包括在牺牲层105中的元素(例如Ge)扩散到半导体层110的一部分，通过去除半导体层110的接触牺牲层105的部分来形成包括沟道区110C的半导体突起结构110PS，也可以相应地改善包括沟道区110C的单元晶体管TR的操作特性。
此外，由于通过去除半导体层110的一部分来形成半导体突起结构110PS，所以扩展间隙105GE(例如，在彼此相邻的两个半导体突起结构110PS之间的间隙)可以在尺寸上增大。因此，由于围绕半导体突起结构110PS的栅电极膜124可以以相对大的厚度形成，所以栅电极膜124的电阻可以减小。
尽管已经参照发明构思的一些示例实施方式具体显示和描述了发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。
本申请基于2022年10月27日在韩国知识产权局提交的韩国专利申请第10-2022-0140510号并要求其优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体存储器件，包括：
半导体层，包括在基板上在第一水平方向上排列的源极区、沟道区和漏极区；
单元电容器，在所述基板上在所述第一水平方向上延伸，并包括下电极层、电容器电介质膜和连接到所述源极区的上电极层；
位线，在所述基板上在垂直方向上延伸并且连接到所述漏极区；以及
栅极结构，覆盖所述沟道区，所述栅极结构包括在所述沟道区上的栅极电介质膜和在所述栅极电介质膜上的栅电极膜，
其中在所述垂直方向上，所述沟道区的面对所述源极区的一端的第一厚度大于所述沟道区的面对所述漏极区的另一端的第二厚度。
2.根据权利要求1所述的半导体存储器件，其中所述沟道区的厚度从所述源极区朝向所述漏极区减小。
3.根据权利要求1所述的半导体存储器件，其中所述源极区在所述垂直方向上的厚度是所述第一厚度。
4.根据权利要求1所述的半导体存储器件，其中所述漏极区在所述垂直方向上的厚度小于或等于所述第二厚度。
5.根据权利要求1所述的半导体存储器件，进一步包括：
字线接触，连接到所述栅极结构并在所述垂直方向上延伸。
6.根据权利要求5所述的半导体存储器件，其中所述字线接触的底表面接触所述栅电极膜的覆盖所述沟道区的顶表面的部分。
7.根据权利要求1所述的半导体存储器件，其中
所述半导体层和所述单元电容器在所述第一水平方向上排列，以及
所述半导体层和所述栅极结构构成单元晶体管。
8.根据权利要求7所述的半导体存储器件，其中
所述单元晶体管包括在与所述第一水平方向正交的第二水平方向上和在所述垂直方向上彼此隔开的多个单元晶体管，以及
所述多个单元晶体管排列成行和列。
9.根据权利要求8所述的半导体存储器件，其中
所述位线包括在所述第二水平方向上彼此隔开布置的多条位线，以及
所述多条位线中的相应一条连接到第一组单元晶体管的所述漏极区，所述第一组单元晶体管的所述漏极区在所述垂直方向上彼此隔开布置。
10.根据权利要求8所述的半导体存储器件，其中
所述栅极结构包括在所述垂直方向上彼此隔开布置的多个栅极结构，以及
所述多个栅极结构均覆盖第二组单元晶体管中的对应一个的沟道区，所述第二组单元晶体管在所述第二水平方向上彼此隔开布置并在所述第二水平方向上延伸。
11.一种半导体存储器件，包括：
在基板上的多个半导体层，每个半导体层包括在第一水平方向上排列的源极区、沟道区和漏极区，所述多个半导体层在与所述第一水平方向正交的第二水平方向上和在垂直方向上彼此隔开，所述多个半导体层布置成列和行；
多个单元电容器，从所述多个半导体层在所述第一水平方向上延伸，所述多个单元电容器包括连接到所述多个半导体层的源极区的多个下电极层、覆盖所述多个下电极层的电容器电极膜和覆盖所述电容器电极膜的上电极膜；
多条位线，在所述基板上在所述垂直方向上延伸，所述多条位线在所述第二水平方向上彼此隔开布置，所述多条位线每条连接到所述多个半导体层中的对应一个的所述漏极区；以及
多个栅极结构，覆盖所述多个半导体层的所述沟道区并在所述第二水平方向上延伸，所述多个栅极结构均包括在所述沟道区上的栅极电介质膜和在所述栅极电介质膜上的栅电极膜，
其中所述沟道区在所述垂直方向上的厚度从所述源极区朝向所述漏极区减小。
12.根据权利要求11所述的半导体存储器件，进一步包括：
在所述垂直方向上延伸的多个字线接触，所述多个字线接触连接到所述多个栅极结构并在所述第二水平方向上彼此隔开布置。
13.根据权利要求12所述的半导体存储器件，其中所述多个字线接触分别连接到所述多个栅极结构当中的位于不同垂直水平的栅极结构。
14.根据权利要求13所述的半导体存储器件，其中所述多个字线接触在所述垂直方向上具有不同的延伸长度。
15.根据权利要求12所述的半导体存储器件，其中所述多个栅极结构中的每个通过覆盖所述多个半导体层中的对应一个的所述沟道区的顶表面和底表面以及两个侧表面来围绕所述沟道区。
16.根据权利要求15所述的半导体存储器件，其中所述多个字线接触中的每个的底表面接触所述栅电极膜的覆盖所述多个半导体层中的对应一个的所述沟道区的顶表面的部分。
17.根据权利要求11所述的半导体存储器件，其中
所述多个半导体层中的一个和所述多个单元电容器中的对应一个在所述第一水平方向上排列，
所述多个半导体层与所述多个栅极结构中的对应栅极结构一起构成多个单元晶体管，以及
所述多个单元晶体管布置为在所述第一水平方向上镜像对称。
18.一种半导体存储器件，包括：
在基板上的多个半导体层，每个半导体层包括在第一水平方向上排列的源极区、沟道区和漏极区，所述多个半导体层在与所述第一水平方向正交的第二水平方向上和在垂直方向上彼此隔开，所述多个半导体层布置成列和行；
多个单元电容器，从所述多个半导体层在所述第一水平方向上延伸，所述多个单元电容器包括连接到所述多个半导体层的源极区的多个下电极层、覆盖所述多个下电极层的电容器电介质膜和覆盖所述电容器电介质膜的上电极膜；
多条位线，在所述基板上在所述垂直方向上延伸，所述多条位线每条连接到所述多个半导体层当中的在所述垂直方向上彼此隔开布置的一组半导体层中的每个的漏极区，所述多条位线在所述第二水平方向上彼此隔开布置；
多个栅极结构，在所述第二水平方向上延伸，所述多个栅极结构围绕所述多个半导体层当中的在所述第二水平方向上彼此隔开布置的一组半导体层中的每个的所述沟道区，所述多个栅极结构均包括在所述沟道区上的栅极电介质膜和在所述栅极电介质膜上的栅电极膜；
多个字线接触，在所述垂直方向上延伸，所述多个字线接触在所述第二水平方向上彼此隔开布置，所述多个字线接触在所述第一水平方向上与所述多条位线隔开，所述多个字线接触中的每个连接到所述多个栅极结构中的对应一个的所述栅电极膜；以及
绝缘层，在所述基板上覆盖所述多个半导体层、所述多个栅极结构、所述多个单元电容器、所述多条位线和所述多个字线接触，所述绝缘层填充所述多条位线中的一条与所述多个字线接触中的对应一个之间的空间，所述多个字线接触中的所述对应一个在所述第一水平方向上与所述多条位线中的所述一条相邻。
19.根据权利要求18所述的半导体存储器件，其中所述上电极膜覆盖所述电容器电介质膜并具有在所述第二水平方向和所述垂直方向上延伸的板形部分，所述电容器电介质膜覆盖所述多个下电极层。
20.根据权利要求18所述的半导体存储器件，其中在所述垂直方向上，
所述沟道区的面对所述源极区的一端的第一厚度为从20nm至50nm，以及
所述沟道区的面对所述漏极区的另一端的第二厚度小于所述第一厚度，并且为从5nm至20nm。
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