TWI841081B

TWI841081B - 半導體記憶體裝置

Info

Publication number: TWI841081B
Application number: TW111145777A
Authority: TW
Inventors: 崔賢根; 李基碩
Original assignee: 南韓商三星電子股份有限公司
Priority date: 2021-12-02
Filing date: 2022-11-30
Publication date: 2024-05-01

Abstract

根據本發明概念的一些實施例，本發明提供一種半導體記憶體裝置，包含：多個模製絕緣層，位於基底上且彼此間隔開；多個半導體圖案，位於彼此鄰近的多個模製絕緣層中的各別者之間；多個閘極電極，位於多個半導體圖案中的各別者上；資訊儲存元件，包含電連接至多個半導體圖案中的各者的第一電極、第一電極上的第二電極以及第一電極與第二電極之間的電容器介電膜；位元線，位於基底上且接觸半導體圖案；以及絕緣緩衝膜，位於第一電極與第二電極之間及多個模製絕緣層中的各別一者的側壁上。

Description

半導體記憶體裝置

本揭露是關於一種半導體記憶體裝置。

相關申請的交叉參考

本申請案主張2021年12月2日在韓國智慧財產局(Korean Intellectual Property Office)申請的韓國專利申請案第10-2021-0170881號的優先權，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。

在習知二維或平面半導體元件的情況下，由於整合度主要由單位記憶胞所佔據的面積判定，且因此受精細圖案形成技術的水準影響。然而，由於為了使圖案小型化可能需要超昂貴設備，因此二維半導體元件的整合程度增加，但仍有限。因此，已提出包含三維配置的記憶胞的三維半導體記憶體元件。

本揭露的態樣提供一種具有改良的電特性及可靠性的半導體記憶體裝置。

根據本發明概念的一些實施例，半導體記憶體裝置包含：多個模製絕緣層，位於基底上且在垂直於基底的上部側的第一方向上彼此間隔開；多個半導體圖案，位於在第一方向上彼此鄰近的多個模製絕緣層的各別者之間且在平行於基底的上部側的第二方向上延伸；多個閘極電極，在不同於第一方向及第二方向的第三方向上延伸，位於多個半導體圖案的各別者上；資訊儲存元件，包含電連接至多個半導體圖案中的各者的第一電極、第一電極上的第二電極以及第一電極與第二電極之間的電容器介電膜；位元線，在第一方向上延伸且連接至半導體圖案，位於基底上；絕緣緩衝膜，位於第一電極與第二電極之間。絕緣緩衝膜位於多個模製絕緣層中的各別一者的側壁上。

根據本發明概念的一些實施例，半導體記憶體裝置包含：多個模製絕緣層，位於基底上且在垂直於基底的上部側的第一方向上彼此間隔開；位元線，位於基底上，在第一方向上延伸；半導體圖案，位於在第一方向上彼此鄰近的模製絕緣層中的模製絕緣層之間，接觸位元線且在平行於基底的上部側的第二方向上延伸；閘極電極，在不同於第二方向的第三方向上延伸且位於半導體圖案的第一方向上的兩個側表面上；以及資訊儲存元件，位於閘極電極及半導體圖案上且具有U形狀的第一電極、第一電極上的第二電極以及第一電極與第二電極之間的電容器介電膜。第二電極位於第一電極的內壁上且不在第一電極在第三方向上的外壁上。

根據本發明概念的一些實施例，半導體記憶體裝置包含：多個模製絕緣層，位於基底上且在垂直於基底的上部側的第一方向上彼此間隔開；多個半導體圖案，位於在第一方向上彼此鄰近的多個模製絕緣層中的模製絕緣層之間且在平行於基底的上部側的第二方向上延伸；多個閘極電極，在不同於第一方向及第二方向的第三方向上延伸且包含多個半導體圖案中的各別一者的第一方向上的第一側上的第一閘極電極及位於與第一方向上的多個半導體圖案中的各別一者的第一側相對的第二側上的第二閘極電極；資訊儲存元件，包含電連接至多個半導體圖案中的各者的第一電極、第一電極上的第二電極以及第一電極與第二電極之間的電容器介電膜；位元線，位於基底上，在第一方向上延伸且接觸多個半導體圖案中的各者；以及絕緣緩衝膜，位於第一電極與第二電極之間，多個模製絕緣層中的各別一者上。第一電極具有圓柱形狀，且第二電極位於第一電極的圓柱形狀內部。

然而，本揭露的態樣不受本文中所闡述的態樣限制。藉由參考下文給出的本揭露的詳細描述，本揭露內容的上述及其他態樣對於本揭露內容涉及的所屬領域中具通常知識者而言將變得更顯而易見。

10:胞陣列

A-A'、B-B':線

BC:內埋式觸點

BL:位元線

BLS:位元線跨接線

CH:通道區

DC:直接觸點

DL:電容器介電膜

DS:資訊儲存元件

D1:第一方向

D2:第二方向

D3:第三方向

EL1:第一電極

EL2:第二電極

EL1__IW:內壁

EL1_OW1、EL1_OW2、EL1_OW3、EL1_OW4:外壁

GB1:第一閘極主體層

GB2:第二閘極主體層

GE:閘極電極

GE1:第一閘極電極

GE2:第二閘極電極

GI:閘極絕緣膜

IB1、IB2:絕緣緩衝膜

IB11、IB21:第一絕緣緩衝膜

IB12、IB22:第二絕緣緩衝膜

ILD:模製絕緣層

IP:分離圖案

ISS:分離絕緣結構

L1:第一層

L2:第二層

L3:第三層

MC:記憶胞

pEL1:前第一電極

PER:周邊電路區

PLATE:上部電極

pILD:預模製絕緣層

RS1:第一凹槽

RS2:第二凹槽

RS3:第三凹槽

SC:犧牲層

SCA:子胞陣列

SD1:第一雜質區

SD2:第二雜質區

SP:半導體圖案

SPC1:第一間隔件圖案

SPC2:第二間隔件圖案

SPL:間隔件襯裡

SS:堆疊結構

SUB:基底

TR:胞電晶體

WF1:第一功函數調節層

WF2:第二功函數調節層

WL:字元線

本揭露的上述及其他態樣以及特徵將藉由參考附圖詳細描述其實例實施例而變得更顯而易見，其中：圖1為繪示根據一些實施例的半導體記憶體裝置的胞陣列的實例電路圖。

圖2及圖3為根據一些實施例的半導體記憶體裝置的透視圖。

圖4為沿圖2的A-A'截取的橫截面圖。

圖5為沿圖2的B-B'截取的橫截面圖。

圖6至圖10為用於解釋根據一些實施例的半導體記憶體裝置的橫截面圖。

圖11至圖14為根據一些實施例的半導體記憶體裝置的透視圖。

圖15至圖27為用於解釋用於製造根據一些實施例的半導體記憶體裝置的方法的中間步驟圖式。

圖28至圖29為用於解釋用於製造根據一些實施例的半導體記憶體裝置的方法的中間步驟圖式。

圖1為繪示根據一些實施例的半導體記憶體裝置的胞陣列的實例電路圖。

參考圖1，根據一些實施例的半導體記憶體裝置的胞陣列10可包含多個子胞陣列SCA。子胞陣列SCA可沿第二方向D2配置。

各子胞陣列SCA可包含沿第一方向D1及第三方向D3配置的多個記憶胞MC。各記憶胞MC可包含沿第一方向D1安置且彼此連接的胞電晶體TR及資訊儲存元件DS。

位元線BL可為在垂直於基底的方向(亦即，第三方向D3)上延伸的導電圖案(例如，金屬導電線)。一個子胞陣列SCA中的位元線BL可配置在第一方向D1上。彼此鄰近的位元線BL可在第一方向D1上彼此間隔開。

在一些實施例中，多個位元線BL中的一些可藉由沿第一水平方向(方向D1)延伸的位元線跨接線(BLS)彼此連接。舉例而言，位元線跨接線(BLS)可將多個位元線BL當中沿第一方向D1配置的位元線BL彼此連接。

字元線WL可為在第三方向D3上堆疊於基底上的導電圖案(例如，金屬導電線)。各字元線WL可在第二方向D2上延伸。彼此鄰近的字元線WL可在第三方向D3上彼此間隔開。

資訊儲存元件DS可通常連接至在第二方向D2及第三方向D3上延伸的上部電極PLATE。在一些實施例中，可整合沿第二方向D2配置的上部電極PLATE。

沿第一方向D1配置的資訊儲存元件DS及記憶胞電晶體TR可基於在安置上部電極PLATE的第二方向D2及第三方向D3上延伸的平面對稱地安置。

記憶胞電晶體TR的閘極可連接至字元線WL，且記憶胞電晶體TR的第一源極/汲極可經由直接觸點DC連接至位元線BL。記憶胞電晶體TR的第一源極/汲極可經由內埋式觸點BC連接至資訊儲存元件DS。舉例而言，資訊儲存元件DS可為電容器。記憶胞電晶體TR的第二源極/汲極可連接至電容器的下部電極。

圖2及圖3為根據一些實施例的半導體記憶體裝置的透視圖。圖3為僅繪示圖2中的第一層L1及閘極電極GE的圖式。

參考圖1至圖3，使用圖1描述的多個子胞陣列SCA中的一者可安置於基底SUB上。

基底SUB可為塊材矽或絕緣體上矽(silicon-on-insulator；SOI)。相比之下，基底SUB可為矽基底或可包含但不限於其他材料，例如矽鍺、絕緣體上矽鍺(silicon germanium on insulator；SGOI)、銻化銦、鉛碲化合物、砷化銦、磷酸銦、砷化鎵或銻化鎵。在以下描述中，基底SUB將描述為包含矽的基底。

包含第一層L1、第二層L2以及第三層L3的堆疊結構SS可安置於基底SUB上。堆疊結構SS的第一層L1、第二層L2以及第三層L3可在垂直於基底SUB的上部側的方向(亦即，第三方向D3)上彼此間隔開地堆疊。在一些實施例中，堆疊結構SS的第一層L1、第二層L2以及第三層L3可在垂直於基底SUB的上部側的方向(亦即，第三方向D3)上彼此分開地堆疊。

第一層L1、第二層L2以及第三層L3中的各者可包含多個半導體圖案SP、多個資訊儲存元件DS以及閘極電極GE。

半導體圖案SP可具有在第一方向D1上延伸的線形狀或桿形狀。半導體圖案SP可包含半導體材料，諸如矽、鍺或矽鍺。作為實例，半導體圖案SP可包含多晶矽、多晶矽鍺、單晶矽或單晶矽鍺中的至少一者。

各半導體圖案SP可包含通道區CH、第一雜質區SD1以及第二雜質區SD2。通道區CH可插入於第一雜質區SD1與第二雜質區SD2之間。通道區CH可對應於參考圖1所描述的記憶胞電晶體TR的通道。第一雜質區SD1及第二雜質區SD2可對應於參考圖1所描述的記憶胞電晶體TR的第一源極/汲極及第二源極/汲極中的各者。

第一雜質區SD1及第二雜質區SD2可為半導體圖案SP中摻雜有雜質的區。因此，第一雜質區SD1及第二雜質區SD2可具有n型或p型導電性類型。第一雜質區SD1可鄰近於半導體圖案SP的第一端形成，且第二雜質區SD2可鄰近於半導體圖案SP的第二端形成。第二端可在第一方向D1上與第一端相對。

第一雜質區SD1可鄰近於位元線BL形成。第一雜質區 SD1可物理地及/或電連接至位元線BL。第二雜質區SD2可鄰近於資訊儲存元件DS形成。第二雜質區SD2可物理地及/或電連接至資訊儲存元件DS。

資訊儲存元件DS可為可儲存資料的記憶體元件。各資訊儲存元件DS可為使用電容器的記憶體元件、使用磁性穿隧接面圖案的記憶體元件或使用包含相變材料的可變電阻器的記憶體元件。

閘極電極GE可具有在第二方向D2上延伸的線形狀或桿形狀。閘極電極GE可沿第三方向D3彼此間隔開地堆疊。各閘極電極GE可在第二方向D2上跨單層中的半導體圖案SP延伸。閘極電極GE可為參考圖1所描述的字元線WL。

在一些實施例中，閘極電極GE可包含在半導體圖案SP在第三方向D3上安置於上側上的第一閘極電極GE1及在半導體圖案SP在第三方向D3上安置於下部側上的第二閘極電極GE2。記憶胞電晶體TR可為雙閘極電晶體，其中閘極電極GE設置於通道區CH的兩側上。

在一些實施例中，閘極電極GE可在包含第一方向D1及第二方向D2的橫截面中具有T形狀。閘極電極GE可包含其中在第二方向D2上的寬度朝向資訊儲存元件DS增加的一部分。部分在第二方向D2上的外壁可例如朝向閘極電極GE凸出。

閘極電極GE可包含導電材料。作為實例，閘極電極GE可包含但不限於以下中的至少一者：摻雜半導體材料(摻雜矽、摻雜矽鍺、摻雜鍺等)、導電金屬氮化物(氮化鈦、氮化鉭等)、金屬(鎢、鈦、鉭等)或金屬半導體化合物(矽化鎢、矽化鈷、矽化鈦等)。

在豎直方向(亦即，第三方向D3)上延伸的多個位元線BL可設置於基底SUB上。各位元線BL可具有在第三方向D3上延伸的線形狀或柱形狀。位元線BL可沿第二方向D2配置。各位元線BL可電連接至豎直堆疊的半導體圖案SP的第一雜質區SD1。

位元線BL可包含導電材料，且可包含(例如但不限於)以下中的至少一者：摻雜半導體材料，諸如摻雜雜質矽及/或摻雜雜質鍺；導電金屬氮化物，諸如氮化鈦及/或氮化鉭；金屬，諸如鎢、鈦及/或鉭及/或金屬半導體化合物，諸如矽化鎢、矽化鈷及/或矽化鈦。位元線BL可為參考圖1所描述的位元線BL。

在一些實施例中，位元線BL可包含與第一雜質區SD1接觸的障壁膜及覆蓋或重疊障壁膜的填充層。障壁膜可包含例如金屬、導電金屬氮化物、導電金屬矽化物或其組合。填充膜可包含例如摻雜矽、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其組合。

在第一層L1、第二層L2以及第三層L3當中，將詳細代表性地描述第一層L1。第一層L1的半導體圖案SP可配置在第一方向D1上。第一層L1的半導體圖案SP可位於彼此相同的層級處。第一層L1的閘極電極GE可跨第一層L1的半導體圖案SP在第一方向D1上延伸。舉例而言，第一層L1的閘極電極GE可設置於半導體圖案SP在第三方向D3上的上部側及下部側上。

閘極絕緣膜GI可插入於閘極電極GE與通道區CH之間。閘極絕緣膜GI可包含高介電常數絕緣膜、氧化矽膜、氮化矽膜及 /或氮氧化矽膜中的至少一者。作為實例，高介電常數絕緣膜可包含氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭及/或鈮酸鉛鋅中的至少一者。

各位元線BL連接至第一層L1的半導體圖案SP的第一端。作為實例，位元線BL可直接連接至第一雜質區SD1。作為另一實例，位元線BL可經由金屬矽化物電連接至第一雜質區SD1。第二層L2及第三層L3的特定描述可與上文所描述的第一層L1的特定描述實質上相同。

堆疊結構SS中的空空間可部分地或完全地填充有模製絕緣層ILD。模製絕緣層ILD可包含絕緣材料。模製絕緣層ILD可包含例如氧化矽膜、氮化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜及/或含碳氮氧化矽膜中的至少一者。作為實例，模製絕緣層ILD可包含氧化矽膜。

用於運行子胞陣列SCA的周邊電路可形成於基底SUB上。電連接至子胞陣列SCA的佈線層可安置於堆疊結構SS上。周邊電路及子胞陣列SCA可使用佈線層來連接。

作為實例，第一方向D1、第二方向D2以及第三方向D3可彼此垂直，但不限於此。此外，第一方向D1及第二方向D2可平行於基底SUB的上部側，且第三方向D3可垂直於基底SUB的上部側。

圖4為沿圖2的線A-A'截取的橫截面圖。圖5為沿圖2的線B-B'截取的橫截面圖。出於方便解釋起見，將主要描述與使用圖1至圖3描述的點不同的點。

參考圖4及圖5，根據一些實施例的半導體記憶體裝置可包含基底SUB、位元線BL、閘極電極GE、半導體圖案SP以及資訊儲存元件DS。

多個模製絕緣層ILD可安置於基底SUB上。各別模製絕緣層ILD可在第三方向D3上彼此間隔開安置。儘管繪示三個模製絕緣層ILD，但此僅為了便於解釋，且實施例不限於此。

舉例而言，位於最下部分處的模製絕緣層ILD與基底SUB間隔開，且半導體圖案SP及閘極電極GE可安置於模製絕緣層ILD與基底SUB之間。作為另一實例，位於最下部分處的模製絕緣層ILD可與基底SUB接觸。此外，沿基底SUB的上部側安置的蝕刻終止膜可進一步安置於最下部分處安置的閘極電極GE與基底SUB之間。

多個半導體圖案SP可安置於在第三方向D3上彼此鄰近的模製絕緣層ILD之間。各別半導體圖案SP可在第三方向D3上彼此間隔開安置。亦即，多個半導體圖案SP可安置於基底SUB上以在第三方向D3上彼此間隔開。模製絕緣層ILD可安置於在第三方向D3上彼此鄰近的半導體圖案SP之間。儘管模製絕緣層ILD可不安置於位於最下部分處的半導體圖案SP與基底SUB之間，但此僅出於解釋方便的目的，且實施例不限於此。各半導體圖案SP可在第二方向D2上延伸。

各閘極電極GE可包含在第三方向D3上間隔開的第一閘極電極GE1及第二閘極電極GE2。第一閘極電極GE1及第二閘極電極GE2可各自在第一方向D1上延伸。各半導體圖案SP可安置於第一閘極電極GE1與第二閘極電極GE2之間。

閘極絕緣膜GI可安置於第一閘極電極GE1與半導體圖案SP之間及第一閘極電極GE1與模製絕緣層ILD之間。閘極絕緣膜GI可安置於第二閘極電極GE2與半導體圖案SP之間及第二閘極電極GE2與模製絕緣層ILD之間。

位元線BL可在第三方向D3上在基底SUB上延伸。位元線BL可連接至在第三方向D3上間隔開的多個半導體圖案SP。位元線BL可電連接至半導體圖案SP。

分離絕緣結構ISS可安置於基底SUB上。分離絕緣結構ISS可空間上分離在第一方向D1上彼此鄰近的位元線BL。分離絕緣結構ISS可包含例如絕緣材料。

第一間隔件圖案SPC1可安置於半導體圖案SP與模製絕緣層ILD之間。第一間隔件圖案SPC1可安置於半導體圖案SP在第三方向D3上的上部側及下部側中的各者上。

第一間隔件圖案SPC1可在空間上分離閘極電極GE與位元線BL。閘極絕緣膜GI可插入於第一間隔件圖案SPC1與半導體圖案SP之間及第一間隔件圖案SPC1與模製絕緣層ILD之間。在一些實施例中，不同於所示實例，閘極絕緣膜GI可不插入於第一間隔件圖案SPC1與半導體圖案SP之間及第一間隔件圖案SPC1與模製絕緣層ILD之間。

第二間隔件圖案SPC2可安置於半導體圖案SP與模製絕緣層ILD之間。第二間隔件圖案SPC2可安置於半導體圖案SP在第三方向D3上的上部側及下部側中的各者上。

第二間隔件圖案SPC2可安置於閘極電極GE與資訊儲存元件DS之間。閘極絕緣膜GI可插入於第二間隔件圖案SPC2與閘極電極GE之間。閘極絕緣膜GI可不插入於第二間隔件圖案SPC2與半導體圖案SP之間及第二間隔件圖案SPC2與模製絕緣層ILD之間。

間隔件襯裡SPL可插入於第二間隔件圖案SPC2與半導體圖案SP之間及第二間隔件圖案SPC2與模製絕緣層ILD之間。第二間隔件圖案SPC2及間隔件襯裡SPL可填充於模製絕緣層ILD與半導體圖案SP之間。第二間隔件圖案SPC2可填充於間隔件襯裡SPL之間。

第一間隔件圖案SPC1及第二間隔件圖案SPC2可各自包含例如氧化矽膜、氮化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜及/或含碳氮氧化矽膜中的至少一者。間隔件襯裡SPL可包含氮化矽。

各資訊儲存元件DS可安置於在第三方向D3上彼此鄰近的閘極電極GE及半導體圖案SP的側壁(例如，在第一方向D1上的側壁)上。各資訊儲存元件DS可連接至各半導體圖案SP。各資訊儲存元件DS可包含電容器介電膜DL、第一電極EL1以及第二電極EL2。

堆疊結構SS的資訊儲存元件DS可共用一個電容器介電膜DL及一個第二電極EL2。多個第一電極EL1設置於堆疊結構SS中，且一個電容器介電膜DL可覆蓋第一電極EL1的表面。第二電極EL2可設置於一個電容器介電膜DL上。各資訊儲存元件DS可由各別第一電極EL1界定。

第一電極EL1可具有帶空內部的圓柱形狀，其中面向半導體圖案SP的第一部分密閉，且與第一部分相對的第二部分打開。換言之，第一電極EL1可具有在第一方向D1上旋轉達90度的U形。第一電極EL1可電連接至半導體圖案SP。第一電極EL1可與例如半導體圖案SP直接接觸。

第一電極EL1可包含內壁EL1_IW及外壁EL1_OW1至外壁EL1_OW4。內壁EL1_IW可包含在第二方向D2上彼此相對的兩個側壁，及在第三方向D3上彼此相對的兩個側壁。外壁EL1_OW1至外壁EL1_OW4可包含在第二方向D2上彼此相對的側壁EL1_OW1及側壁EL1_OW2兩者以及在第三方向D3上彼此相對的側壁EL1_OW3及側壁EL1_OW4兩者。

在一些實施例中，第一電極EL1可藉由絕緣緩衝膜IB1分離。絕緣緩衝膜IB1可安置於半導體圖案SP的側壁(例如，第一方向D1上的側壁)上。絕緣緩衝膜IB1可安置於在第三方向D3上彼此鄰近的第一電極EL1之間。絕緣緩衝膜IB1可填充於在第三方向D3上彼此鄰近的第一電極EL1之間。亦即，絕緣緩衝膜IB1可安置於在第一電極EL1在第三方向D3上彼此相對的側壁EL1_OW3及EL1_OW4兩者上。舉例而言，當位於最下部分處的模製絕緣層ILD與基底SUB接觸時，絕緣緩衝膜IB1安置於位於最下部分處的模製絕緣層ILD的側壁上，且可與基底SUB接觸。

在一些實施例中，絕緣緩衝膜IB1可包含絕緣材料。絕緣緩衝膜IB1可包含與電容器介電膜DL的材料不同的材料。絕緣緩衝膜IB1的介電常數可小於電容器介電膜DL的介電常數。絕緣材料可包含例如氧化矽膜、氮化矽膜及/或氮氧化矽膜中的至少一者。

在一些實施例中，絕緣緩衝膜IB1可為單膜或多膜的。舉例而言，絕緣緩衝膜IB1可包含第一絕緣緩衝膜IB11及第二絕緣緩衝膜IB12。在第三方向D3上彼此鄰近的絕緣緩衝膜IB1可基於彼此鄰近的絕緣緩衝膜IB1之間的包含第一方向D1及第二方向D2的平面而為對稱的。舉例而言，第一絕緣緩衝膜IB11及第二絕緣緩衝膜IB12依序安置於第一層L1的第一電極EL1上，且第二絕緣緩衝膜IB12及第一絕緣緩衝膜IB11可依序安置於第二層L2的第一電極EL1上。

舉例而言，第一絕緣緩衝膜IB11及第二絕緣緩衝膜IB12可包含彼此不同的絕緣材料。此外，例如，第一絕緣緩衝膜IB11及第二絕緣緩衝膜IB12可包含相同材料。

電容器介電膜DL可安置於第一電極EL1及絕緣緩衝膜IB1上。電容器介電膜DL可沿多個第一電極EL1及絕緣緩衝膜IB1的輪廓延伸。

在一些實施例中，電容器介電膜DL可沿第一電極EL1的內壁EL1_IW延伸。電容器介電膜DL可沿第一電極EL1的外壁EL1_OW1至外壁EL1_OW4的一部分延伸。電容器介電膜DL不安置於在第三方向D3上分離的第一電極EL1之間。電容器介電膜DL沿面向半導體圖案SP的第一電極EL1的第一部分的側壁及在第二方向D2上彼此相對的側壁EL1_OW1及側壁EL1_OW2兩者延伸，但不沿在第三方向D3上彼此相對的側壁EL1_OW3及側壁EL1_OW4兩者延伸。

第二電極EL2可安置於電容器介電膜DL上。第二電極EL2可填充第一電極EL1的圓柱形內部中。

亦即，資訊儲存元件DS可具有六側圓柱堆疊(One Cylinder Stacked，OCS)形式。電容器介電膜DL可覆蓋第一電極EL1的四個內壁EL1_IW以及兩個外壁EL1_OW1及外壁EL1_OW2，且第二電極EL2可覆蓋第一電極EL1的四個內壁EL1_IW以及兩個外壁EL1_OW1及外壁EL1_OW2，其中電容器介電膜DL插入於第一電極與第二電極之間。

第一電極EL1及第二電極EL2可各自包含例如(但不限於)摻雜半導體材料、導電金屬氮化物(例如，氮化鈦、氮化鉭、氮化鈮或氮化鎢等)、金屬(例如，釕、銥、鈦、鈮、鎢、鈷、鉬或鉭等)及/或導電金屬氧化物(例如，氧化銥或氧化鈮等)及/或類似物。作為實例，電極EL1可包含導電金屬氮化物、金屬以及導電金屬氧化物。導電金屬氮化物、金屬以及導電金屬氧化物可包含於金屬導電膜中。

電容器介電膜DL可包含例如高介電常數材料(例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其組合)。在根據一些實施例的半導體記憶體裝置中，電容器介電膜DL可包含其中依序堆疊氧化鋯、氧化鋁以及氧化鋯的堆疊膜結構。在根據一些實施例的半導體記憶體裝置中，電容器介電膜DL可包含鉿(Hf)。

當電容器介電膜DL沿第一電極EL1的內壁EL1_IW以及外壁EL1_OW1至外壁EL1_OW4兩者延伸且資訊儲存元件DS具有八側OCS形式時，第二電極EL2安置於第一電極EL1在第三方向D3上的外壁EL1_OW3及外壁EL1_OW4上。資訊儲存元件DS的高度歸因於安置於第一電極EL1在第三方向D3上的外壁EL1_OW3及外壁EL1_OW4上的第二電極EL2而增加。此外，由於第一電極EL1在第三方向D3上的外壁EL1_OW3與外壁EL1_OW4之間的空間窄，因此形成第二電極EL2的製程的困難增加。

另一方面，在根據一些實施例的半導體記憶體裝置中，第二電極EL2不形成於第一電極EL1在第三方向D3上的外壁EL1_OW3及外壁EL1_OW4上。因此，資訊儲存元件DS的高度可減小，且製程的困難可降低。此外，由於介電常數低於電容器介電膜DL的介電常數的絕緣緩衝膜IB1形成於在第三方向D3上彼此鄰近的第一電極EL1之間，因此可改良半導體記憶體裝置的可靠性。

圖6至圖10為用於解釋根據一些實施例的半導體記憶體裝置的橫截面圖。圖6以及圖8至圖10為沿圖2的A-A'截取的橫截面圖，且圖8為沿圖2的B-B'截取的橫截面圖。出於方便解釋起見，將主要描述與使用圖1至圖5描述的點不同的點。

參考圖6及圖7，在根據一些實施例的半導體記憶體裝置中，第一電極EL1可藉由絕緣緩衝膜IB2分離。

絕緣緩衝膜IB2可包含與電容器介電膜DL相同的材料。絕緣緩衝膜IB2可藉由形成電容器介電膜DL的製程形成。

絕緣緩衝膜IB2可為單膜或多膜。舉例而言，絕緣緩衝膜IB2可包含包含與電容器介電膜DL相同材料的第一絕緣緩衝膜IB21及第二絕緣緩衝膜IB22。第一絕緣緩衝膜IB21與第二絕緣緩衝膜IB22之間的邊界可例如在一部分中可見，但可在另一部分中不可見。圖6及圖7中所示的第一絕緣緩衝膜IB21與第二絕緣緩衝膜IB22之間的邊界僅為實例，且本揭露不限於此。

參考圖8，根據一些實施例的半導體記憶體裝置可更包含分離圖案IP。分離圖案IP可安置於至少一個第一電極EL1上。在基底SUB的上部側上，分離圖案IP在第一方向D1上的寬度可隨著分離圖案離開基底SUB的上部側而減小。此外，分離圖案IP可不安置於第三層L3的安置於最上部分處的第一電極EL1上。

分離圖案IP可安置於在第三方向D3上彼此鄰近的絕緣緩衝膜IB1之間。分離圖案IP可安置於第一電極EL1的第一部分的朝向半導體圖案SP閉合的側壁上。分離圖案IP可安置於在單層L1至單層L3的第一電極EL1在第三方向D3上彼此相對的側壁上。為了參考，圖8繪示圖4的絕緣緩衝膜IB1，但不限於此。當然，圖8的絕緣緩衝膜IB1可具有圖6的絕緣緩衝膜IB2。

分離圖案IP可包含例如氧化矽。

電容器介電膜DL可沿分離圖案IP、第一電極EL1以及絕緣緩衝膜IB2延伸。電容器介電膜DL可插入於分離圖案IP與第二電極EL2之間。

參考圖9及圖10，在根據一些實施例的半導體記憶體裝置中，第一閘極電極GE1可包含第一閘極主體層GB1及第一功函數調節層WF1。第二閘極電極GE2可包含第二閘極主體層GB2及第二功函數調節層WF2。

參考圖9，第一閘極主體層GB1及第二閘極主體層GB2可安置於靠近位元線BL的部分中，且第一功函數調節層WF1及第二功函數調節層WF2可安置於藉由其間的第一間隔件圖案 SPC1而與位元線BL分離的一部分中。

參考圖10，第一功函數調節層WF1及第二功函數調節層WF2可包覆第一閘極主體層GB1及第二閘極主體層GB2的一個端部分。

舉例而言，第一功函數調節層WF1及第二功函數調節層WF2可由摻雜雜質的多晶矽製成。舉例而言，第一閘極主體層GB1及第二閘極主體層GB2可包含Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其組合。

圖11至圖14為根據一些實施例的半導體記憶體裝置的透視圖。圖12為僅繪示圖11中的第一層L1及閘極電極GE的圖式。出於方便解釋起見，將主要描述與參考圖1至圖3描述的點不同的點。

參考圖11及圖12，在根據一些實施例的半導體記憶體裝置中，閘極電極GE可包圍半導體圖案SP的通道區CH。閘極電極GE可設置於通道區CH在第三方向D3上的上部側及下部側上，且設置於第二方向D2上的兩個側壁上。半導體圖案SP可穿透閘極電極GE。記憶胞電晶體(圖1的TR)可為閘極全周電晶體，其中閘極電極GE包圍通道區CH。

換言之，閘極電極GE可包含圖2及圖3的第一閘極電極GE1及第二閘極電極GE2以及連接第一閘極電極GE1及第二閘極電極GE2的連接閘極電極。連接閘極電極可安置於相同層級下在第二方向D2上彼此間隔開的半導體圖案SP之間。

參考圖13及圖14，在根據一些實施例的半導體記憶體裝置中，周邊電路區PER及子胞陣列SCA可堆疊於豎直方向(第三方向D3)上。為了參考，圖13及圖14各自使用圖2繪示，但不限於此。不言而喻的是，圖13及圖14的子胞陣列SCA結構可具有圖11中所描述的結構。

參考圖13，周邊電路區PER可安置於基底SUB與多個子胞陣列SCA之間。

周邊電路區PER可包含形成於基底SUB上的周邊電路電晶體。周邊電路區PER可包含用於運行根據一些實施例的三維半導體記憶體裝置的電路。

參考圖1所描述的子胞陣列SCA可安置於周邊電路區PER上。具體而言，包含第一層L1、第二層L2以及第三層L3的堆疊結構SS可安置於周邊電路區PER上。

電連接至子胞陣列SCA的佈線層可經由例如通觸點而電連接至周邊電路區PER。

參考圖14，子胞陣列SCA可安置於基底SUB上。周邊電路區PER可置放於子胞陣列SCA上。

如上文所提及，周邊電路區PER可包含用於運行子胞陣列SCA的電路。

作為實例，周邊電路區PER可經由例如通觸點而電連接至子胞陣列SCA。

作為另一實例，周邊電路區PER可包含電連接至用於運行子胞陣列SCA的電路的周邊電路佈線層。電連接至子胞陣列SCA的佈線層可安置成面向周邊電路區PER的周邊電路佈線層。電連接至子胞陣列SCA的佈線層可使用晶圓接合方法電連接至周邊電路區PER的周邊電路佈線層。

圖15至圖27為用於解釋用於製造根據一些實施例的半導體記憶體裝置的方法的中間步驟圖式。為了參考，圖15、圖17、圖19、圖21、圖22、圖24以及圖26為沿圖2的A-A'截取的橫截面圖，且圖16、圖18、圖20、圖23、圖25以及圖27為沿圖2的B-B'截取的橫截面圖。

參考圖15及圖16，分離絕緣結構ISS、位元線BL、半導體圖案SP、閘極電極GE、閘極絕緣膜GI、第一間隔件圖案SPC1及第二間隔件圖案SPC2、間隔件襯裡SPL以及預模製絕緣層pILD可設置於基底SUB上。預模製絕緣層pILD可在第一方向D1上自半導體圖案SP、間隔件襯裡SPL以及第二間隔件圖案SPC2突出。第一凹槽RS1可由預模製絕緣層pILD、半導體圖案SP、間隔件襯裡SPL以及第二間隔件圖案SPC2界定。

參考圖17及圖18，可沿第一凹槽RS1形成前第一電極pEL1。前第一電極pEL1可沿安置於第三方向D3上的最上部分處的預模製絕緣層pILD的上部側及基底SUB的上部側形成。

參考圖19及圖20，填充第一凹槽RS1的至少一部分的犧牲層SC可形成於前第一電極pEL1上。舉例而言，預模製絕緣層pILD可在第一方向D1上自犧牲層SC突出。

舉例而言，犧牲層SC可包含氧化矽。

參考圖21，可移除曝露的前第一電極pEL1。可移除安置於在第一方向D1上自犧牲層SC突出的預模製絕緣層pILD上的前第一電極pEL1、由基底SUB的上部側上的犧牲層SC曝露的前第一電極pEL1以及安置於最上部分上的預模製絕緣層pILD上的前第一電極pEL1。因此，可形成第一電極EL1。可曝露在第一方向D1上自犧牲層SC突出的預模製絕緣層pILD的一端。

參考圖22及圖23，可移除犧牲層SC的至少一部分以形成第二凹槽RS2。舉例而言，可完全地移除犧牲層SC，且因此，第二凹槽RS2可在第一電極EL1的第一方向D1上曝露側壁。作為另一實例，在犧牲層SC更接近基底SUB時，可不易於移除犧牲層SC。因此，可保留犧牲層SC的一部分。舉例而言，當犧牲層SC更接近基底SUB時，犧牲層SC在第一方向D1上的厚度可增加。剩餘犧牲層SC可為圖8的分離圖案IP。

可移除預模製絕緣層pILD的一部分以形成第三凹槽RS3。因此，可形成模製絕緣層ILD。可藉由第三凹槽RS3曝露第一電極EL1的外側。可曝露第一電極EL1在第一方向D1上的側壁、第一電極EL1在第三方向D3上的外壁以及第一電極EL1在第二方向D2上的外壁。

參考圖24，絕緣緩衝膜IB1可形成於第三凹槽RS3中。絕緣緩衝膜IB1可部分地或完全地填充於在第三方向D3上彼此鄰近的第一電極EL1之間。因此，第一電極EL1可藉由絕緣緩衝膜IB1分離。

絕緣緩衝膜IB1可包含第一絕緣緩衝膜IB11及第二絕緣緩衝膜IB12。舉例而言，第一預絕緣緩衝膜可沿第一電極EL1的外壁形成，且第二預絕緣緩衝膜可沿第一絕緣緩衝膜IB11形成。隨後，可將除安置於在第三方向D3上彼此鄰近的第一電極EL1之間的第一預絕緣緩衝膜及第二預絕緣緩衝膜以外的剩餘的第一預絕緣緩衝膜及第二預絕緣緩衝膜移除。因此，可形成絕緣緩衝膜IB1。

可藉由等向性蝕刻來移除第一預絕緣緩衝膜及第二預絕緣緩衝膜。因此，絕緣緩衝膜IB1在第一方向D1及第二方向D2上的側壁可具有朝向絕緣緩衝膜IB1的凸面形狀。

參考圖26及圖27，可形成電容器介電膜DL。電容器介電膜DL可沿第一電極EL1及絕緣緩衝膜IB1延伸。

接著，參考圖4及圖5，可形成覆蓋或重疊電容器介電膜DL的第二電極EL2。因此，可形成資訊儲存元件DS。

圖28至圖29為用於解釋用於製造根據一些實施例的半導體記憶體裝置的方法的中間步驟圖式。圖28為沿圖2的A-A'截取的橫截面圖，圖29為沿圖2的B-B'截取的橫截面圖，且圖28及圖29為圖22及圖23之後的圖式。

參考圖28及圖29，可沿第二凹槽RS2及第三凹槽RS3形成電容器介電膜DL。第一電極EL1的內壁及外壁及第三凹槽RS3可沿模製絕緣層ILD的側壁形成電容器介電膜DL。

此時，第三凹槽RS3在第三方向D3上的寬度可小於例如電容器介電膜DL在第三方向D3上的厚度的兩倍。因此，電容器介電膜DL可部分地或完全地填充第三凹槽RS3。亦即，填充第三凹槽RS3的電容器介電膜DL可為絕緣緩衝膜IB2。第一絕緣緩衝膜IB21與第二絕緣緩衝膜IB22之間可存在一些邊界線。舉例而言，鄰近於模製絕緣層ILD的第一絕緣緩衝膜IB21與第二絕緣緩衝膜IB22之間可能不存在邊界線。

接著，參考圖6及圖7，可形成覆蓋或重疊電容器介電膜 DL的第二電極EL2及絕緣緩衝膜IB2。因此，可形成資訊儲存元件DS。

綜上所述，所屬領域中具有通常知識者將瞭解，在實質上不脫離本揭露的原理的情況下，可對較佳實施例進行許多變化及修改。因此，所揭露的本揭露的較佳實施例用於一般及描述性意義，且並非出於限制性目的。

B-B':線