CN115223949A - 半导体器件制造方法 - Google Patents

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Abstract

提供了一种用于制造半导体器件的方法。用于制造半导体器件的方法包括：提供包括缓冲层和基体基板的第一基板；在所述缓冲层上形成包括多个单元层叠件的堆叠模制结构，每个所述单元层叠件包括在垂直方向上顺序地堆叠的第一牺牲层、第一硅层、第二牺牲层和第二硅层；以及通过替换工艺将所述堆叠模制结构替换为堆叠存储结构，其中，所述堆叠存储结构包括替换了所述第一牺牲层和所述第二牺牲层的金属图案以及替换了所述第二硅层的绝缘图案，所述缓冲层包括硅锗，并且所述缓冲层的锗浓度根据所述第一牺牲层的锗浓度和所述第二牺牲层的锗浓度而改变。

Description

半导体器件制造方法
技术领域
本公开涉及用于制造半导体器件的方法，并且更具体地，涉及用于制造具有改善的电特性的三维半导体器件的方法。
背景技术
为了满足消费者所需要的优异性能和低廉价格，可能需要提高半导体元件的集成度。在半导体元件的情况下，因为集成度是决定产品价格的重要因素，所以特别需要提高集成度。
在传统的二维或平面半导体元件的情况下，集成度主要取决于单位存储单元所占的面积，因此极大地受到精细图案形成技术水平的影响。然而，由于图案的小型化需要超昂贵的设备，所以二维半导体元件的集成度提高了，但仍受到限制。因此，已经提出配备有三维排列的存储单元的三维半导体存储元件。
发明内容
本公开的各方面提供了用于制造改善了集成度并且改善了电特性的三维半导体器件的方法。
根据本发明构思的一些方面，提供了用于制造半导体器件的方法，所述方法包括：提供包括缓冲层和基体基板的第一基板；在所述缓冲层上形成包括多个单元层叠件的堆叠模制结构，每个所述单元层叠件包括在垂直方向上顺序地堆叠的第一牺牲层、第一硅层、第二牺牲层和第二硅层；以及将所述堆叠模制结构替换为堆叠存储结构，其中，所述堆叠存储结构包括替换了所述第一牺牲层和所述第二牺牲层的金属图案以及替换了所述第二硅层的绝缘图案，所述缓冲层包括硅锗，并且所述缓冲层的锗分数(即，浓度)根据所述第一牺牲层的锗浓度和所述第二牺牲层的锗浓度而改变。
根据本发明构思的一些方面，提供了用于制造半导体器件的方法，所述方法包括：提供包括缓冲层和基体基板的第一基板；在所述缓冲层上形成包括多个单元层叠件的堆叠模制结构，每个所述单元层叠件包括在垂直方向上顺序地堆叠的第一牺牲层、第一硅层、第二牺牲层和第二硅层；通过替换工艺将所述堆叠模制结构替换为堆叠存储结构；在第二基板上形成外围元件结构；以及将所述第一基板和所述第二基板接合，使得所述外围元件结构和所述堆叠存储结构彼此面对，其中，所述缓冲层包括硅锗，并且所述缓冲层的锗浓度根据所述第一牺牲层的锗浓度和所述第二牺牲层的锗浓度而改变。
根据本发明构思的一些方面，提供了用于制造半导体器件的方法，所述方法包括：提供包括缓冲层和基体基板的第一基板；以及在所述缓冲层上形成包括多个单元层叠件的堆叠模制结构，其中，每个所述单元层叠件包括在垂直方向上顺序地堆叠的第一牺牲层、第一硅层、第二牺牲层和第二硅层，所述缓冲层、所述第一牺牲层和所述第二牺牲层均包括硅锗；通过确定所述堆叠模制结构的所述多个单元层叠件的数目来确定所述缓冲层的锗浓度，并且使用临界厚度曲线根据与所述多个单元层叠件的数目对应的所述多个单元层叠件的厚度来提取所述缓冲层的所述锗浓度；以及使用所述缓冲层的所述锗浓度来确定所述第一牺牲层的锗浓度和所述第二牺牲层的锗浓度。
然而，本公开的各方面不限于本文阐述的方面。通过参考下面给出的本公开的详细描述，本公开的以上和其他方面对于本公开所属领域的普通技术人员将变得更加清楚。
附图说明
通过参照附图详细描述本公开的示例性实施例，本公开的以上以及其他方面和特征将变得更加清楚，在附图中：
图1是示出了根据一些实施例的半导体器件的单元阵列的示意性电路图。
图2至图4是用于说明根据一些实施例的半导体器件的透视图。
图5至图11分别是用于说明根据一些实施例的用于制造半导体器件的方法的图。
图12是用于说明根据一些实施例的半导体器件的图。
图13是图12的部分Q的放大图。
图14是用于说明根据一些实施例的半导体器件的图。
图15是在根据一些实施例的用于制造半导体器件的方法中参考的临界厚度曲线图。
图16是用于说明根据图15的临界厚度为最大时的点的表。
图17是用于说明根据一些实施例的用于制造半导体器件的方法的流程图。
具体实施方式
在下文中，将参照附图详细描述本公开的实施例。相同的附图标记用于附图中的相同组件，并且将不提供对其的重复说明。
图1是示出了根据一些实施例的半导体器件的单元阵列的示意性电路图。图2至图4是用于说明根据一些实施例的半导体器件的透视图。
参照图1，根据一些实施例的半导体器件的单元阵列CA可以包括多个子单元阵列SCA。子单元阵列SCA可以沿着第二方向D2布置。
每个子单元阵列SCA可以包括多条位线BL、多条字线WL和多个存储单元晶体管MCT。单个存储单元晶体管MCT可以位于单条字线WL和单条位线BL之间。
位线BL可以是从基板在垂直方向(即，第三方向D3)上延伸的导电图案(例如，金属导电线)。单个子单元阵列SCA中的位线BL可以在第一方向D1上布置。彼此相邻的位线BL可以在第一方向D1上彼此间隔开。
作为参考，第二方向D2可以与第一方向D1相交。第三方向D3可以与第一方向D1和第二方向D2相交。作为示例，第一方向D1、第二方向D2和第三方向D3可以彼此垂直，但是不限于此。此外，第一方向D1和第二方向D2可以平行于基板SUB(图2)的上表面，并且第三方向D3可以垂直于基板SUB的上表面。
字线WL可以是在第三方向D3上堆叠在基板上的导电图案(例如，金属导电线)。每条字线WL可以在第一方向D1上延伸。彼此相邻的字线BL可以在第三方向D3上彼此间隔开。
存储单元晶体管MCT的栅极可以连接到字线WL，并且存储单元晶体管MCT的第一源极/漏极可以连接到位线BL。存储单元晶体管MCT的第二源极/漏极可以连接到信息存储元件DS。例如，信息存储元件DS可以是电容器。存储单元晶体管MCT的第二源极/漏极可以连接到电容器的下电极。
参照图1和图2，使用图1说明的多个子单元阵列SCA之一可以位于基板SUB上。
基板SUB可以是体硅或SOI(绝缘体上硅)。相比之下，基板SUB可以是硅基板，或可以包括其他材料，但不限于例如硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。在下面的描述中，基板SUB将被描述为包括硅的基板。
包括第一层L1、第二层L2和第三层L3的堆叠结构SS可以布设在基板SUB上。堆叠结构SS的第一层L1、第二层L2和第三层L3可以在与基板SUB的上表面垂直的方向(即，第三方向D3)上彼此分开地堆叠。或者，堆叠结构SS的第一层L1、第二层L2和第三层L3可以在基板SUB的厚度方向(即，第三方向D3)上彼此分开地堆叠。
第一层L1、第二层L2和第三层L3均可以包括多个半导体图案SP、多个信息存储元件DS和栅电极GE。
半导体图案SP可以具有在第二方向D2上延伸的线形或条形。半导体图案SP可以包括诸如硅、锗或硅锗的半导体材料。作为示例，半导体图案SP可以包括多晶硅、多晶硅锗、单晶硅和单晶硅锗中的至少一种。
每个半导体图案SP可以包括沟道区CH、第一杂质区SD1和第二杂质区SD2。沟道区CH可以介于第一杂质区SD1和第二杂质区SD2之间。沟道区CH可以对应于参照图1描述的存储单元晶体管MCT的沟道。第一杂质区SD1和第二杂质区SD2可以分别对应于参照图1描述的存储单元晶体管MCT的第一源极/漏极和第二源极/漏极。
第一杂质区SD1和第二杂质区SD2是杂质掺杂在半导体图案SP中的区域。因此，第一杂质区SD1和第二杂质区SD2可以具有n型或p型导电类型。第一杂质区SD1可以相邻于半导体图案SP的第一端而形成，并且第二杂质区SD2可以相邻于半导体图案SP1的第二端而形成。第二端可以在第二方向D2上与第一端相对。
第一杂质区SD1可以相邻于位线BL而形成。第一杂质区SD1可以连接到位线BL。第二杂质区SD2可以相邻于信息存储元件DS而形成。第二杂质区SD2可以连接到信息存储元件DS。
信息存储元件DS可以是可以存储数据的存储元件。每个信息存储元件DS可以是使用电容器的存储元件、使用磁隧道结图案的存储元件或使用包括相变材料的可变电阻器的存储元件。作为示例，每个存储元件DS可以是电容器。
栅电极GE可以具有在第一方向D1上延伸的线形或条形。栅电极GE可以沿着第三方向D3彼此分开地堆叠。每个栅电极GE可以在单个层内部在第一方向D1上跨半导体图案SP延伸。也就是说，栅电极GE可以是参照图1描述的水平字线WL。
栅电极GE可以包括导电材料。作为示例，栅电极GE可以包括但不限于掺杂的半导体材料(掺杂的硅、掺杂的硅锗、掺杂的锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和金属半导体化合物(硅化钨、硅化钴、硅化钛等)中的至少一种。
在垂直方向(即，第三方向D3)上延伸的多条位线BL可以设置在基板SUB上。每条位线BL可以具有在第三方向D3上延伸的线形或柱形。位线BL可以沿着第一方向D1布置。每条位线BL可以电连接到垂直堆叠的半导体图案SP的第一杂质区SD1。
位线BL可以包括导电材料，并且可以包括但不限于掺杂的半导体材料、导电金属氮化物、金属和金属半导体化合物中的至少一种。
将代表性地详细描述第一层L1、第二层L2和第三层L3之中的第一层L1。第一层L1的半导体图案SP可以在第一方向D1上布置。第一层L1的半导体图案SP可以位于彼此相同的水平高度处。第一层L1的栅电极GE可以在第一方向D1上跨第一层L1的半导体图案SP延伸。例如，第一层L1的栅电极GE可以设置在半导体图案SP的上表面上。
尽管未示出，但是栅极绝缘膜可以介于栅电极GE和沟道区CH之间。栅极绝缘膜可以包括高介电常数绝缘膜、氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种。作为示例，高介电常数绝缘膜可以包括例如氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种。
每条位线BL可以连接到第一层L1的半导体图案SP的第一端。作为示例，位线BL可以直接连接到第一杂质区SD1。作为另一示例，位线BL可以通过金属硅化物电连接到第一杂质区SD1。第二层L2和第三层L3的具体说明可以与前面描述的第一层L1基本上相同。
尽管未示出，但是堆叠结构SS中的空的空间可以填充有绝缘材料。例如，绝缘材料可以包括氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种。电连接到子单元阵列SCA的布线层可以布设在堆叠结构SS上。
尽管未示出，但是使子单元阵列SCA运行的外围电路可以形成在基板SUB上。外围电路和子单元阵列可以使用布线层连接。
在下文中，在根据图3和图4的实施例中，将省略上面使用图1和图2描述的内容的重复技术特征的详细说明，并且将详细描述区别之处。
参照图1和图3，栅电极GE可以包括位于半导体图案SP2的上表面上的第一栅电极GE1和位于半导体图案SP的下表面上的第二栅电极GE2。
也就是说，在根据一些实施例的半导体器件中，存储单元晶体管可以是其中栅电极GE设置在沟道区CH的两侧的双栅极晶体管。
参照图1和图4，子单元阵列SCA可以布设在基板SUB上。外围电路区域PER可以布设在子单元阵列SCA上。
外围电路区域PER可以包括形成在基板SUB上的外围电路晶体管。外围电路区域PER可以包括用于使根据一些实施例的三维半导体存储器件运行的电路。
作为示例，外围电路区域PER可以例如通过贯通接触电连接到子电路阵列SCA。
作为另一示例，外围电路区域PER可以包括电连接到用于使子电路阵列SCA运行的电路的外围电路布线层。电连接到子单元阵列SCA的布线层可以布设成面对外围电路区域PER的外围电路布线层。电连接到子单元阵列SCA的布线层可以使用晶片接合方法电连接到外围电路区域PER的外围电路布线层。
图5至图11分别是用于说明根据一些实施例的用于制造半导体器件的方法的图。图12是用于说明根据一些实施例的半导体器件的图。图13是图12的部分Q的放大图。图14是用于说明根据一些实施例的半导体器件的图。
参照图5至图7，可以提供基板SUB。
基板SUB可以包括基体基板100和缓冲层101。缓冲层101可以布设在基体基板100上。
缓冲层101可以包括硅锗(SiGe)。缓冲层101的锗分数(fraction)或浓度可以大于等于3％且小于等于10％。缓冲层101的锗分数或浓度可以根据牺牲层121和123的锗分数或浓度而改变。下面将参照图15至图17来提供缓冲层101的锗分数或浓度的具体选择。
可以在缓冲层101上形成堆叠模制结构110。堆叠模制结构110可以包括多个单元层叠件120。
多个单元层叠件120可以在与基板SUB的上表面垂直的第三方向D3上重复地堆叠。例如，从基板SUB的上表面起算，堆叠模制结构110的厚度可以为7μm至76μm。然而，这仅是示例，并且本公开的技术思想不限于此。
一个单元层叠件120可以包括第一牺牲层121、第一硅层122、第二牺牲层123和第二硅层124。
第一牺牲层121、第一硅层122、第二牺牲层123和第二硅层124可以在第三方向D3上顺序地堆叠。第一牺牲层121和第二牺牲层123可以沿着第三方向D3彼此间隔开。第一硅层122和第二硅层124可以沿着第三方向彼此间隔开。
第一牺牲层121和第二牺牲层123可以包括硅锗(SiGe)。第一硅层122和第二硅层124可以包括硅(Si)。
第一牺牲层121的锗分数或浓度可以与第二牺牲层123的锗分数或浓度相同。
第一牺牲层121的锗分数或浓度和第二牺牲层123的锗分数或浓度可以大于等于10％且小于等于45％。下面将参照图15至图17描述第一牺牲层121和第二牺牲层123的锗分数或浓度的具体选择。
参照图6至图9，根据一些实施例的用于制造半导体器件的方法可以包括通过替换工艺将堆叠模制结构110替换为堆叠存储结构210。
堆叠存储结构210可以包括多个单元存储结构220。单元存储结构220可以包括金属图案221和223、第一硅层222以及绝缘图案224。
金属图案221和223可以替换第一牺牲层121和第二牺牲层123。金属图案221和223可以对应于图12的栅电极GE。
绝缘图案224可以替换第二硅层124。绝缘图案224可以对应于图12的层间绝缘膜ILD。
在图7中，第一硅层122在替换工艺期间可以不被去除。即，图7的第一硅层122可以与图9的第一硅层222相同。第一硅层222可以对应于图12的半导体图案SP。
参照图10和图11，根据一些实施例的用于制造半导体器件的方法可以包括将第一基板SUB和第二基板300接合。
尽管未示出，但是可以在第二基板300上形成外围元件结构。为了接合，可以将第二基板300布设为面对第一基板SUB。之后，可以将第一基板SUB和第二基板300接合，使得外围元件结构和堆叠存储结构彼此面对。
尽管未示出，但是可以随后执行去除基体基板100和缓冲层101的工艺。然而，这仅是示例，并且本公开的技术思想不限于此。例如，基体基板100和缓冲层101可以不被去除。
作为参考，图12可以是沿着第二方向D2切割图3中的在第三方向D3上堆叠的半导体图案SP的一部分的示例性截面图。
为了便于说明，将简要地描述使用图1至图4说明的内容的重复部分，并且将主要描述区别之处。
参照图12，根据一些实施例的半导体器件可以包括位线BL、堆叠存储结构210和信息存储元件结构DS_ST。
位线BL可以是从基板SUB在垂直方向(即，第三方向D3)上延伸的导电图案(例如，金属导电线)。
隔离绝缘结构ISS可以布设在基板SUB上。隔离绝缘结构ISS可以在第二方向D2上在空间上将彼此相邻的位线BL分隔开。隔离绝缘结构ISS可以包括例如绝缘材料。
堆叠存储结构210可以包括层间绝缘膜ILD、半导体图案SP和栅电极GE。
多个层间绝缘膜ILD可以布设在基板SUB上。各个层间绝缘膜ILD可以布设为在第三方向D3上彼此分开。尽管示出了三个层间绝缘膜ILD，但是这仅是为了便于说明，并且其数目不限于此。
每个层间绝缘膜ILD可以包括在第三方向D3上彼此相对的上表面ILD_US和下表面ILD_BS。多个层间绝缘膜ILD可以包括在第三方向D3上彼此相邻的第一层间绝缘膜ILD和第二层间绝缘膜ILD。第一层间绝缘膜ILD可以比第二层间绝缘膜ILD更靠近基板SUB。第一层间绝缘膜的上表面ILD_US可以面对第二层间绝缘膜的下表面ILD_BS。
层间绝缘膜ILD可以包括绝缘材料。层间绝缘膜ILD可以包括例如氧化硅膜、氮化硅膜、氮氧化硅膜、含碳的氧化硅膜、含碳的氮化硅膜和含碳的氮氧化硅膜中的至少一种。作为示例，层间绝缘膜ILD可以包括氧化硅膜。
尽管示出了位于最下部分处的层间绝缘膜ILD与基板SUB间隔开并且半导体图案SP和栅电极GE布设在层间绝缘膜ILD和基板SUB之间的结构，但是实施例不限于此。作为示例，与所示的实施例不同，位于最下部分处的层间绝缘膜ILD可以与基板SUB接触。作为另一示例，可以在布设在最下部分处的栅电极GE与基板SUB之间进一步布设沿着基板SUB的上表面布设的蚀刻停止膜。
多个半导体图案SP可以布设在沿第三方向D3彼此相邻的层间绝缘膜ILD之间。每个半导体图案SP可以在第三方向D3上彼此间隔开。
换言之，多个半导体图案SP可以在第三方向D3上彼此间隔开地布设在基板SUB上。层间绝缘膜ILD可以布设在沿第三方向D3彼此相邻的半导体图案SP之间。尽管层间绝缘膜ILD可以不布设在位于最下部分处的半导体图案SP与基板SUB之间，但是这仅是为了便于说明，并且实施例不限于此。
每个半导体图案SP可以在第二方向D2上延伸。每个半导体图案SP可以与在第三方向D3上彼此面对的层间绝缘膜的上表面ILD_US和层间绝缘膜的下表面ILD_BS交叠。
半导体图案SP可以包括多晶硅、多晶硅锗、单晶硅和单晶硅锗中的至少一种。
栅电极GE可以具有在第一方向D1上延伸的线形或条形。栅电极GE可以在一个层内在第一方向D1上跨半导体图案SP延伸。
具体地，栅电极GE可以包括第一栅电极GE1和第二栅电极GE2。第一栅电极GE1可以是替换第二牺牲层123的金属图案。第二栅电极GE2可以是替换第一牺牲层121的金属图案。
然而，这仅是称呼上的区别，并且本公开的技术思想不限于此。例如，第一栅电极GE1可以是替换第一牺牲层121的金属图案，并且第二栅电极GE2可以是替换第二牺牲层123的金属图案。
在根据本公开的一些实施例的半导体器件中，堆叠存储结构210还可以包括栅极绝缘膜GI以及间隔物图案SPC1和SPC2。
栅极绝缘膜GI可以布设在第一栅电极GE1和半导体图案SP之间以及第一栅电极GE1和层间绝缘膜ILD之间。栅极绝缘膜GI可以布设在第二栅电极GE2和半导体图案SP之间以及第二栅电极GE2和层间绝缘膜ILD之间。
栅极绝缘膜GI可以布设在第一栅电极GE1的与信息存储元件结构DS_ST相邻并在第三方向D3上延伸的侧壁上。栅极绝缘膜GI可以布设在第二栅电极GE2的与信息存储元件结构DS_ST相邻并在第三方向D3上延伸的侧壁上。此外，栅极绝缘膜GI可以布设在将层间绝缘膜的上表面ILD_US和层间绝缘膜的下表面ILD_BS连接的侧壁上，但是不限于此。
栅极绝缘膜GI可以包括例如高介电常数绝缘膜、氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种。
间隔物图案可以包括第一间隔物图案SPC1和第二间隔物图案SPC2。
第一间隔物图案SPC1可以布设在半导体图案SP和层间绝缘膜ILD之间。第一间隔物图案SPC1可以布设在半导体图案的上表面SP_US和半导体图案的下表面SP_BS上。
第一间隔物图案SPC1可以在空间上将栅电极GE和位线BL分隔开。栅极绝缘膜GI可以介于第一间隔物图案SPC1和半导体图案SP之间以及第一间隔物图案SPC1和层间绝缘膜ILD之间。与所示的实施例不同，栅极绝缘膜GI可以不介于第一间隔物图案SPC1和半导体图案SP之间以及第一间隔物图案SPC1和层间绝缘膜ILD之间。
第二间隔物图案SPC2可以布设在半导体图案SP和层间绝缘膜ILD之间。第二间隔物图案SPC2可以布设在半导体图案的上表面SP_US和半导体图案的水平部分的下表面SP_BS上。
第二间隔物图案SPC2可以介于栅电极GE和信息存储元件结构DS_ST之间。
栅极绝缘膜GI可以不介于第二间隔物图案SPC2和半导体图案SP之间以及第二间隔物图案SPC2和层间绝缘膜ILD之间。
第一间隔物图案SPC1和第二间隔物图案SPC2可以均包括例如氧化硅膜、氮化硅膜、氮氧化硅膜、含碳的氧化硅膜、含碳的氮化硅膜和含碳的氮氧化硅膜中的至少一种。
第一硅化物图案MSC1可以布设在位线BL和半导体图案SP之间。第一硅化物图案MSC1可以沿着半导体图案SP、第一间隔物图案SPC1的侧壁和层间绝缘膜ILD的侧壁延伸。
第一硅化物图案MSC1可以与多个半导体图案SP接触。第一硅化物图案MSC1可以与在第三方向D3上彼此间隔开的多个半导体图案SP接触。
第二硅化物图案MSC2可以布设在半导体图案SP的侧壁上。第二硅化物图案MSC2可以沿着半导体图案SP的侧壁、层间绝缘膜ILD的侧壁和第二间隔物图案SPC2的侧壁延伸。
第二硅化物图案MSC2可以与多个半导体图案SP接触。第二硅化物图案MSC2可以与在第三方向D3上彼此间隔开的多个半导体图案SP接触。
第二硅化物图案MSC2也可以在第二方向D2上延伸。第二硅化物图案MSC2可以沿着层间绝缘膜的上表面ILD_US和下表面ILD_BS延伸。
信息存储元件结构DS_ST可以包括多个信息存储元件DS，每个信息存储元件DS可以从第二间隔物图案SPC2的侧壁在第二方向D2上布设。
每个信息存储元件DS可以连接到每个半导体图案SP。每个信息存储元件DS可以连接到每个第二硅化物图案MSC2。第二硅化物图案MSC2可以沿着信息存储元件DS与半导体图案SP的侧壁之间的边界布设。
第一硅化物图案MSC1和第二硅化物图案MSC2可以包括金属的硅化材料(金属-硅化合物)或金属氮化物的硅化材料(金属氮化物-硅化合物)。第一硅化物图案MSC1和第二硅化物图案MSC2可以包括但不限于例如包括钛(Ti)、铌(Nb)、钼(Mo)、钨(W)、钴(Co)、铂(Pt)和铒(Er)之一的硅化物材料。
每个信息存储元件DS可以是电容器。包括多个信息存储元件DS的信息存储元件结构DS_ST可以是电容器结构。
信息存储元件结构DS_ST可以包括电容器电介质膜DL、上电极EL2和多个下电极EL1。每个信息存储元件DS可以包括布设在层间绝缘膜ILD之间的下电极EL1、电容器电介质膜DL和上电极EL2。每个信息存储元件DS可以由每个下电极EL1限定。
每个下电极EL1可以布设在沿第三方向D3彼此相邻的层间绝缘膜ILD之间。下电极EL1可以连接到第二硅化物图案MSC2。下电极EL1可以与第二硅化物图案MSC2接触。
在根据一些实施例的半导体存储器件中，每个下电极EL1可以沿着每个第二硅化物图案MSC2的轮廓延伸。换言之，每个第二硅化物图案MSC2可以沿着每个下电极EL1的轮廓延伸。
每个信息存储元件DS中包括的下电极EL1可以彼此分开。
电容器电介质膜DL可以布设在下电极EL1上。电容器电介质膜DL可以沿着多个下电极EL1的轮廓延伸。上电极EL2可以布设在电容器电介质膜DL上。电容器电介质膜DL和上电极EL2可以顺序地布设在下电极EL1上。
每个信息存储元件DS中包括的电容器电介质膜DL和上电极EL2可以彼此连接。
下电极EL1和上电极EL2可以包括但不限于例如掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨等)、金属(例如，钌、铱、钛、铌、钨、钴、钼或钽等)和导电金属氧化物(例如，氧化铱或氧化铌)等。作为示例，下电极EL1可以包括导电金属氮化物、金属、导电金属氧化物。导电金属氮化物、金属和导电金属氧化物可以被包括在金属导电膜中。
电容器电介质膜DL可以包括例如高介电常数材料(例如，氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌或它们的组合)。在根据一些实施例的半导体存储器件中，电容器电介质膜DL可以包括氧化锆、氧化铝和氧化锆顺序地堆叠的堆叠膜结构。在根据一些实施例的半导体存储器件中，电容器电介质膜DL可以包括铪(Hf)。
参照图12和图13，在根据一些实施例的半导体存储器件中，每个下电极EL1可以包括外壁EL1_S1和内壁EL1_S2。
下电极的外壁EL1_S1可以面对第二硅化物图案MSC2。此外，下电极EL1可以通过下电极的外壁EL1_S1连接到半导体图案SP。
电容器电介质膜DL可以沿着下电极的外壁EL1_S1和下电极的内壁EL1_S2延伸。
在下文中，将在图14中主要描述与使用图12和图13的区别之处。
参照图14，在根据一些实施例的半导体器件中，每个半导体图案SP可以在第三方向D3上与彼此面对的层间绝缘膜的上表面ILD_US的一部分和层间绝缘膜的下表面ILD_BS的一部分交叠。换言之，层间绝缘膜ILD可以在第二方向D2上从半导体图案SP突出。
多个第二硅化物图案MSC2可以布设在层间绝缘膜ILD之间。每个第二硅化物图案MSC2可以与每个半导体图案SP接触。第二硅化物图案MSC2可以沿着半导体图案SP的侧壁和第二间隔物图案SPC2的侧壁延伸。
在根据一些实施例的半导体存储器件中，第二硅化物图案MSC2可以包括沿着层间绝缘膜的上表面ILD_US和层间绝缘膜的下表面ILD_BS在第二方向D2上延伸的部分。第二硅化物图案MSC2的一部分可以包括沿着第二间隔物图案的侧壁延伸的部分。
在根据一些实施例的半导体存储器件中，每个信息存储元件DS可以布设在沿第二方向D2从半导体图案SP突出的层间绝缘膜ILD之间。当多个层间绝缘膜ILD包括在第三方向D3上彼此相邻的第一层间绝缘膜ILD和第二层间绝缘膜ILD时，每个信息存储元件DS可以从半导体图案SP开始沿第二方向D2布设在第一层间绝缘膜ILD和第二层间绝缘膜ILD之间。
在第三方向D3上彼此相邻的下电极EL1可以由层间绝缘膜ILD分开。在第三方向D3上彼此相邻的第二硅化物图案MSC2可以由层间绝缘膜ILD分开。
因为下电极的外壁EL1_S1被层间绝缘膜ILD覆盖，所以电容器电介质膜DL不沿着下电极的外壁EL1_S1延伸。电容器电介质膜DL可以沿着层间绝缘膜的一个侧壁ILD_SW延伸。电容器电介质膜DL可以不被相邻的层间绝缘膜ILD分开。
图15是在根据一些实施例的用于制造半导体器件的方法中参考的临界厚度曲线图。图16是用于说明根据图15的临界厚度为最大时的点的表。图17是用于说明根据一些实施例的用于制造半导体器件的方法的流程图。
作为参考，图15是用于根据缓冲层101的锗浓度以及牺牲层121和123的锗浓度确定堆叠存储结构210的临界厚度的曲线图。
参照图15和图16，当缓冲层101的锗浓度为3％时，示出了根据牺牲层121和123的锗浓度的堆叠存储结构210的临界厚度曲线(a)。临界厚度曲线(a)可以意味着，当牺牲层121和123的锗浓度为大约12％时，堆叠存储结构210的临界厚度为最厚。
当缓冲层101的锗浓度为3.65％时，示出了根据牺牲层121和123的锗浓度的堆叠存储结构210的临界厚度曲线(b)。临界厚度曲线(b)可以意味着，当牺牲层121和123的锗浓度为大约15％时，堆叠存储结构210的临界厚度为最厚。
当缓冲层101的锗浓度为5％时，示出了根据牺牲层121和123的锗浓度的堆叠存储结构210的临界厚度曲线(c)。临界厚度曲线(c)可以意味着，当牺牲层121和123的锗浓度为大约20％时，堆叠存储结构210的临界厚度为最厚。
当缓冲层101的锗浓度为6％时，示出了根据牺牲层121和123的锗浓度的堆叠存储结构210的临界厚度曲线(d)。临界厚度曲线(d)可以意味着，当牺牲层121和123的锗浓度为大约25％时，堆叠存储结构210的临界厚度为最厚。
当缓冲层101的锗浓度为10％时，示出了根据牺牲层121和123的锗浓度的堆叠存储结构210的临界厚度曲线(e)。临界厚度曲线(e)可以意味着，当牺牲层121和123的锗浓度为大约42％时，堆叠存储结构210的临界厚度为最厚。
参照图17，根据一些实施例的用于制造半导体器件的方法可以包括确定缓冲层101的锗浓度以及确定第一牺牲层121和第二牺牲层123的锗浓度。
确定缓冲层101的锗浓度可以包括确定堆叠模制结构110的堆叠层的数目以及使用临界厚度曲线根据与堆叠层的数目对应的堆叠层的厚度提取缓冲层的锗分数或浓度。
在下文中，通过将工艺分成三个步骤来详细地描述本公开。
首先，确定堆叠模制结构110的堆叠层的数目(S100)。
当确定堆叠模制结构110的堆叠层的目标数目时，可以确定目标堆叠模制结构110的厚度。因此，可以通过图15选择具有能够适应上述目标堆叠模制结构110的厚度的临界厚度的曲线图。也就是说，可以选择峰值的临界厚度高于目标堆叠模制结构110的厚度的曲线图。
第二，使用图15的临界厚度曲线，提取可能的缓冲层101的锗分数或浓度(S200)。
可以在第一步骤的过程中选择多个曲线。因此，可以在一定范围内提取缓冲层101的锗分数或浓度。其中，可以为缓冲层101的锗分数或浓度选择特定的数值。
第三，使用缓冲层101的锗分数或浓度，确定牺牲层121和123的锗分数或浓度(S300)。
当限定了具有特定的锗分数或浓度的缓冲层101时，可以确定曲线的形状。因此，可以确定牺牲层121和123的锗浓度。选择牺牲层121和123的锗浓度，使得临界厚度高于上述目标堆叠模制结构110的厚度。
优选地，当临界厚度在图15的每个曲线中为最高值时，堆叠模制结构110可以在最大程度上堆叠。
作为示例，当缓冲层101的锗浓度被选择为3％时，可以选择图15中的曲线(a)。此时，牺牲层121和123的锗浓度被选择为12％，并且堆叠模制结构110可以在最大程度上堆叠。
作为另一示例，当缓冲层101的锗浓度被选择为3.65％时，可以选择图15中的曲线(b)。此时，牺牲层121和123的锗浓度被选择为大约15％，并且堆叠模制结构110可以在最大程度上堆叠。
作为另一示例，当缓冲层101的锗浓度被选择为5％时，可以选择图15中的曲线(c)。此时，牺牲层121和123的锗浓度被选择为大约20％，并且堆叠模制结构110可以在最大程度上堆叠。
作为另一示例，当缓冲层101的锗浓度被选择为6％时，可以选择图15中的曲线(d)。此时，牺牲层121和123的锗浓度被选择为大约25％，并且堆叠模制结构110可以在最大程度上堆叠。
作为另一示例，当缓冲层101的锗浓度被选择为10％时，可以选择图15中的曲线(e)。此时，牺牲层121和123的锗浓度被选择为大约42％，并且堆叠模制结构110可以在最大程度上堆叠。
因此，当缓冲层10的锗分数或浓度大于等于3％且小于等于3.65％时，牺牲层121和123的锗分数或浓度可以大于等于10％且小于等于15％。
当缓冲层10的锗分数或浓度大于等于3.65％且小于等于5％时，牺牲层121和123的锗分数或浓度可以大于等于15％且小于等于20％。
当缓冲层10的锗分数或浓度大于等于5％且小于等于6％时，牺牲层121和123的锗分数或浓度可以大于等于20％且小于等于25％。
当缓冲层10的锗分数或浓度大于等于6％且小于等于10％时，牺牲层121和123的锗分数或浓度可以大于等于25％且小于等于45％。
在根据本公开的一些实施例的用于制造半导体器件的方法中，确定缓冲层10以及牺牲层121和123的锗分数或浓度的顺序仅是示例，并且本公开的技术思想不限于此。例如，在确定了牺牲层121和123的锗分数或浓度之后，可以确定缓冲层10的锗分数或浓度。
在结束详细描述时，本领域技术人员将理解，可以在实质上不脱离本发明的原理的情况下对优选实施例进行许多改变和修改。因此，本发明的所公开的实施例仅用于一般性和描述性的意义，而不是用于限制的目的。

Claims (20)

1.一种用于制造半导体器件的方法，所述方法包括：
提供包括缓冲层和基体基板的第一基板；
在所述缓冲层上形成包括多个单元层叠件的堆叠模制结构，每个所述单元层叠件包括在垂直方向上顺序地堆叠的第一牺牲层、第一硅层、第二牺牲层和第二硅层；以及
将所述堆叠模制结构替换为堆叠存储结构，
其中，所述堆叠存储结构包括替换了所述第一牺牲层和所述第二牺牲层的金属图案以及替换了所述第二硅层的绝缘图案，
所述缓冲层包括硅锗，并且
所述缓冲层的锗浓度根据所述第一牺牲层的锗浓度和所述第二牺牲层的锗浓度而改变。
2.根据权利要求1所述的用于制造半导体器件的方法，其中，所述第一牺牲层和所述第二牺牲层包括硅锗。
3.根据权利要求2所述的用于制造半导体器件的方法，其中，所述第一牺牲层的所述锗浓度和所述第二牺牲层的所述锗浓度均大于等于10％且小于等于45％。
4.根据权利要求3所述的用于制造半导体器件的方法，其中，当所述缓冲层的所述锗浓度大于等于3％且小于等于3.65％时，所述第一牺牲层的所述锗浓度和所述第二牺牲层的所述锗浓度均大于等于10％且小于等于15％。
5.根据权利要求3所述的用于制造半导体器件的方法，其中，当所述缓冲层的所述锗浓度大于等于3.65％且小于等于5％时，所述第一牺牲层的所述锗浓度和所述第二牺牲层的所述锗浓度均大于等于15％且小于等于20％。
6.根据权利要求3所述的用于制造半导体器件的方法，其中，当所述缓冲层的所述锗浓度大于等于5％且小于等于6％时，所述第一牺牲层的所述锗浓度和所述第二牺牲层的所述锗浓度均大于等于20％且小于等于25％。
7.根据权利要求3所述的用于制造半导体器件的方法，其中，当所述缓冲层的所述锗浓度大于等于6％且小于等于10％时，所述第一牺牲层的所述锗浓度和所述第二牺牲层的所述锗浓度均大于等于25％且小于等于45％。
8.根据权利要求2所述的用于制造半导体器件的方法，其中，所述第一牺牲层的所述锗浓度等于所述第二牺牲层的所述锗浓度。
9.根据权利要求1所述的用于制造半导体器件的方法，所述方法还包括：
形成连接到所述第一硅层的第一侧并在与所述基体基板的上表面垂直的第一方向上延伸的位线；以及
形成连接到所述第一硅层的与所述第一侧相对的第二侧的信息存储元件，其中，所述信息存储元件包括下电极、电容器电介质膜和上电极。
10.根据权利要求9所述的用于制造半导体器件的方法，所述方法还包括：
沿着所述信息存储元件与所述第一硅层的所述第二侧之间的边界形成硅化物图案。
11.根据权利要求9所述的用于制造半导体器件的方法，其中，所述金属图案包括位于所述第一硅层的第一表面上的上金属图案和位于所述第一硅层的与所述第一表面相对的第二表面上的下金属图案。
12.根据权利要求9所述的用于制造半导体器件的方法，其中，所述绝缘图案在与所述第一方向相交的第二方向上从所述第一硅层的所述第二侧突出，并且
所述信息存储元件位于相邻的绝缘图案之间。
13.根据权利要求1所述的用于制造半导体器件的方法，其中，所述堆叠模制结构沿着所述垂直方向的高度为7μm至76μm。
14.一种用于制造半导体器件的方法，所述方法包括：
提供包括缓冲层和基体基板的第一基板；
在所述缓冲层上形成包括多个单元层叠件的堆叠模制结构，每个所述单元层叠件包括在垂直方向上顺序地堆叠的第一牺牲层、第一硅层、第二牺牲层和第二硅层；
将所述堆叠模制结构替换为堆叠存储结构；
在第二基板上形成外围元件结构；以及
将所述第一基板和所述第二基板接合，使得所述外围元件结构和所述堆叠存储结构彼此面对，
其中，所述缓冲层包括硅锗，并且
所述缓冲层的锗浓度根据所述第一牺牲层的锗浓度和所述第二牺牲层的锗浓度而改变。
15.根据权利要求14所述的用于制造半导体器件的方法，其中，所述第一牺牲层和所述第二牺牲层包括硅锗，并且
所述第一牺牲层的所述锗浓度和所述第二牺牲层的所述锗浓度均大于等于10％且小于等于45％。
16.根据权利要求15所述的用于制造半导体器件的方法，其中，当所述缓冲层的所述锗浓度大于等于3％且小于等于3.65％时，所述第一牺牲层的所述锗浓度和所述第二牺牲层的所述锗浓度均大于等于10％且小于等于15％。
17.根据权利要求15所述的用于制造半导体器件的方法，其中，当所述缓冲层的所述锗浓度大于等于3.65％且小于等于5％时，所述第一牺牲层的所述锗浓度和所述第二牺牲层的所述锗浓度均大于等于15％且小于等于20％。
18.根据权利要求15所述的用于制造半导体器件的方法，其中，当所述缓冲层的所述锗浓度大于等于5％且小于等于6％时，所述第一牺牲层的所述锗浓度和所述第二牺牲层的所述锗浓度均大于等于20％且小于等于25％。
19.根据权利要求15所述的用于制造半导体器件的方法，其中，当所述缓冲层的所述锗浓度大于等于6％且小于等于10％时，所述第一牺牲层的所述锗浓度和所述第二牺牲层的所述锗浓度均大于等于25％且小于等于45％。
20.一种用于制造半导体器件的方法，所述方法包括：
提供包括缓冲层和基体基板的第一基板；
在所述缓冲层上形成包括多个单元层叠件的堆叠模制结构，
其中，每个所述单元层叠件包括在垂直方向上顺序地堆叠的第一牺牲层、第一硅层、第二牺牲层和第二硅层，
其中，所述缓冲层、所述第一牺牲层和所述第二牺牲层均包括硅锗；
通过确定所述堆叠模制结构的所述多个单元层叠件的数目，并且使用临界厚度曲线根据与所述多个单元层叠件的数目对应的所述多个单元层叠件的厚度来选择所述缓冲层的锗浓度，来确定所述缓冲层的所述锗浓度；以及
使用所述缓冲层的所述锗浓度来确定所述第一牺牲层的锗浓度和所述第二牺牲层的锗浓度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024108767A1 (zh) * 2022-11-21 2024-05-30 长鑫存储技术有限公司 半导体结构及其形成方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230004039A (ko) * 2021-06-30 2023-01-06 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7998835B2 (en) 2008-01-15 2011-08-16 Globalfoundries Singapore Pte. Ltd. Strain-direct-on-insulator (SDOI) substrate and method of forming
KR20160060850A (ko) * 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
US9607990B2 (en) 2015-08-28 2017-03-28 International Business Machines Corporation Method to form strained nFET and strained pFET nanowires on a same substrate
KR102465967B1 (ko) * 2016-02-22 2022-11-10 삼성전자주식회사 메모리 소자 및 그 제조방법
KR20170127785A (ko) * 2016-05-12 2017-11-22 에스케이하이닉스 주식회사 메모리 장치의 제조 방법
US10062782B2 (en) 2016-11-29 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with multilayered channel structure
US9871140B1 (en) 2017-03-31 2018-01-16 International Business Machines Corporation Dual strained nanosheet CMOS and methods for fabricating
US10446664B1 (en) 2018-03-20 2019-10-15 International Business Machines Corporation Inner spacer formation and contact resistance reduction in nanosheet transistors
US11152510B2 (en) * 2018-07-25 2021-10-19 International Business Machines Corporation Long channel optimization for gate-all-around transistors
US11450739B2 (en) 2018-09-14 2022-09-20 Intel Corporation Germanium-rich nanowire transistor with relaxed buffer layer
US11532734B2 (en) 2019-03-29 2022-12-20 Intel Corporation Gate-all-around integrated circuit structures having germanium nanowire channel structures
US11282895B2 (en) * 2019-07-02 2022-03-22 Micron Technology, Inc. Split pillar architectures for memory devices
WO2021029916A1 (en) * 2019-08-13 2021-02-18 Sandisk Technologies Llc Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024108767A1 (zh) * 2022-11-21 2024-05-30 长鑫存储技术有限公司 半导体结构及其形成方法

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