KR20200015177A - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하여 수직하게 연장되는 게이트 전극들을 포함한다. 상기 복수개의 층들 각각은: 제1 방향으로 서로 평행하게 연장되는 반도체 패턴들; 상기 반도체 패턴들과 전기적으로 연결되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인; 상기 비트 라인 상의 제1 에어갭; 및 각각의 상기 반도체 패턴들과 전기적으로 연결된 정보 저장 요소를 포함한다. 상기 복수개의 층들 중 제1 층의 상기 비트 라인과 상기 복수개의 층들 중 제2 층의 상기 비트 라인 사이에 상기 제1 에어갭이 개재된다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하여 수직하게 연장되는 게이트 전극들을 포함할 수 있다. 상기 복수개의 층들 각각은: 제1 방향으로 서로 평행하게 연장되는 반도체 패턴들; 상기 반도체 패턴들과 전기적으로 연결되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인; 상기 비트 라인 상의 제1 에어갭; 및 각각의 상기 반도체 패턴들과 전기적으로 연결된 정보 저장 요소를 포함하고, 상기 복수개의 층들 중 제1 층의 상기 비트 라인과 상기 복수개의 층들 중 제2 층의 상기 비트 라인 사이에 상기 제1 에어갭이 개재될 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은, 제1 방향으로 서로 평행하게 연장되는 반도체 패턴들, 상기 반도체 패턴들과 전기적으로 연결되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인, 및 각각의 상기 반도체 패턴들과 전기적으로 연결된 정보 저장 요소를 포함하고; 상기 적층 구조체를 관통하여 수직하게 연장되는 게이트 전극들; 및 서로 인접하는 상기 비트 라인들 사이에 개재되어, 상기 서로 인접하는 비트 라인들 사이의 커플링 캐패시턴스를 감소시키는 구조체를 포함할 수 있다. 상기 구조체는 제1 에어갭 또는 제1 차폐 라인을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하는 홀 내에 제공되어 수직하게 연장되는 제1 게이트 전극 및 제2 게이트 전극; 및 상기 제1 및 제2 게이트 전극들 사이에 개재되며, 상기 제1 및 제2 게이트 전극들 사이의 커플링 캐패시턴스를 감소시키는 구조체를 포함할 수 있다. 상기 복수개의 층들 각각은: 제1 방향으로 서로 평행하게 연장되는 제1 반도체 패턴 및 제2 반도체 패턴; 상기 제1 및 제2 반도체 패턴들과 전기적으로 연결되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인; 및 각각의 상기 제1 및 제2 반도체 패턴들과 전기적으로 연결된 정보 저장 요소를 포함하고, 상기 제1 및 제2 게이트 전극들은 상기 제1 및 제2 반도체 패턴들에 각각 인접하며, 상기 구조체는 제1 에어갭 또는 제1 차폐 라인을 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 비트 라인들 사이의 상호 간섭에 의한 커플링 캐패시턴스 및 워드 라인들 사이의 상호 간섭에 의한 커플링 캐패시턴스를 줄일 수 있다. 이로써, 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 4는 도 3의 메모리 소자의 평면도이다.
도 5a 내지 도 5c는 각각 도 4의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 6, 8, 10, 12, 14, 16, 18 및 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 7, 9, 11a, 13a, 15a, 17a, 19a 및 21a는 각각 도 6, 8, 10, 12, 14, 16, 18 및 20의 A-A'선에 따른 단면도들이다.
13b, 15b, 17b, 19b 및 21b는 각각 도 12, 14, 16, 18 및 20의 B-B'선에 따른 단면도들이다.
15c, 17c, 19c 및 21c는 각각 도 14, 16, 18 및 20의 C-C'선에 따른 단면도들이다.
도 22는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 C-C'선에 따른 단면도이다.
도 23은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 C-C'선에 따른 단면도이다.
도 24는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 나타내는 평면도이다.
도 25는 도 24의 A-A'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.
비트 라인들(BL)은 기판으로부터 이격되어, 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
워드 라인들(WL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인들(WL)은 제1 방향(D1)으로 서로 이격될 수 있다.
메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 소스는 비트 라인(BL)에 연결될 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 정보 저장 요소(DS)를 포함할 수 있다. 예를 들어, 정보 저장 요소(DS)는 캐패시터일 수 있으며, 메모리 셀 트랜지스터(MCT)의 드레인은 상기 캐패시터에 연결될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도1 및 도 2를 참조하면, 도 1을 참조하여 설명한 복수개의 서브 셀 어레이들(SCA) 중 하나가 기판(100) 상에 제공될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
구체적으로, 기판(100) 상에 제1 내지 제3 층들(L1, L2, L3)을 포함하는 적층 구조체(SS)가 제공될 수 있다. 적층 구조체(SS)의 제1 내지 제3 층들(L1, L2, L3)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다. 제1 내지 제3 층들(L1, L2, L3) 각각은 복수개의 반도체 패턴들(SP), 복수개의 정보 저장 요소들(DS) 및 비트 라인(BL)을 포함할 수 있다.
반도체 패턴들(SP)은 제2 방향(D2)으로 연장되는 라인 형태, 바(bar) 형태 또는 기둥 형태를 가질 수 있다. 일 예로, 반도체 패턴들(SP)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 각각의 반도체 패턴들(SP)은 채널 영역(CH), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 채널에 해당될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 소스 및 드레인에 해당될 수 있다.
제1 및 제2 불순물 영역들(SD1, SD2)은 반도체 패턴(SP)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제1 및 제2 불순물 영역들(SD1, SD2)은 n형 또는 p형의 도전형을 가질 수 있다. 제1 불순물 영역(SD1)은 반도체 패턴(SP)의 상부에 형성될 수 있다.
반도체 패턴들(SP)의 일 단들에 정보 저장 요소들(DS)이 각각 연결될 수 있다. 반도체 패턴들(SP)의 제2 불순물 영역들(SD2)에 정보 저장 요소들(DS)이 각각 연결될 수 있다. 정보 저장 요소들(DS)은 데이터를 저장할 수 있는 메모리 요소들일 수 있다. 각각의 정보 저장 요소들(DS)은, 캐패시터를 이용한 메모리 요소, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다. 일 예로, 각각의 정보 저장 요소들(DS)은 캐패시터일 수 있다.
비트 라인들(BL)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 비트 라인들(BL)은 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 비트 라인들(BL)은 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 비트 라인들(BL)은 도 1을 참조하여 설명한 비트 라인들(BL)일 수 있다.
제1 내지 제3 층들(L1, L2, L3) 중 대표적으로 제1 층(L1)에 관해 상세히 설명한다. 제1 층(L1)의 반도체 패턴들(SP)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 제1 층(L1)의 반도체 패턴들(SP)은 서로 동일한 제1 레벨에 위치할 수 있다. 제1 층(L1)의 비트 라인(BL)은 제1 층(L1)의 반도체 패턴들(SP) 상에 배치될 수 있다. 비트 라인(BL)은 반도체 패턴들(SP)의 상면들 상에 배치될 수 있다. 비트 라인(BL)은 반도체 패턴들(SP)의 제1 불순물 영역들(SD1)의 상면들 상에 배치될 수 있다. 일 예로, 비트 라인(BL)은 제1 불순물 영역들(SD1)에 직접 연결될 수 있다. 다른 예로, 비트 라인(BL)은 금속 실리사이드를 통해 제1 불순물 영역(SD1)에 전기적으로 연결될 수 있다. 제2 층(L2) 및 제3 층(L3)에 관한 구체적인 설명은 앞서 설명한 제1 층(L1)과 실질적으로 동일할 수 있다.
기판(100) 상에, 적층 구조체(SS)를 관통하는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제3 방향(D3)으로 연장되는 라인 형태 또는 기둥 형태를 가질 수 있다. 게이트 전극들(GE)은 제1 방향(D1)으로 배열될 수 있다. 평면적 관점에서, 각각의 게이트 전극들(GE)은 서로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 제공될 수 있다. 각각의 게이트 전극들(GE)은, 수직적으로 적층된 복수개의 반도체 패턴들(SP)의 측벽들 상에서 수직하게 연장될 수 있다.
일 예로, 어느 하나의 게이트 전극(GE)은, 제1 층(L1)의 반도체 패턴들(SP) 중 첫 번째 반도체 패턴(SP), 제2 층(L2)의 반도체 패턴들(SP) 중 첫 번째 반도체 패턴(SP), 및 제3 층(L3)의 반도체 패턴들(SP) 중 첫 번째 반도체 패턴(SP)과 인접할 수 있다. 다른 하나의 게이트 전극(GE)은, 제1 층(L1)의 반도체 패턴들(SP) 중 두 번째 반도체 패턴(SP), 제2 층(L2)의 반도체 패턴들(SP) 중 두 번째 반도체 패턴(SP), 및 제3 층(L3)의 반도체 패턴들(SP) 중 두 번째 반도체 패턴(SP)과 인접할 수 있다.
게이트 전극(GE)은 반도체 패턴(SP)의 채널 영역(CH)에 인접할 수 있다. 게이트 전극(GE)은 채널 영역(CH)의 측벽 상에 제공되며, 제3 방향(D3)으로 연장될 수 있다. 게이트 전극(GE)과 채널 영역(CH) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 게이트 전극들(GE)은 도 1을 참조하여 설명한 워드 라인들(WL)일 수 있다.
기판(100) 상에, 적층 구조체(SS)의 일 측면을 따라 제1 방향(D1)으로 연장되는 절연 구조체(ISS)가 제공될 수 있다. 반도체 패턴들(SP)의 타 단들은 절연 구조체(ISS)에 접할 수 있다. 절연 구조체(ISS)는 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도시되진 않았지만, 적층 구조체(SS)의 내의 빈 공간들은 절연 물질로 채워져 있을 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 4는 도 3의 메모리 소자의 평면도이다. 도 5a 내지 도 5c는 각각 도 4의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도3, 도 4 및 도 5a 내지 도 5c를 참조하면, 기판(100) 상에 복수개의 적층 구조체들(SS1, SS2)이 제공될 수 있다. 적층 구조체들(SS1, SS2)은 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)를 포함할 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2)은 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2)은 제2 방향(D2)으로 서로 이격되어 배열될 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2) 각각의 양 측에 절연 구조체들(ISS)이 제공될 수 있다. 절연 구조체들(ISS)은 제1 및 제2 적층 구조체들(SS1, SS2)을 따라 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2) 사이에 하나의 절연 구조체(ISS)가 개재될 수 있다. 절연 구조체(ISS)는 제1 및 제2 적층 구조체들(SS1, SS2)을 서로 절연시킬 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2) 각각은, 기판(100) 상에 순차적으로 적층된 제1 내지 제4 층들(L1, L2, L3, L4)을 포함할 수 있다. 제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 제1 절연막(ILD1), 반도체 막(SL) 및 제2 절연막(ILD2)을 포함할 수 있다. 제1 절연막(ILD1), 반도체 막(SL) 및 제2 절연막(ILD2)은 순차적으로 적층될 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은, 이들 사이의 반도체 막(SL)을 다른 반도체 막(SL)과 수직적으로 이격시킬 수 있다.
제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 제1 방향(D1)으로 연장되는 비트 라인(BL)을 더 포함할 수 있다. 예를 들어, 제1 내지 제4 층들(L1, L2, L3, L4) 각각은 제2 방향(D2)으로 서로 이격된 두 개의 비트 라인들(BL)을 포함할 수 있다. 비트 라인(BL)은 제2 절연막(ILD2) 내에 제공될 수 있다. 비트 라인(BL)은 제2 절연막(ILD2)과 동일한 레벨에 위치할 수 있다. 제2 절연막(ILD2)은 비트 라인(BL)의 측벽들을 덮을 수 있다. 비트 라인(BL)은 반도체 막(SL)의 상면 상에 배치될 수 있다. 비트 라인(BL)은 절연 구조체(ISS)에 인접하여 배치될 수 있다. 비트 라인들(BL)은 도 1을 참조하여 설명한 비트 라인들(BL)일 수 있다.
제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 제1 절연막(ILD1)이 리세스되어 정의된 제1 에어갭(AG1)을 더 포함할 수 있다. 예를 들어, 제1 내지 제4 층들(L1, L2, L3, L4) 각각은 제2 방향(D2)으로 서로 이격된 두 개의 제1 에어갭들(AG1)을 포함할 수 있다. 일 예로, 제1 에어갭(AG1)은 비트 라인(BL)과 반도체 막(SL) 사이에 개재될 수 있다. 비트 라인(BL)의 상면은 공기와 접할 수 있다.
제1 층(L1)의 제1 에어갭(AG1)은, 반도체 막(SL)의 바닥면, 기판(100)의 상면, 및 제1 절연막(ILD1)과 절연 구조체(ISS)의 측벽들에 의해 정의될 수 있다. 제2 내지 제4 층들(L2, L3, L4) 각각의 제1 에어갭(AG1)은, 반도체 막(SL)의 바닥면, 비트 라인(BL)과 비트 라인(BL)의 상면들, 및 제1 절연막(ILD1)과 절연 구조체(ISS)의 측벽들에 의해 정의될 수 있다.
반도체 막(SL)은 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)을 포함할 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은 서로 다른 절연 물질을 포함할 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 각각 선택될 수 있다. 예를 들어, 제1 절연막(ILD1)은 탄소 함유 실리콘 산화막(SiOC)일 수 있고, 제2 절연막(ILD2)은 실리콘 질화막(SiN)일 수 있다.
각각의 제1 및 제2 적층 구조체들(SS1, SS2)에 있어서, 제2 층(L2) 및 제3 층(L3) 각각의 일 단은 제4 층(L4)의 일 단에 비해 제1 방향(D1)으로 더 돌출될 수 있다. 제2 층(L2)의 일 단과 제3 층(L3)의 일 단은 서로 수직적으로 정렬될 수 있다. 제1 층(L1)의 일 단은 제2 층(L2) 및 제3 층(L3) 각각의 일 단에 비해 제1 방향(D1)으로 더 돌출될 수 있다. 제1 층(L1) 및 제2 층(L2) 각각의 타 단은 제3 층(L3) 및 제4 층(L4) 각각의 타 단에 비해 제1 방향(D1)의 반대 방향으로 더 돌출될 수 있다. 제1 층(L1)의 타 단과 제2 층(L2)의 타 단은 서로 수직적으로 정렬될 수 있다. 제3 층(L3)의 타 단과 제4 층(L4)의 타 단은 서로 수직적으로 정렬될 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2) 각각을 관통하는 홀(HO)이 형성되어 있을 수 있다. 각각의 반도체 막들(SL)은 홀(HO)에 의해 정의된 반도체 패턴들(SP)을 포함할 수 있다. 구체적으로, 각각의 반도체 막들(SL)은, 제1 방향(D1)으로 연장되는 연장부(EP) 및 연장부(EP)로부터 제2 방향(D2)으로 연장되는 반도체 패턴들(SP)을 포함할 수 있다 (도 3 참조). 반도체 패턴들(SP) 사이에 홀(HO)이 위치할 수 있다.
각각의 반도체 패턴들(SP)은 채널 영역(CH), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 비트 라인(BL)은 반도체 막(SL)의 연장부(EP) 상에 배치될 수 있다. 반도체 막들(SL) 각각의 연장부(EP)는 비트 라인(BL)과 전기적으로 연결될 수 있다. 다시 말하면, 비트 라인(BL)은 반도체 패턴들(SP)의 제1 불순물 영역들(SD1) 상에 배치되어, 이들과 전기적으로 연결될 수 있다.
적층 구조체(SS1, SS2)를 관통하는 홀(HO) 내에 수직하게(즉, 제3 방향(D3)으로) 연장되는 게이트 전극들(GE)이 제공될 수 있다. 다시 말하면, 게이트 전극들(GE)이 각각의 제1 및 제2 적층 구조체들(SS1, SS2)을 관통할 수 있다. 각각의 반도체 패턴들(SP) 양 측에 한 쌍의 게이트 전극들(GE)이 제공될 수 있다. 일 예로, 한 쌍의 게이트 전극들(GE)은 하나의 워드 라인(WL)을 구성할 수 있다. 다른 예로, 한 쌍의 게이트 전극들(GE) 중 하나는 워드 라인(WL)일 수 있고, 다른 하나는 백 게이트일 수 있다.
각각의 게이트 전극들(GE)은 배리어 패턴(BA) 및 도전체(CB)를 포함할 수 있다. 도전체(CB)는 제3 방향(D3)으로 연장되는 라인 형태 또는 기둥 형태를 가질 수 있다. 배리어 패턴(BA)은 도전체(CB)의 일 측벽 및 바닥면을 덮을 수 있다. 도전체(CB)는 금속(텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있고, 배리어 패턴(BA)은 도전성 금속질화물(질화티타늄, 질화탄탈륨 등)을 포함할 수 있다. 배리어 패턴(BA)은 도전체(CB) 내의 금속 물질이 반도체 패턴(SP)의 내부로 확산되는 것을 방지할 수 있다.
각각의 홀들(HO)에 의해 노출되는 적층 구조체(SS1, SS2)의 내측벽 상에 게이트 절연막(GI)이 제공될 수 있다. 따라서, 각각의 반도체 패턴들(SP)과 각각의 게이트 전극들(GE) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 전극들(GE) 각각의 배리어 패턴(BA)은 게이트 절연막(GI)과 직접 접촉할 수 있다.
각각의 홀들(HO) 내에 게이트 전극들(GE)을 덮는 수직 절연 패턴들(VIP)이 제공될 수 있다. 일 예로, 홀(HO) 내에서 서로 인접하는 한 쌍의 게이트 전극들(GE)은 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 포함할 수 있다. 수직 절연 패턴(VIP)은 제1 및 제2 게이트 전극들(GE1, GE2) 사이에 개재될 수 있다. 수직 절연 패턴(VIP)은 서로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 개재될 수 있다. 수직 절연 패턴(VIP)은 제3 방향(D3)으로 연장되는 기둥 형태를 가질 수 있다. 예를 들어, 수직 절연 패턴들(VIP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
각각의 수직 절연 패턴들(VIP) 내에 제2 에어갭(AG2)이 정의될 수 있다. 제2 에어갭(AG2)은 수직 절연 패턴(VIP)에 의해 둘러싸일 수 있다. 일 예로, 홀(HO) 내에서 서로 인접하는 한 쌍의 게이트 전극들(GE)은 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 포함할 수 있다. 제2 에어갭(AG2)은 제1 및 제2 게이트 전극들(GE1, GE2) 사이에 개재될 수 있다. 제2 에어갭(AG2)은, 제1 및 제2 게이트 전극들(GE1, GE2) 사이에 개재된 수직 절연 패턴(VIP) 내에 정의될 수 있다. 제2 에어갭(AG2)은 제3 방향(D3)으로 연장될 수 있다.
각각의 홀들(HO) 내에, 정보 저장 요소들(DS)이 제공될 수 있다. 정보 저장 요소들(DS)은 홀(HO)의 나머지 영역 내에 제공될 수 있다. 홀(HO)의 상기 나머지 영역은 게이트 절연막(GI), 게이트 전극들(GE) 및 수직 절연 패턴들(VIP)을 제외한 영역일 수 있다.
정보 저장 요소들(DS) 각각은 제1 전극(EL1), 유전막(DL) 및 제2 전극(EL2)을 포함할 수 있다. 하나의 적층 구조체(SS1, SS2) 내의 정보 저장 요소들(DS)은 하나의 유전막(DL) 및 하나의 제2 전극(EL2)을 공유할 수 있다. 다시 말하면, 하나의 적층 구조체(SS1, SS2) 내에서 제1 전극들(EL1)이 복수개로 제공되고, 하나의 유전막(DL)이 제1 전극들(EL1)의 표면들을 덮을 수 있다. 하나의 유전막(DL) 상에 하나의 제2 전극(EL2)이 제공될 수 있다.
정보 저장 요소들(DS)이 반도체 패턴들(SP)의 제2 불순물 영역들(SD2)과 각각 연결될 수 있다. 다시 말하면, 제1 전극들(EL1)이 반도체 패턴들(SP)의 제2 불순물 영역들(SD2)과 각각 연결될 수 있다. 제2 전극(EL2)의 상면은 홀(HO)을 통해 노출될 수 있다.
각각의 제1 및 제2 적층 구조체들(SS1, SS2) 상에 제3 절연막(ILD3) 및 제4 절연막(ILD4)이 제공될 수 있다. 제3 절연막(ILD3)은 제1 절연막(ILD1)과 동일한 절연 물질을 포함할 수 있고, 제4 절연막(ILD4)은 제2 절연막(ILD2)과 동일한 절연 물질을 포함할 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2)을 덮는 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120)은 제1 층간 절연막(110)의 상면 및 제4 절연막(ILD4)의 상면을 덮을 수 있다. 예를 들어, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여, 적어도 하나의 비트 라인(BL)에 연결되는 적어도 하나의 제1 콘택(CNT1)이 제공될 수 있다. 제2 층간 절연막(120)을 관통하여, 적어도 하나의 게이트 전극(GE)에 연결되는 적어도 하나의 제2 콘택(CNT2)이 제공될 수 있다. 제1 콘택(CNT1)은, 적층 구조체(SS1, SS2)의 일 단에서 노출되어 있는 비트 라인(BL) 상에 배치될 수 있다. 제2 콘택(CNT2)은, 적층 구조체(SS1, SS2)의 상면에서 노출되어 있는 게이트 전극(GE) 상에 배치될 수 있다.
본 발명의 실시예들에 따르면, 수직적으로 적층된 비트 라인들(BL) 사이에 제1 에어갭(AG1)이 개재될 수 있다. 제1 에어갭(AG1)은 유전 상수가 상대적으로 낮으므로, 비트 라인들(BL) 사이의 상호 간섭(crosstalk)에 의한 커플링 캐패시턴스를 감소시킬 수 있다. 만약 제1 에어갭(AG1)이 존재하지 않는 경우, 비트 라인들(BL) 사이의 캐패시턴스를 줄이기 위해 제1 절연막(ILD1)의 두께를 증가시켜야 한다. 그러나, 본 실시예에 따르면 유전 상수가 낮은 제1 에어갭(AG1)이 비트 라인들(BL) 사이에 개재되므로 제1 절연막(ILD1)의 두께가 상대적으로 작아질 수 있고, 결과적으로 제1 및 제2 적층 구조체들(SS1, SS2) 각각의 높이가 상대적으로 낮아질 수 있다.
본 발명의 실시예들에 따르면, 서로 인접하는 제1 및 제2 게이트 전극들(GE1, GE2) 사이에 제2 에어갭(AG2)이 개재될 수 있다. 이로써, 제1 및 제2 게이트 전극들(GE1, GE2) 사이의 상호 간섭에 의한 커플링 캐패시턴스를 감소시킬 수 있다. 결과적으로 본 실시예에 따른 반도체 소자는, 인접하는 도전 라인들간의 캐패시턴스를 줄임으로써 전기적 특성을 향상시킬 수 있다.
도 6, 8, 10, 12, 14, 16, 18 및 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 7, 9, 11a, 13a, 15a, 17a, 19a 및 21a는 각각 도 6, 8, 10, 12, 14, 16, 18 및 20의 A-A'선에 따른 단면도들이다. 13b, 15b, 17b, 19b 및 21b는 각각 도 12, 14, 16, 18 및 20의 B-B'선에 따른 단면도들이다. 15c, 17c, 19c 및 21c는 각각 도 14, 16, 18 및 20의 C-C'선에 따른 단면도들이다.
도 6 및 도 7을 참조하면, 기판(100) 상에 몰드 구조체(MS)가 형성될 수 있다. 몰드 구조체(MS)를 형성하는 것은, 순차적으로 적층된 제1 내지 제4 층들(L1, L2, L3, L4)을 형성하는 것을 포함할 수 있다. 몰드 구조체(MS)의 양 단은 계단식 구조를 갖도록 형성될 수 있다.
제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 제1 절연막(ILD1), 반도체 막(SL) 및 제2 절연막(ILD2)을 포함할 수 있다. 제1 절연막(ILD1), 반도체 막(SL) 및 제2 절연막(ILD2)은 순차적으로 형성될 수 있다. 반도체 막(SL)은 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은 서로 다른 절연 물질을 포함할 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은 서로 식각 선택성이 있을 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 각각 선택될 수 있다. 예를 들어, 제1 절연막(ILD1)은 탄소 함유 실리콘 산화막(SiOC)으로 형성될 수 있고, 제2 절연막(ILD2)은 실리콘 질화막(SiN)으로 형성될 수 있다.
몰드 구조체(MS) 상에 제3 절연막(ILD3) 및 제4 절연막(ILD4)이 형성될 수 있다. 제3 절연막(ILD3) 및 제4 절연막(ILD4)은 서로 식각 선택성을 가질 수 있다. 제3 절연막(ILD3)은 탄소 함유 실리콘 산화막(SiOC)으로 형성될 수 있고, 제4 절연막(ILD4)은 실리콘 질화막(SiN)으로 형성될 수 있다. 몰드 구조체(MS)를 덮는 층간 절연막(110)이 형성될 수 있다. 층간 절연막(110)의 상면은 제4 절연막(ILD4)의 상면과 공면을 이룰 수 있다. 층간 절연막(110)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 이용하여 형성될 수 있다.
몰드 구조체(MS)를 패터닝하여, 몰드 구조체(MS)를 관통하는 홀들(HO)이 형성될 수 있다. 홀들(HO)은 몰드 구조체(MS)의 최하부의 제1 절연막(ILD1)을 관통하지 못할 수 있다. 몰드 구조체(MS)의 최하부의 제1 절연막(ILD1)에 의해, 기판(100)의 상면은 홀들(HO)에 의해 노출되지 않을 수 있다.
각각의 홀들(HO)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 홀들(HO)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 홀들(HO)에 의해, 각각의 반도체 막들(SL)에 반도체 패턴들(SP)이 정의될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 홀들(HO) 사이에 반도체 패턴(SP)이 정의될 수 있다.
도 8 및 도 9를 참조하면, 홀들(HO)에 의해 노출되는 몰드 구조체(MS)의 내측벽 상에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 예를 들어, 게이트 절연막(GI)은 고유전 물질을 이용하여 콘포멀하게 형성될 수 있다.
각각의 홀들(HO)을 부분적으로 채우는 예비 게이트 전극들(pGE)이 형성될 수 있다. 예비 게이트 전극들(pGE)은 홀들(HO)에 의해 노출되는 몰드 구조체(MS)의 내측벽 상에 형성될 수 있다. 예비 게이트 전극들(pGE)을 형성하는 것은, 게이트 절연막(GI) 상에 배리어막을 콘포멀하게 형성하는 것, 상기 배리어막 상에 도전막을 콘포멀하게 형성하는 것, 및 상기 배리어 막 및 상기 도전막 상에 이방성 식각 공정을 수행하여 배리어 패턴(BA) 및 도전체(CB)를 각각 형성하는 것을 포함할 수 있다. 상기 배리어막은 도전성 금속질화물(질화티타늄, 질화탄탈륨 등)을 이용하여 형성될 수 있고, 상기 도전막은 금속(텅스텐, 티타늄, 탄탈륨 등)을 이용하여 형성될 수 있다.
예비 게이트 전극들(pGE)을 형성한 후, 절연 물질(IM)이 증착될 수 있다. 절연 물질은 홀들(HO)을 완전히 채우도록 형성될 수 있다. 절연 물질(IM)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 10, 도 11a 및 도 11b를 참조하면, 층간 절연막(110)의 상면 및 제4 절연막(ILD4)의 상면이 노출될 때까지 절연 물질(IM) 및 게이트 절연막(GI)을 평탄화할 수 있다.
층간 절연막(110) 및 제4 절연막(ILD4) 상에 제1 개구부들(OP1) 및 제2 개구부들(OP2)을 포함하는 제1 마스크 패턴(MA1)이 형성될 수 있다. 평면적 관점에서, 제1 개구부들(OP1) 및 제2 개구부들(OP2)은 홀들(HO)과 중첩될 수 있다. 각각의 제1 개구부들(OP1)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제1 개구부들(OP1)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 제2 개구부들(OP2)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 제2 개구부들(OP2) 각각은 이와 인접하는 제1 개구부(OP1)와 제2 방향(D2)(또는 그 반대 방향)으로 이격될 수 있다.
제1 마스크 패턴(MA1)은 닫힘 영역들(CR)을 포함할 수 있다. 각각의 닫힘 영역들(CR)은 서로 인접하는 제1 개구부(OP1) 및 제2 개구부(OP2) 사이의 영역일 수 있다. 각각의 닫힘 영역들(CR)은 제1 방향(D1)으로 연장될 수 있다. 닫힘 영역들(CR)은 후술할 게이트 전극들(GE)이 형성될 위치를 정의할 수 있다.
제1 및 제2 개구부들(OP1, OP2)에 의해 노출되는 절연 물질(IM)이 제거될 수 있다. 절연 물질(IM)은 이방성 식각 공정에 의해 제거될 수 있다. 따라서, 제1 마스크 패턴(MA1)의 닫힘 영역들(CR) 아래에 존재하는 절연 물질(IM)은 제거되지 않고 잔류할 수 있다. 절연 물질(IM)을 제거하기 위한 이방성 식각 공정 동안, 홀들(HO)에 의해 노출된 몰드 구조체(MS)의 최하부의 제1 절연막(ILD1)이 식각될 수 있다. 이로써, 기판(100)의 상면의 일부를 노출하는 제1 리세스들(RS1)이 형성될 수 있다.
제1 및 제2 개구부들(OP1, OP2)에 의해 노출되는 예비 게이트 전극들(pGE)이 제거되어, 게이트 전극들(GE)이 형성될 수 있다. 예비 게이트 전극들(pGE)은 이방성 식각 공정에 의해 제거될 수 있다. 따라서, 제1 마스크 패턴(MA1)의 닫힘 영역들(CR) 아래에 존재하는 예비 게이트 전극들(pGE)은 제거되지 않고 잔류할 수 있다. 잔류하는 예비 게이트 전극들(pGE)은 게이트 전극들(GE)을 구성할 수 있다. 상기 이방성 식각 공정에 의해, 하나의 홀(HO) 내의 예비 게이트 전극(pGE)으로부터 서로 이격된 네 개의 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극들(GE)은 수직하게(즉, 제3 방향(D3)) 연장되는 라인 형태 또는 기둥 형태를 가질 수 있다. 서로 인접하는 한 쌍의 게이트 전극들(GE) 사이에는 잔류하는 절연 물질(IM)이 개재될 수 있다.
도 12, 도 13a 및 도 13b를 참조하면, 제1 마스크 패턴(MA1)이 제거될 수 있다. 각각의 홀들(HO) 내의 빈 영역에 절연 물질을 추가로 증착하여, 각각의 홀들(HO)을 채우는 수직 절연 패턴(VIP)이 형성될 수 있다. 서로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 수직 절연 패턴(VIP)이 개재될 수 있다. 서로 인접하는 한 쌍의 게이트 전극들(GE) 사이에 수직 절연 패턴(VIP)이 개재될 수 있다.
홀(HO) 내에서 서로 인접하는 한 쌍의 게이트 전극들(GE)은 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 포함할 수 있다. 수직 절연 패턴(VIP)을 형성하는 것은, 제1 및 제2 게이트 전극들(GE1, GE2) 사이의 절연 물질(IM)을 제거하는 것, 및 절연 물질(IM)이 제거된 공간에 절연막(예를 들어, 실리콘 산화막)을 증착하여 상기 절연막에 의해 둘러싸인 제2 에어갭(AG2)을 형성하는 것을 포함할 수 있다. 일 예로, 상기 절연막을 증착하는 것은, 고 종횡비(high aspect ratio)의 절연 패턴를 구현할 수 있는 증착 공정을 이용할 수 있다. 상기 증착 공정은 스텝 커버리지가 상대적으로 낮을 수 있다.
결과적으로, 제2 에어갭(AG2)은 제1 및 제2 게이트 전극들(GE1, GE2) 사이에 개재된 수직 절연 패턴(VIP) 내에 정의될 수 있다. 제2 에어갭(AG2)은 제3 방향(D3)으로 연장될 수 있다.
도 14 및 도 15a 내지 도 15c를 참조하면, 몰드 구조체(MS) 상에 제2 마스크 패턴(MA2)이 형성될 수 있다. 제2 마스크 패턴(MA2)은 제1 방향(D1)으로 연장되는 라인 형태의 개구부들을 포함할 수 있다.
제2 마스크 패턴(MA2)을 식각 마스크로 몰드 구조체(MS)를 패터닝하여, 복수개의 적층 구조체들(SS1, SS2)이 형성될 수 있다. 예를 들어, 몰드 구조체(MS)가 패터닝되어 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)가 형성될 수 있다. 상기 패터닝 공정으로 인해, 각각의 적층 구조체들(SS1, SS2) 양 측에 트렌치들(TR)이 정의될 수 있다. 트렌치들(TR)은 기판(100)의 상면의 일부를 노출할 수 있다. 평면적 관점에서, 트렌치들(TR)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
트렌치들(TR)을 통해 제1 및 제2 적층 구조체들(SS1, SS2) 각각의 양 측벽들이 노출될 수 있다. 트렌치들(TR)을 통해 노출된 제2 절연막들(ILD2)을 부분적으로 식각하고, 제2 절연막들(ILD2)이 식각된 영역들에 각각 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 구체적으로, 비트 라인들(BL)을 형성하는 것은, 상기 식각된 영역들을 채우는 도전막(예를 들어, 금속)을 형성하는 것을 포함할 수 있다.
비트 라인들(BL)을 형성하기 전에, 상기 식각된 영역들을 통해 노출된 반도체 패턴들(SP)에 불순물을 도핑하여, 제1 불순물 영역들(SD1)이 각각 형성될 수 있다. 결과적으로, 비트 라인들(BL)은 제1 불순물 영역들(SD1)의 상면들 상에 형성될 수 있다.
트렌치들(TR)을 통해 노출된 제1 절연막들(ILD1)을 부분적으로 식각하여, 제1 에어갭들(AG1)이 형성될 수 있다. 제1 절연막들(ILD1)을 식각하는 것은, 제1 절연막들(ILD1)을 선택적으로 식각할 수 있는 식각액을 이용한 등방성 식각 공정을 이용할 수 있다. 각각의 제1 에어갭들(AG1)은, 반도체 막(SL)의 바닥면, 제1 절연막(ILD1)의 측벽 및 비트 라인(BL)과 제2 절연막(ILD2)의 상면들에 의해 정의될 수 있다. 제1 에어갭들(AG1)을 통해 비트 라인들(BL)의 상면들이 각각 노출될 수 있다.
도 16 및 도 17a 내지 도 17c를 참조하면, 트렌치들(TR)을 채우는 절연 구조체들(ISS)이 각각 형성될 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2) 사이에 절연 구조체(ISS)가 개재될 수 있다. 절연 구조체들(ISS)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
절연 구조체(ISS)는 제1 에어갭들(AG1)을 채우지 않고 트렌치(TR)만 선택적으로 채우도록 형성될 수 있다. 구체적으로, 절연 구조체(ISS)를 형성하는 것은 스텝 커버리지가 상대적으로 낮은 증착 공정을 이용할 수 있다. 절연 구조체(ISS)는 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 18 및 도 19a 내지 도 19c를 참조하면, 제1 및 제2 적층 구조체들(SS1, SS2) 상에 제3 개구부들(OP3)을 갖는 제3 마스크 패턴(MA3)이 형성될 수 있다. 제3 개구부들(OP3)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 평면적 관점에서, 제3 개구부들(OP3)은 적층 구조체(SS1, SS2)를 관통하는 홀들(HO)을 가로지를 수 있다.
제3 마스크 패턴(MA3)을 식각 마스크로 제1 및 제2 적층 구조체들(SS1, SS2)을 식각할 수 있다. 상기 식각 공정을 통해, 적층 구조체(SS1, SS2)를 관통하는 복수개의 홀들(HO)은 하나의 홀(HO)로 연통될 수 있다. 상기 식각 공정을 통해 형성된 홀(HO)은 반도체 패턴들(SP)의 측벽을 노출시킬 수 있다. 상기 식각 공정을 통해 형성된 홀(HO)은 수직 절연 패턴들(VIP)의 측벽들을 노출시킬 수 있다.
도 19c를 다시 참조하면, 홀(HO)을 통해 노출된 반도체 패턴들(SP)을 선택적으로 식각하여, 제2 리세스들(RS2)이 형성될 수 있다. 반도체 패턴들(SP)을 식각하는 것은, 반도체 패턴들(SP)을 선택적으로 식각할 수 있는 식각액을 이용한 등방성 식각 공정을 이용할 수 있다. 상기 등방성 식각 공정을 통해, 반도체 패턴들(SP) 각각의 제2 방향(D2)으로의 폭(또는 길이)은 줄어들 수 있다. 각각의 제2 리세스들(RS2)은 제2 절연막(ILD2)의 바닥면, 반도체 패턴(SP)의 측벽 및 제1 절연막(ILD1)의 상면에 의해 정의될 수 있다. 서로 인접하는 한 쌍의 수직 절연 패턴들(VIP) 사이에 제2 리세스(RS2)가 개재될 수 있다 (도 19b 참조).
홀(HO) 및 제2 리세스들(RS2)을 통해 노출된 반도체 패턴들(SP)의 측벽들에 불순물을 도핑하여, 제2 불순물 영역들(SD2)이 각각 형성될 수 있다. 각각의 반도체 패턴들(SP) 내에서, 제1 불순물 영역(SD1)과 제2 불순물 영역(SD2) 사이에 채널 영역(CH)이 정의될 수 있다.
도 20 및 도 21a 내지 도 21c를 참조하면, 홀(HO) 및 제2 리세스들(RS2)을 통해 노출된 수직 절연 패턴들(VIP) 및 게이트 절연막들(GI)이 부분적으로 식각될 수 있다. 수직 절연 패턴들(VIP) 및 게이트 절연막들(GI)을 식각하는 것은, 이들을 선택적으로 식각할 수 있는 식각액을 이용한 등방성 식각 공정을 통해 수행될 수 있다. 수직 절연 패턴들(VIP) 및 게이트 절연막들(GI)이 부분적으로 제거됨으로써, 제2 리세스들(RS2)이 더 확장될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 수직 절연 패턴들(VIP) 사이의 제2 리세스(RS2)의 제1 방향(D1)으로의 폭은 더 커질 수 있다 (도 21b 참조).
기판(100)의 전면 상에 전극막(ELL)이 콘포멀하게 형성될 수 있다. 전극막(ELL)은 제2 리세스들(RS2)을 부분적으로 채울 수 있다. 전극막(ELL)은 제2 불순물 영역들(SD2)을 직접 덮을 수 있다.
도3, 도 4 및 도 5a 내지 도 5c를 다시 참조하면, 제3 마스크 패턴(MA3)이 제거될 수 있다. 전극막(ELL)을 패터닝하여, 제2 리세스들(RS2)을 각각 채우는 제1 전극들(EL1)이 형성될 수 있다. 구체적으로 제1 전극들(EL1)을 형성하는 것은, 제2 리세스들(RS2)을 각각 채우는 절연 패턴들을 형성하는 것, 및 상기 절연 패턴들을 식각 마스크로하여 노출된 전극막(ELL)을 제거하는 것을 포함할 수 있다.
제1 전극들(EL1)에 인접하는 수직 절연 패턴들(VIP) 및 게이트 절연막들(GI)이 제거될 수 있다. 제1 전극들(EL1) 상에 유전막(DL)이 콘포멀하게 형성될 수 있다. 유전막(DL) 상에 홀(HO)을 완전히 채우는 제2 전극(EL2)이 형성될 수 있다.
제4 절연막(ILD4) 및 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 적어도 하나의 비트 라인(BL)에 연결되는 적어도 하나의 제1 콘택(CNT1)이 형성될 수 있다. 제2 층간 절연막(120)을 관통하여, 적어도 하나의 게이트 전극(GE)에 연결되는 적어도 하나의 제2 콘택(CNT2)이 형성될 수 있다.
도 22는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 C-C'선에 따른 단면도이다. 도 23은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 C-C'선에 따른 단면도이다. 각각의 실시예들에서는, 앞서 도3, 도 4 및 도 5a 내지 도 5c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3, 도 4, 도 5a, 도 5b 및 도 22를 참조하면, 제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 반도체 막(SL) 의 측벽 상의 비트 라인(BL)을 포함할 수 있다. 각각의 제1 내지 제4 층들(L1, L2, L3, L4) 내의 비트 라인(BL)은 반도체 막(SL)과 동일한 레벨에 위치할 수 있다. 비트 라인(BL)은 제1 불순물 영역(SD1)과 직접 접할 수 있다.
각각의 절연 구조체들(ISS) 내에 제1 차폐 라인(SM1)이 제공될 수 있다. 제1 차폐 라인(SM1)은 절연 구조체(ISS)를 따라 제1 방향(D1)으로 연장될 수 있다. 제1 차폐 라인(SM1)은, 제1 적층 구조체(SS1)의 비트 라인(BL)과 제2 적층 구조체(SS2)의 비트 라인(BL) 사이에 개재될 수 있다. 제1 차폐 라인(SM1)은, 제1 적층 구조체(SS1)의 비트 라인(BL)과 제2 적층 구조체(SS2)의 비트 라인(BL) 사이의 상호 간섭에 의한 커플링 캐패시턴스를 감소시킬 수 있다. 일 예로, 제1 차폐 라인(SM1)은 접지 전압을 인가하는 노드에 연결될 수 있다.
도 3, 도 4, 도 5a, 도 5b 및 도 23을 참조하면, 각각의 제1 내지 제4 층들(L1, L2, L3, L4) 내의 비트 라인(BL)은 반도체 막(SL)과 동일한 레벨에 위치할 수 있다. 각각의 절연 구조체들(ISS) 내에 제1 차폐 라인(SM1)이 제공될 수 있다.
제1 차폐 라인(SM1)은 수직하게 연장되는 수직 연장부(VP) 및 수직 연장부(VP)로부터 제2 방향(D2)으로 수평하게 연장되는 수평 연장부들(LP)을 포함할 수 있다. 앞서 도 3, 도 4, 도 5a, 도 5b 및 도 23을 참조하여 설명한 것과 달리, 제1 에어갭들(AG1)은 생략될 수 있다.
수직 연장부(VP)는, 제1 적층 구조체(SS1)의 비트 라인(BL)과 제2 적층 구조체(SS2)의 비트 라인(BL) 사이에 개재될 수 있다. 수직 연장부(VP)는, 제1 적층 구조체(SS1)의 비트 라인(BL)과 제2 적층 구조체(SS2)의 비트 라인(BL) 사이의 상호 간섭에 의한 커플링 캐패시턴스를 감소시킬 수 있다.
각각의 수평 연장부들(LP)은, 수직적으로 서로 인접하는 비트 라인들(BL) 사이에 개재될 수 있다. 수평 연장부(LP)는, 수직적으로 서로 인접하는 비트 라인들(BL) 사이의 상호 간섭에 의한 커플링 캐패시턴스를 감소시킬 수 있다.
도 24는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 나타내는 평면도이다. 도 25는 도 24의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도3, 도 4 및 도 5a 내지 도 5c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 24 및 도 25를 참조하면, 앞서 도 3, 도 4, 도 5a, 도 5b 및 도 23을 참조하여 설명한 것과 달리, 제2 에어갭들(AG2)은 생략될 수 있다. 각각의 수직 절연 패턴들(VIP) 내에 제2 에어갭(AG2) 대신 제2 차폐 라인(SM2)이 제공될 수 있다. 제2 차폐 라인(SM2)은 수직하게(즉, 제3 방향(D3)으로) 연장되는 라인 형태 또는 기둥 형태를 가질 수 있다.
일 예로, 홀(HO) 내에서 서로 인접하는 한 쌍의 게이트 전극들(GE)은 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 포함할 수 있다. 제2 차폐 라인(SM2)은 제1 및 제2 게이트 전극들(GE1, GE2) 사이에 개재될 수 있다. 제2 차폐 라인(SM2)과 제1 게이트 전극(GE1) 사이, 및 제2 차폐 라인(SM2)과 제2 게이트 전극(GE2) 사이에 수직 절연 패턴(VIP)이 개재될 수 있다. 이로써, 제2 차폐 라인(SM2)은 제1 및 제2 게이트 전극들(GE1, GE2)과 이격될 수 있다.
제2 차폐 라인(SM2)은 제1 및 제2 게이트 전극들(GE1, GE2) 사이의 상호 간섭에 의한 커플링 캐패시턴스를 감소시킬 수 있다. 일 예로, 제1 차폐 라인(SM1)은 접지 전압을 인가하는 노드에 연결될 수 있다.
게이트 전극들(GE)과 제2 차폐 라인(SM2)은 서로 다른 노드에 연결될 수 있다. 예를 들어, 게이트 전극들(GE)은 워드 라인에 신호를 인가하는 노드에 연결될 수 있고, 제2 차폐 라인(SM2)은 접지 전압을 인가하는 노드에 연결될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하여 수직하게 연장되는 게이트 전극들을 포함하되,
    상기 복수개의 층들 각각은:
    제1 방향으로 서로 평행하게 연장되는 반도체 패턴들;
    상기 반도체 패턴들과 전기적으로 연결되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인;
    상기 비트 라인 상의 제1 에어갭; 및
    각각의 상기 반도체 패턴들과 전기적으로 연결된 정보 저장 요소를 포함하고,
    상기 복수개의 층들 중 제1 층의 상기 비트 라인과 상기 복수개의 층들 중 제2 층의 상기 비트 라인 사이에 상기 제1 에어갭이 개재되는 반도체 메모리 소자.
  2. 제1항에 있어서,
    각각의 상기 반도체 패턴들은:
    상기 비트 라인과 전기적으로 연결되는 제1 불순물 영역;
    상기 정보 저장 요소와 전기적으로 연결되는 제2 불순물 영역; 및
    상기 제1 및 제2 불순물 영역들 사이에 개재되고, 상기 게이트 전극과 인접하는 채널 영역을 포함하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 정보 저장 요소는:
    상기 반도체 패턴과 전기적으로 연결되는 제1 전극;
    상기 제1 전극을 덮는 유전막; 및
    상기 유전막 상의 제2 전극을 포함하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 게이트 전극들은, 상기 적층 구조체를 관통하는 홀 내에 제공된 제1 게이트 전극 및 제2 게이트 전극을 포함하고,
    상기 반도체 소자는, 상기 제1 및 제2 게이트 전극들 사이에 개재된 제2 에어갭을 더 포함하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 게이트 전극들은, 상기 적층 구조체를 관통하는 홀 내에 제공된 제1 게이트 전극 및 제2 게이트 전극을 포함하고,
    상기 반도체 소자는, 상기 제1 및 제2 게이트 전극들 사이에 개재되어 수직하게 연장되는 차폐 라인을 더 포함하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 적층 구조체는, 상기 제1 방향으로 서로 인접하는 제1 적층 구조체 및 제2 적층 구조체를 포함하고,
    상기 반도체 소자는, 상기 제1 및 제2 적층 구조체들 사이에 개재되어 상기 제2 방향으로 연장되는 차폐 라인을 더 포함하되,
    상기 차폐 라인은, 상기 제1 적층 구조체의 상기 비트 라인과 상기 제2 적층 구조체의 상기 비트 라인 사이에 개재되는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 비트 라인은 상기 반도체 패턴들의 상면들 상에 배치되는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 비트 라인은 상기 반도체 패턴들과 동일한 레벨에 위치하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    각각의 상기 게이트 전극들은,
    서로 수직적으로 중첩된 상기 반도체 패턴들의 측벽들 인접하여 수직하게 연장되는 반도체 메모리 소자.
  10. 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은, 제1 방향으로 서로 평행하게 연장되는 반도체 패턴들, 상기 반도체 패턴들과 전기적으로 연결되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인, 및 각각의 상기 반도체 패턴들과 전기적으로 연결된 정보 저장 요소를 포함하고;
    상기 적층 구조체를 관통하여 수직하게 연장되는 게이트 전극들; 및
    서로 인접하는 상기 비트 라인들 사이에 개재되어, 상기 서로 인접하는 비트 라인들 사이의 커플링 캐패시턴스를 감소시키는 구조체를 포함하되,
    상기 구조체는 제1 에어갭 또는 제1 차폐 라인을 포함하는 반도체 메모리 소자.
  11. 제10항에 있어서,
    각각의 상기 반도체 패턴들은:
    상기 비트 라인과 전기적으로 연결되는 제1 불순물 영역;
    상기 정보 저장 요소와 전기적으로 연결되는 제2 불순물 영역; 및
    상기 제1 및 제2 불순물 영역들 사이에 개재되고, 상기 게이트 전극과 인접하는 채널 영역을 포함하는 반도체 메모리 소자.
  12. 제10항에 있어서,
    상기 정보 저장 요소는:
    상기 반도체 패턴과 전기적으로 연결되는 제1 전극;
    상기 제1 전극을 덮는 유전막; 및
    상기 유전막 상의 제2 전극을 포함하는 반도체 메모리 소자.
  13. 제10항에 있어서,
    상기 게이트 전극들은, 상기 적층 구조체를 관통하는 홀 내에 제공된 제1 게이트 전극 및 제2 게이트 전극을 포함하고,
    상기 반도체 소자는, 상기 제1 및 제2 게이트 전극들 사이에 개재된 제2 에어갭을 더 포함하는 반도체 메모리 소자.
  14. 제10항에 있어서,
    상기 게이트 전극들은, 상기 적층 구조체를 관통하는 홀 내에 제공된 제1 게이트 전극 및 제2 게이트 전극을 포함하고,
    상기 반도체 소자는, 상기 제1 및 제2 게이트 전극들 사이에 개재되어 수직하게 연장되는 제2 차폐 라인을 더 포함하는 반도체 메모리 소자.
  15. 제10항에 있어서,
    상기 적층 구조체는, 상기 제1 방향으로 서로 인접하는 제1 적층 구조체 및 제2 적층 구조체를 포함하고,
    상기 제1 차폐 라인은, 상기 제1 적층 구조체의 상기 비트 라인과 상기 제2 적층 구조체의 상기 비트 라인 사이에 개재되어 상기 제2 방향으로 연장되는 반도체 메모리 소자.
  16. 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하는 홀 내에 제공되어 수직하게 연장되는 제1 게이트 전극 및 제2 게이트 전극; 및
    상기 제1 및 제2 게이트 전극들 사이에 개재되며, 상기 제1 및 제2 게이트 전극들 사이의 커플링 캐패시턴스를 감소시키는 구조체를 포함하되,
    상기 복수개의 층들 각각은:
    제1 방향으로 서로 평행하게 연장되는 제1 반도체 패턴 및 제2 반도체 패턴;
    상기 제1 및 제2 반도체 패턴들과 전기적으로 연결되며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인; 및
    각각의 상기 제1 및 제2 반도체 패턴들과 전기적으로 연결된 정보 저장 요소를 포함하고,
    상기 제1 및 제2 게이트 전극들은 상기 제1 및 제2 반도체 패턴들에 각각 인접하며,
    상기 구조체는 제1 에어갭 또는 제1 차폐 라인을 포함하는 반도체 메모리 소자.
  17. 제16항에 있어서,
    각각의 상기 제1 및 제2 반도체 패턴들은:
    상기 비트 라인과 전기적으로 연결되는 제1 불순물 영역;
    상기 정보 저장 요소와 전기적으로 연결되는 제2 불순물 영역; 및
    상기 제1 및 제2 불순물 영역들 사이에 개재되고,
    상기 제1 및 제2 게이트 전극들 중 대응하는 게이트 전극과 인접하는 채널 영역을 포함하는 반도체 메모리 소자.
  18. 제16항에 있어서,
    상기 정보 저장 요소는:
    상기 제1 및 제2 반도체 패턴들 중 대응하는 반도체 패턴과 전기적으로 연결되는 제1 전극;
    상기 제1 전극을 덮는 유전막; 및
    상기 유전막 상의 제2 전극을 포함하는 반도체 메모리 소자.
  19. 제16항에 있어서,
    상기 복수개의 층들 중 제1 층의 상기 비트 라인과 상기 복수개의 층들 중 제2 층의 상기 비트 라인 사이에 개재된 제2 에어갭을 더 포함하는 반도체 메모리 소자.
  20. 제16항에 있어서,
    상기 적층 구조체는, 상기 제1 방향으로 서로 인접하는 제1 적층 구조체 및 제2 적층 구조체를 포함하고,
    상기 반도체 소자는, 상기 제1 및 제2 적층 구조체들 사이에 개재되어 상기 제2 방향으로 연장되는 제2 차폐 라인을 더 포함하되,
    상기 제2 차폐 라인은, 상기 제1 적층 구조체의 상기 비트 라인과 상기 제2 적층 구조체의 상기 비트 라인 사이에 개재되는 반도체 메모리 소자.
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