KR20200087911A - 반도체 소자 - Google Patents

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Abstract

본 발명은 기판; 상기 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체; 상기 제1 반도체 패턴의 일 측에 인접하고, 상기 적층 구조체를 수직하게 관통하는 제1 워드 라인; 상기 제2 반도체 패턴의 제1 단에 연결되고, 상기 적층 구조체를 수직하게 관통하는 제2 비트 라인; 및 상기 제2 반도체 패턴의 상기 제1 단의 반대편의 제2 단에 연결되고, 상기 적층 구조체를 수직하게 관통하는 제2 워드 라인을 포함하는 반도체 메모리 소자를 제공한다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 집적도가 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명은 기판; 상기 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은: 제1 방향으로 연장되는 제1 비트 라인 및 게이트 라인, 상기 제1 비트 라인 및 상기 게이트 라인 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 반도체 패턴, 및 제1 게이트 절연막을 사이에 두고 상기 게이트 라인과 인접하며, 상기 제1 방향으로 연장되는 제2 반도체 패턴을 포함하고; 상기 제1 반도체 패턴의 일 측에 인접하고, 상기 적층 구조체를 수직하게 관통하는 제1 워드 라인; 상기 제2 반도체 패턴의 제1 단에 연결되고, 상기 적층 구조체를 수직하게 관통하는 제2 비트 라인; 및 상기 제2 반도체 패턴의 상기 제1 단의 반대편의 제2 단에 연결되고, 상기 적층 구조체를 수직하게 관통하는 제2 워드 라인을 포함하는 반도체 메모리 소자를 제공한다.
본 발명은 기판; 상기 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은: 제1 방향으로 연장되는 제1 비트 라인 및 게이트 라인, 상기 제1 비트 라인 및 게이트 라인과 전기적으로 연결되는 제1 반도체 패턴, 및 상기 게이트 라인과 제1 게이트 절연막을 사이에 두고 인접하는 제2 반도체 패턴을 포함하고; 제2 게이트 절연막을 사이에 두고 상기 제1 반도체 패턴의 일 측에 인접하고, 상기 적층 구조체를 수직하게 관통하는 제1 워드 라인; 상기 적층 구조체를 수직하게 관통하며, 상기 제1 반도체 패턴과 유전막을 사이에 두고 인접하는 캐패시터 전극; 상기 제2 반도체 패턴의 제1 단에 연결되고, 상기 적층 구조체를 수직하게 관통하는 제2 비트 라인; 및 상기 제2 반도체 패턴의 제1 단의 반대편의 제2 단에 연결되고, 상기 적층 구조체를 수직하게 관통하는 제2 워드 라인을 포함하는 반도체 메모리 소자를 제공한다.
본 발명은 기판; 상기 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은: 제1 방향으로 연장되는 제1 도전 라인 및 제2 도전 라인, 상기 제1 및 제2 도전 라인들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 반도체 패턴, 및 상기 제2 도전 라인과 제1 게이트 절연막을 사이에 두고 인접하는 제2 반도체 패턴을 포함하고; 상기 제1 및 제2 도전 라인들 사이에 제공되며, 상기 적층 구조체를 수직하게 관통하는 제3 도전 라인; 및 상기 제2 및 제3 도전 라인들 사이에 제공되며, 상기 적층 구조체를 수직하게 관통하는 캐패시터 전극을 포함하는 반도체 메모리 소자를 제공한다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 메모리 셀 트랜지스터들이 3차원적으로 기판 상에 적층될 수 있다. 이로써, 메모리 소자의 집적도를 향상시킬 수 있다. 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 100K 이하의 온도에서 수행되는 극저온 컴퓨팅(Cryogenic Computing)에 활용될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 3b, 3c, 3d, 3e, 3f 및 3g는 도 3a의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다.
도 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 4b, 5b, 6b, 7b, 8b, 9b, 10b 및 11b는 각각 도 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a의 A-A'선에 따른 단면도들이다.
도 5c, 6c, 7c, 8c, 9c, 10c 및 11c는 각각 도 5a, 6a, 7a, 8a, 9a, 10a 및 11a의 B-B'선에 따른 단면도들이다.
도 7d, 8d, 9d, 10d 및 11d는 각각 도 7a, 8a, 9a, 10a 및 11a의 C-C'선에 따른 단면도들이다.
도 8e, 9e, 10e 및 11e는 각각 도 7a, 8a, 9a, 10a 및 11a의 D-D'선에 따른 단면도들이다.
도 8f, 9f, 10f 및 11f는 각각 도 7a, 8a, 9a, 10a 및 11a의 E-E'선에 따른 단면도들이다.
도 10g 및 11g는 각각 도 10a 및 11a의 F-F'선에 따른 단면도들이다.
도 12a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 12b, 12c, 12d 및 12e는 도 12a의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 2개의 트랜지스터들 및 하나의 캐패시터로 이루어진 2T1C DRAM (2transistor 1 capacitor DRAM)일 수 있다. 2개의 제1 및 제2 트랜지스터들에서, 제1 트랜지스터는 쓰기 트랜지스터일 수 있고, 제2 트랜지스터는 읽기 트랜지스터일 수 있다. 제1 트랜지스터의 소스(또는 드레인)는 제1 비트 라인과 연결될 수 있고, 제1 트랜지스터의 게이트는 제1 워드 라인과 연결될 수 있다. 제2 트랜지스터의 소스(또는 드레인)는 제2 비트 라인과 연결될 수 있고, 제2 트랜지스터의 드레인(또는 소스)는 제2 워드 라인과 연결될 수 있다. 제1 트랜지스터의 드레인(또는 소스)는 스토리지 노드를 통하여 제2 트랜지스터의 게이트와 연결될 수 있다. 캐패시터는 스토리지 노드와 연결될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 적층 구조체(SS)를 포함할 수 있다. 적층 구조체(SS)는 기판(100) 상에 제공될 수 있다. 기판(100)은 단결정 실리콘 기판, 단결정 게르마늄 기판, 또는 단결정 실리콘-게르마늄 기판일 수 있다.
적층 구조체(SS)는 복수개의 제1 도전 라인들(CL1), 복수개의 제2 도전 라인들(CL2), 복수개의 제1 반도체 패턴들(SP1), 복수개의 제3 도전 라인들(CL3), 복수개의 제4 도전 라인들(CL4), 복수개의 제2 반도체 패턴들(SP2) 및 복수개의 제5 도전 라인들(CL5)을 포함할 수 있다.
적층 구조체(SS)는 제1 내지 제5 층들(L1, L2, L3, L4, L5)을 포함할 수 있다. 적층 구조체(SS)의 제1 내지 제5 층들(L1, L2, L3, L4, L5)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다. 제1 내지 제5 층들(L1, L2, L3, L4, L5) 각각은 복수개의 제1 반도체 패턴들(SP1), 복수개의 제2 반도체 패턴들(SP2), 하나의 제1 도전 라인(CL1) 및 하나의 제4 도전 라인(CL4)을 포함할 수 있다.
제1 내지 제5 층들(L1, L2, L3, L4, L5) 중 대표적으로 제1 층(L1)에 관해 상세히 설명하면, 제1 층(L1)의 제1 반도체 패턴들(SP1)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 제1 층(L1)의 제1 반도체 패턴들(SP1)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장할 수 있다. 제1 층(L1)의 제1 반도체 패턴들(SP1)은 서로 동일한 제1 레벨에 위치할 수 있다. 제1 층(L1)의 제1 반도체 패턴들(SP1)은 반도체 물질을 포함할 수 있다. 일 예로, 상기 반도체 물질은 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide) 중 적어도 하나일 수 있다. 제1 층(L1)의 제1 반도체 패턴들(SP1) 각각은 불순물 영역들 및 상기 불순물 영역들 사이의 채널을 포함할 수 있다. 제1 층(L1)의 제1 반도체 패턴들(SP1)은 2T1C DRAM의 제1 트랜지스터의 반도체 패턴들일 수 있다.
제1 층(L1)의 제1 도전 라인(CL1)은 제1 방향(D1)으로 연장할 수 있다. 제1 층(L1)의 제1 도전 라인(CL1)은 제1 층(L1)의 비트 컨택들(BC)을 통해 제1 층(L1)의 제1 반도체 패턴들(SP1)과 연결될 수 있다. 제1 층(L1)의 제1 도전 라인(CL1)은 상기 제1 레벨에 위치할 수 있다. 제1 층(L1)의 제1 도전 라인(CL1)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 제1 층(L1)의 제1 도전 라인(CL1)은 2T1C DRAM의 제1 비트 라인일 수 있다.
제1 층(L1)의 제2 반도체 패턴들(SP2)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 제1 층(L1)의 제2 반도체 패턴들(SP2)은 제1 방향(D1)으로 연장할 수 있다. 제1 층(L1)의 제2 반도체 패턴들(SP2)은 상기 제1 레벨에 위치할 수 있다. 제1 층(L1)의 제2 반도체 패턴들(SP2)은 반도체 물질을 포함할 수 있다. 제1 층(L1)의 제2 반도체 패턴들(SP2) 각각은 불순물 영역들 및 상기 불순물 영역들 사이의 채널을 포함할 수 있다. 제1 층(L1)의 제2 반도체 패턴들(SP2)은 2T1C DRAM의 제2 트랜지스터의 반도체 패턴들일 수 있다.
제1 층(L1)의 제4 도전 라인(CL4)은 제1 방향(D1)으로 연장할 수 있다. 제1 층(L1)의 제4 도전 라인(CL4)은 제1 층(L1)의 드레인 컨택들(DC)을 통해 제1 층(L1)의 제1 반도체 패턴들(SP1)과 연결될 수 있다. 제1 층(L1)의 제4 상기 제1 레벨에 위치할 수 있다. 제1 층(L1)의 제4 도전 라인(CL4)은 제1 층(L1)의 제1 및 제2 반도체 패턴들(SP1, SP2) 사이에 위치할 수 있다. 제1 층(L1)의 제4 도전 라인(CL4)은 도전 물질을 포함할 수 있다. 제1 층(L1)의 제4 도전 라인(CL4)은 2T1C DRAM의 게이트 라인일 수 있다.
다시 적층 구조체(SS)를 전체적으로 설명하면, 하나의 적층 구조체(SS) 내의 제1 반도체 패턴들(SP1)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다. 하나의 적층 구조체(SS) 내의 제2 반도체 패턴들(SP2)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다. 하나의 적층 구조체(SS) 내의 제1 도전 라인들(CL1)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다. 하나의 적층 구조체(SS) 내의 제4 도전 라인들(CL4) 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제2 도전 라인들(CL2)은 수직한 방향(즉, 제3 방향(D3))으로 연장할 수 있다. 제2 도전 라인들(CL2)은 제1 방향(D1)으로 서로 이격될 수 있다. 한 쌍의 제2 도전 라인들(CL2)이 제1 반도체 패턴들(SP1)을 사이에 두고 서로 제1 방향(D1)으로 이격되어 제공될 수 있다. 제2 도전 라인들(CL2)은 제1 반도체 패턴들(SP1)의 워드 라인들일 수 있다. 제2 도전 라인들(CL2)은 도전 물질을 포함할 수 있다. 제2 도전 라인들(CL2)은 2T1C DRAM의 제1 워드 라인일 수 있다.
제3 도전 라인들(CL3)은 수직한 방향(즉, 제3 방향(D3))으로 연장할 수 있다. 제3 도전 라인들(CL3)은 제1 방향(D1)으로 서로 이격될 수 있다. 한 쌍의 제3 도전 라인들(CL3)이 드레인 컨택들(DC)을 사이에 두고 서로 제1 방향(D1)으로 이격되어 제공될 수 있다. 제3 도전 라인들(CL3)은 금속 물질, 금속 질화막 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 제3 도전 라인들(CL3)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막을 포함할 수 있다. 제3 도전 라인들(CL3)은 티타늄 질화막, 티타늄 실리콘 질화막, 티타늄 알루미늄 질화막, 탄탈륨 질화막, 탄탈륨 실리콘 질화막, 탄탈륨 알루미늄 질화막 및 텅스텐 질화막과 같은 금속 질화막을 포함할 수 있다. 제3 도전 라인들(CL3)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막을 포함할 수 있다. 제3 도전 라인들(CL3)은 PtO, RuO2, 및 IrO2 와 같은 귀금속 전도성 산화막을 포함할 수 있다. 제3 도전 라인들(CL3)은 SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막을 포함할 수 있다. 제3 도전 라인들(CL3)은 2T1C DRAM의 캐패시터 전극일 수 있다. 제3 도전 라인(CL3)과 드레인 컨택(DC) 사이에 유전막(미도시)이 개재될 수 있다.
제5 도전 라인들(CL5)은 수직한 방향(즉, 제3 방향(D3))으로 연장할 수 있다. 제5 도전 라인들(CL5)은 제1 방향(D1)으로 서로 이격될 수 있다. 한 쌍의 제5 도전 라인들(CL5)이 제2 반도체 패턴들(SP2)을 사이에 두고 서로 제1 방향(D1)으로 이격되어 제공될 수 있다. 제5 도전 라인들(CL5)은 도전 물질을 포함할 수 있다. 한 쌍의 제5 도전 라인들(CL5) 중 하나는 2T1C DRAM의 제2 비트 라인일 수 있다. 한 쌍의 제5 도전 라인들(CL5) 중 다른 하나는 2T1C DRAM의 제2 워드 라인일 수 있다. 상기 제2 비트 라인은 제2 반도체 패턴(SP2)의 제1 단에 연결될 수 있고, 상기 제2 워드 라인은 제2 반도체 패턴(SP2)의 제1 단의 반대편의 제2 단에 연결될 수 있다.
하나의 제1 도전 라인(CL1)과 2개의 제2 도전 라인들(CL2) 사이에 하나의 제1 반도체 패턴(SP1)이 배치될 수 있다. 제1 반도체 패턴(SP1)과 제2 도전 라인(CL2) 사이에 제1 게이트 절연막(미도시)이 개재될 수 있다. 하나의 제4 도전 라인(CL4)과 2개의 제5 도전 라인(CL5) 사이에 하나의 제2 반도체 패턴(SP2)이 배치될 수 있다. 제2 반도체 패턴(SP2)과 제4 도전 라인(CL4) 사이에 제2 게이트 절연막(미도시)이 개재될 수 있다.
기판(100) 상에, 적층 구조체(SS)의 일 측면을 따라 제1 방향(D1)으로 연장되는 공통 소스 라인(CSL)이 제공될 수 있다. 제1 반도체 패턴들(SP1)의 일 단들은 비트 컨택들(BC) 및 제1 도전 라인들(CL1)을 통해 공통 소스 라인(CSL)에 접속될 수 있다. 공통 소스 라인(CSL)은 도전 물질을 포함할 수 있다.
도시되진 않았지만, 적층 구조체(SS)의 내의 빈 공간들은 절연 물질로 채워져 있을 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도시되진 않았지만, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 복수개의 적층 구조체들(SS)을 포함할 수 있다. 복수개의 적층 구조체들(SS)은 제2 방향(D2)으로 배열될 수 있다. 한 쌍의 적층 구조체들(SS)은 공통 소스 라인(CSL)을 사이에 두고 서로 거울 대칭일 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 본 실시예에서는, 앞서 도 1을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하 상세히 설명한다.
도 2를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 적층 구조체(SS)를 포함할 수 있다. 본 실시예에 따른 적층 구조체(SS)는 도 1의 실시예에 따른 적층 구조체(SS)에서 제3 도전 라인들(CL3)이 생략된 것일 수 있다.
도 3a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다. 도 3b, 3c, 3d, 3e, 3f 및 3g는 도 3a의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1에서 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3a, 3b, 3c, 3d, 3e, 3f 및 3g를 참조하면, 기판(100) 상에 복수개의 적층 구조체들(SS1, SS2)이 제공될 수 있다. 적층 구조체들(SS1, SS2)은 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)를 포함할 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2)은 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2)은 제2 방향(D2)으로 서로 이격되어 배열될 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2) 각각의 양 측에 공통 소스 라인들(CSL)이 제공될 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2) 사이에 하나의 공통 소스 라인(CSL)이 개재될 수 있다. 공통 소스 라인들(CSL)은 제1 및 제2 적층 구조체들(SS1, SS2)을 따라 제1 방향(D1)으로 연장될 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2) 각각은, 기판(100) 상에 순차적으로 적층된 제1 내지 제4 층들(L1, L2, L3, L4)을 포함할 수 있다. 제1 내지 제4 층들(L1, L2, L3, L4) 각각은 제1 절연막(ILD1), 반도체막(SL) 및 제2 절연막(ILD2)을 포함할 수 있다. 제1 절연막(ILD1), 반도체막(SL) 및 제2 절연막(ILD2)은 순차적으로 적층될 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은, 이들 사이의 반도체막(SL)을 다른 반도체막(SL)과 수직적으로 이격시킬 수 있다.
제1 내지 제4 층들(L1, L2, L3, L4) 각각은 제1 방향(D1)으로 연장되는 제1 도전 라인(CL1)을 더 포함할 수 있다. 예를 들어, 제1 내지 제4 층들(L1, L2, L3, L4) 각각은 제2 방향(D2)으로 서로 이격된 두 개의 제1 도전 라인들(CL1)을 포함할 수 있다. 제1 도전 라인(CL1)은 반도체막(SL)과 동일한 레벨에 위치할 수 있다. 제1 도전 라인(CL1)은 제1 및 제2 절연막들(ILD1, ILD2) 사이에 배치될 수 있다. 제1 도전 라인(CL1)은 공통 소스 라인(CSL)에 인접하여 배치될 수 있다.
제1 내지 제4 층들(L1, L2, L3, L4) 각각은 제1 방향(D1)으로 연장되는 제4 도전 라인(CL4)을 더 포함할 수 있다. 예를 들어, 제1 내지 제4 층들(L1, L2, L3, L4) 각각은 제2 방향(D2)으로 서로 이격된 두 개의 제4 도전 라인들(CL4)을 포함할 수 있다. 제4 도전 라인(CL4)은 반도체막(SL)과 동일한 레벨에 위치할 수 있다. 제4 도전 라인(CL4)은 제1 및 제2 절연막들(ILD1, ILD2) 사이에 배치될 수 있다. 예를 들어, 제1 적층 구조체(SS1)의 제1 층(L1)의 2개의 제4 도전 라인들(CL4)은 제1 적층 구조체(SS1)의 제1 층(L1)의 2개의 제1 도전 라인들(CL1) 사이에 배치될 수 있다.
반도체막(SL)은 반도체 물질을 포함할 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은 서로 다른 절연 물질을 포함할 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 각각 선택될 수 있다. 예를 들어, 제1 절연막(ILD1)은 탄소 함유 실리콘 산화막(SiOC)일 수 있고, 제2 절연막(ILD2)은 실리콘 질화막(SiN)일 수 있다.
각각의 제1 및 제2 적층 구조체들(SS1, SS2)에 있어서, 제2 층(L2) 및 제3 층(L3) 각각의 일 단은 제4 층(L4)의 일 단에 비해 제1 방향(D1)으로 더 돌출될 수 있다. 제2 층(L2)의 일 단과 제3 층(L3)의 일 단은 서로 수직적으로 정렬될 수 있다. 제1 층(L1)의 일 단은 제2 층(L2) 및 제3 층(L3) 각각의 일 단에 비해 제1 방향(D1)으로 더 돌출될 수 있다. 제1 층(L1) 및 제2 층(L2) 각각의 타 단은 제3 층(L3) 및 제4 층(L4) 각각의 타 단에 비해 제1 방향(D1)의 반대 방향으로 더 돌출될 수 있다. 제1 층(L1)의 타 단과 제2 층(L2)의 타 단은 서로 수직적으로 정렬될 수 있다. 제3 층(L3)의 타 단과 제4 층(L4)의 타 단은 서로 수직적으로 정렬될 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2) 각각을 관통하는 제1 홀(HO1)이 형성되어 있을 수 있다. 각각의 반도체막들(SL)은 제1 홀(HO1)에 의해 정의된 제1 반도체 패턴들(SP1)을 포함할 수 있다.
각각의 제1 반도체 패턴들(SP1)은 제1 채널(CH1), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 제1 채널(CH1)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 제1 반도체 패턴들(SP1)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장할 수 있다.
각각의 제1 반도체 패턴들(SP1)은 비트 컨택(BC)을 통해 제1 도전 라인(CL1)과 연결될 수 있다. 비트 컨택(BC)은 제1 홀들(HO1) 사이에 배치될 수 있다. 비트 컨택(BC)은 제1 및 제2 절연막들(ILD1, ILD2) 사이에 배치될 수 있다.
각각의 제1 반도체 패턴들(SP1)은 드레인 컨택(DC)을 통해 제4 도전 라인(CL4)과 연결될 수 있다. 드레인 컨택(DC)은 제1 홀들(HO1) 사이에 배치될 수 있다. 드레인 컨택(DC)은 제1 및 제2 절연막들(ILD1, ILD2) 사이에 배치될 수 있다.
적층 구조체(SS1, SS2)를 관통하는 제1 홀(HO1) 내에 수직하게(즉, 제3 방향(D3)) 연장되는 제2 도전 라인들(CL2)이 제공될 수 있다. 다시 말하면, 제2 도전 라인들(CL2)이 각각의 제1 및 제2 적층 구조체들(SS1, SS2)을 관통할 수 있다. 각각의 제1 반도체 패턴들(SP) 양 측에 한 쌍의 제2 도전 라인들(CL2)이 제공될 수 있다. 일 예로, 한 쌍의 제2 도전 라인들(CL2)은 하나의 워드 라인을 구성할 수 있다. 다른 예로, 한 쌍의 제2 도전 라인들(CL2) 중 하나는 워드 라인일 수 있고, 다른 하나는 백 게이트일 수 있다.
적층 구조체(SS1, SS2)를 관통하는 제1 홀(HO1) 내에 수직하게(즉, 제3 방향(D3)) 연장되는 제3 도전 라인들(CL3)이 제공될 수 있다. 다시 말하면, 제3 도전 라인들(CL3)이 각각의 제1 및 제2 적층 구조체들(SS1, SS2)을 관통할 수 있다. 각각의 드레인 컨택(DC) 양 측에 한 쌍의 제3 도전 라인들(CL3)이 제공될 수 있다. 일 예로, 한 쌍의 제3 도전 라인들(CL3)은 캐패시터 전극들일 수 있다.
각각의 제1 홀들(HO1)에 의해 노출되는 적층 구조체(SS1, SS2)의 내측벽 상에 게이트 절연막(GI)이 제공될 수 있다. 각각의 제1 반도체 패턴들(SP1)과 각각의 제2 도전 라인들(CL2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 제1 반도체 패턴(SP1)과 제2 도전 라인(CL2) 사이의 게이트 절연막(GI)이 제1 게이트 절연막으로 정의될 수 있다. 각각의 드레인 컨택들(DC)과 각각의 제3 도전 라인들(CL3) 사이에 게이트 절연막(GI)이 개재될 수 있다. 드레인 컨택(DC)과 제3 도전 라인(CL3) 사이의 게이트 절연막(GI)이 유전막으로 정의될 수 있다.
각각의 제1 홀들(HO1) 내에 제2 및 제3 도전 라인들(CL2, CL3)을 덮는 수직 절연 패턴들(VIP)이 제공될 수 있다. 수직 절연 패턴(VIP)은 서로 인접하는 한 쌍의 제2 도전 라인들(CL2) 사이에 개재될 수 있다. 수직 절연 패턴(VIP)은 서로 인접하는 한 쌍의 제3 도전 라인들(CL3) 사이에 개재될 수 있다. 수직 절연 패턴(VIP)은 서로 인접하는 한 쌍의 제1 반도체 패턴들(SP1) 사이에 개재될 수 있다. 수직 절연 패턴(VIP)은 서로 인접하는 한 쌍의 비트 컨택들(BC) 사이에 개재될 수 있다. 수직 절연 패턴(VIP)은 서로 인접하는 한 쌍의 드레인 컨택들(DC) 사이에 개재될 수 있다. 수직 절연 패턴(VIP)은 제3 방향(D3)으로 연장되는 기둥 형태를 가질 수 있다. 예를 들어, 수직 절연 패턴들(VIP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2) 각각을 관통하는 제2 홀(HO2) 및 제3 홀(HO3)이 형성되어 있을 수 있다. 평면적 관점에서, 제3 홀(HO3)은 인접하는 제2 홀들(HO2) 사이에 형성될 수 있다. 각각의 반도체막들(SL)은 제2 홀(HO2) 및 제3 홀(HO3)에 의해 정의된 제2 반도체 패턴들(SP2)을 포함할 수 있다.
각각의 제2 반도체 패턴들(SP2)은 제2 채널(CH2), 제3 불순물 영역(SD3) 및 제4 불순물 영역(SD4)을 포함할 수 있다. 제2 채널(CH2)은 제3 및 제4 불순물 영역들(SD3, SD4) 사이에 개재될 수 있다. 제2 반도체 패턴들(SP2)은 게이트 절연막(GI)을 사이에 두고 제4 도전 라인(CL4)과 제2 방향(D2)으로 이격될 수 있다. 제2 반도체 패턴(SP2)과 제4 도전 라인(CL4) 사이의 게이트 절연막(GI)이 제2 게이트 절연막으로 정의될 수 있다. 제2 반도체 패턴들(SP2)은 제1 방향(D1)으로 연장할 수 있다.
적층 구조체(SS1, SS2)를 관통하는 제2 홀(HO2) 내에 수직하게(즉, 제3 방향(D3)) 연장되는 제5 도전 라인들(CL5)이 제공될 수 있다. 다시 말하면, 제5 도전 라인들(CL5)이 각각의 제1 및 제2 적층 구조체들(SS1, SS2)을 관통할 수 있다. 각각의 제2 반도체 패턴들(SP2) 양 측에 한 쌍의 제5 도전 라인들(CL5)이 제공될 수 있다.
각각의 제2 홀들(HO2)에 의해 노출되는 적층 구조체(SS1, SS2)의 내측벽의 일 부분 상에 게이트 절연막(GI)이 제공될 수 있다. 제2 홀들(HO2)에 의해 노출되는 제2 반도체 패턴들(SP2)의 측면 상에는 게이트 절연막(GI)이 제공되지 않을 수 있다. 다시 말하면, 제2 반도체 패턴들(SP2) 각각의 제3 및 제4 불순물 영역들(SD3, SD4) 상에는 게이트 절연막(GI)이 제공되지 않을 수 있다. 제2 홀들(HO2)에 의해 노출되는 제4 도전 라인들(CL4)의 측면 상에는 게이트 절연막(GI)이 제공될 수 있다.
각각의 제2 홀들(HO2) 내에 제5 도전 라인들(CL5)을 덮는 수직 절연 패턴들(VIP)이 제공될 수 있다. 수직 절연 패턴(VIP)은 서로 인접하는 한 쌍의 제5 도전 라인들(CL5) 사이에 개재될 수 있다. 수직 절연 패턴(VIP)은 서로 인접하는 한 쌍의 제2 반도체 패턴들(SP2) 사이에 개재될 수 있다.
각각의 제3 홀들(HO3) 내에 수직 절연 패턴들(VIP)이 제공될 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2)을 덮는 층간 절연막(110)이 제공될 수 있다. 예를 들어, 층간 절연막(110)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 각각의 제1 및 제2 적층 구조체들(SS1, SS2) 상에 제3 절연막(ILD3) 및 제4 절연막(ILD4)이 제공될 수 있다. 제3 절연막(ILD3) 상에 제4 절연막(ILD)이 제공될 수 있다. 층간 절연막(110)의 상면, 제4 절연막들(ILD4)의 상면들, 제2 도전 라인들(CL2)의 상면들, 제3 도전 라인들(CL3)의 상면들, 제5 도전 라인들(CL5)의 상면들 및 공통 소스 라인들(CSL)의 상면들은 서로 공면을 이룰 수 있다.
도 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 4b, 5b, 6b, 7b, 8b, 9b, 10b 및 11b는 각각 도 4a, 5a, 6a, 7a, 8a, 9a, 10a 및 11a의 A-A'선에 따른 단면도들이다. 도 5c, 6c, 7c, 8c, 9c, 10c 및 11c는 각각 도 5a, 6a, 7a, 8a, 9a, 10a 및 11a의 B-B'선에 따른 단면도들이다. 도 7d, 8d, 9d, 10d 및 11d는 각각 도 7a, 8a, 9a, 10a 및 11a의 C-C'선에 따른 단면도들이다. 도 8e, 9e, 10e 및 11e는 각각 도 7a, 8a, 9a, 10a 및 11a의 D-D'선에 따른 단면도들이다. 도 8f, 9f, 10f 및 11f는 각각 도 7a, 8a, 9a, 10a 및 11a의 E-E'선에 따른 단면도들이다. 도 10g 및 11g는 각각 도 10a 및 11a의 F-F'선에 따른 단면도들이다.
도 4a 및 4b를 참조하면, 기판(100) 상에 몰드 구조체(MS)가 형성될 수 있다. 몰드 구조체(MS)를 형성하는 것은, 순차적으로 적층된 제1 내지 제4 층들(L1, L2, L3, L4)을 형성하는 것을 포함할 수 있다. 몰드 구조체(MS)의 양 단은 계단식 구조를 갖도록 형성될 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 제1 절연막(ILD1), 반도체막(SL) 및 제2 절연막(ILD2)을 포함할 수 있다. 제1 절연막(ILD1), 반도체막(SL) 및 제2 절연막(ILD2)은 순차적으로 형성될 수 있다. 반도체막(SL)은 반도체 물질을 포함할 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은 서로 다른 절연 물질을 포함할 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은 서로 식각 선택성이 있을 수 있다. 제1 절연막(ILD1) 및 제2 절연막(ILD2)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 각각 선택될 수 있다. 예를 들어, 제1 절연막(ILD1)은 탄소 함유 실리콘 산화막(SiOC)으로 형성될 수 있고, 제2 절연막(ILD2)은 실리콘 질화막(SiN)으로 형성될 수 있다.
몰드 구조체(MS) 상에 제3 절연막(ILD3) 및 제4 절연막(ILD4)이 형성될 수 있다. 제3 절연막(ILD3) 및 제4 절연막(ILD4)은 서로 식각 선택성을 가질 수 있다. 몰드 구조체(MS)를 덮는 층간 절연막(110)이 형성될 수 있다. 층간 절연막(110)의 상면은 제4 절연막(ILD4)의 상면과 공면을 이룰 수 있다. 층간 절연막(110)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 이용하여 형성될 수 있다.
도 5a, 5b 및 5c를 참조하면, 몰드 구조체(MS)를 패터닝하여, 제1 내지 제4 층들(L1, L2, L3, L4)을 관통하는 제1 홀들(HO) 및 제2 홀들(HO2)이 형성될 수 있다. 제1 및 제2 홀들(HO1, HO2)에 의해 기판(100)의 상면이 노출될 수 있다. 각각의 제1 및 제2 홀들(HO1, HO2)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제1 홀들(HO1)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 제2 홀들(HO2)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 적층 구조체(SS1)에서, 제1 방향(D1)을 따라 배열된 제1 홀들(HO1)로 구성된 제1 열, 제1 방향(D1)을 따라 배열된 제1 홀들(HO1)로 구성된 제2 열, 제1 방향(D1)을 따라 배열된 제2 홀들(HO2)로 구성된 제3 열이 정의될 수 있다. 제3 열은 제1 및 제2 열들 사이에 배치될 수 있다. 제1 및 제2 홀들(HO1, HO2)은 제3 방향(D3)을 따라 제1 내지 제4 층들(L1, L2, L3, L4)을 관통할 수 있다.
제1 홀들(HO1)에 의해, 각각의 반도체막들(SL)에 제1 반도체 패턴들(SP1)이 정의될 수 있다. 제1 반도체 패턴(SP1)을 사이에 두고, 제1 홀들(HO1)이 제1 방향(D1)으로 서로 이격될 수 있다.
제2 홀들(HO2)에 의해, 각각의 반도체막들(SL)에 제3 반도체 패턴들(SP3)이 정의될 수 있다. 제3 반도체 패턴(SP3)을 사이에 두고, 제2 홀들(HO2)이 제1 방향(D1)으로 서로 이격될 수 있다.
서로 인접하는 제1 및 제3 반도체 패턴들(SP1, SP3) 사이에 제4 반도체 패턴(SP4, 도 8e 참조)이 정의될 수 있다. 제4 반도체 패턴(SP4)은 제1 방향(D1)으로 연장할 수 있다. 제4 반도체 패턴(SP4)은 후술하는 제4 도전 라인(CL4)이 형성될 위치를 정의할 수 있다. 하나의 제4 반도체 패턴(SP4)에 복수개의 제1 반도체 패턴들(SP1) 및 복수개의 제3 반도체 패턴들(SP3)이 연결될 수 있다. 복수개의 제3 반도체 패턴들(SP3)이 2개의 평행하는 제4 반도체 패턴들(SP4) 사이에 개재될 수 있다.
도 6a, 6b 및 6c를 참조하면, 제1 및 제2 홀들(HO1, HO2)에 의해 노출되는 몰드 구조체(MS)의 측벽들 상에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 예를 들어, 게이트 절연막(GI)은 고유전 물질을 이용하여 콘포멀하게 형성될 수 있다.
각각의 제1 및 제2 홀들(HO1, HO2)을 부분적으로 채우는 예비 도전 라인들(PCL)이 형성될 수 있다. 예비 도전 라인들(PCL)은 제1 및 제2 홀들(HO1, HO2)에 의해 노출되는 몰드 구조체(MS)의 측벽들 상에 형성될 수 있다.
예비 도전 라인들(PCL)을 형성하는 것은, 게이트 절연막(GI) 상에 도전막을 콘포멀하게 형성하는 것, 및 상기 도전막 상에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 상기 도전막은 금속(텅스텐, 티타늄, 탄탈륨 등)을 이용하여 형성될 수 있다.
예비 도전 라인들(PCL)을 형성한 후, 절연 물질(IM)이 증착될 수 있다. 절연 물질은 제1 및 제2 홀들(HO1, HO2)을 완전히 채우도록 형성될 수 있다. 절연 물질(IM)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 7a, 7b, 7c 및 7d를 참조하면, 층간 절연막(110)의 상면 및 제4 절연막(ILD4)의 상면이 노출될 때까지 절연 물질(IM) 및 게이트 절연막(GI) 상에 평탄화 공정이 수행될 수 있다.
층간 절연막(110) 및 제4 절연막(ILD4) 상에 제1 개구부들(OP1)을 포함하는 제1 마스크 패턴(MA1)이 형성될 수 있다. 평면적 관점에서, 제1 개구부들(OP1)은 제1 및 제2 홀들(HO1, HO2)과 중첩될 수 있다.
제1 마스크 패턴(MA1)은 제1 닫힘 영역들(CR1) 및 제2 닫힘 영역들(CR2)을 포함할 수 있다. 제1 및 제2 닫힘 영역들(CR1, CR2)은 서로 인접하는 제1 개구부들(OP1) 사이의 영역들일 수 있다. 제1 및 제2 닫힘 영역들(CR1, CR2)은 제1 방향(D1)으로 연장할 수 있다. 제1 닫힘 영역들(CR1)은 후술할 제2 도전 라인들(CL2)이 형성될 위치를 정의할 수 있다. 제2 닫힘 영역들(CR2)은 후술할 제3 도전 라인들(CL3)이 형성될 위치를 정의할 수 있다.
제1 개구부들(OP1)에 의해 노출되는 절연 물질(IM)이 제거될 수 있다. 절연 물질(IM)은 이방성 식각 공정에 의해 제거될 수 있다. 따라서, 제1 마스크 패턴(MA1)의 제1 및 제2 닫힘 영역들(CR1, CR2) 아래에 존재하는 절연 물질(IM)은 제거되지 않고 잔류할 수 있다.
제1 개구부들(OP1)에 의해 노출되는 예비 도전 라인들(PCL)이 제거되어, 제2 및 제3 도전 라인들(CL2, CL3)이 형성될 수 있다. 예비 도전 라인들(PCL)은 이방성 식각 공정에 의해 제거될 수 있다. 따라서, 제1 마스크 패턴(MA1)의 제1 및 제2 닫힘 영역들(CR1, CR2) 아래에 존재하는 예비 도전 라인들(PCL)은 제거되지 않고 잔류할 수 있다. 잔류하는 예비 도전 라인들(PCL)은 제2 및 제3 도전 라인들(CL2, CL3)을 구성할 수 있다. 상기 이방성 식각 공정에 의해, 제2 도전 라인들(CL2)은 서로 이격되어 형성될 수 있고, 제3 도전 라인들(CL3)은 서로 이격되어 형성될 수 있다. 제2 및 제3 도전 라인들(CL2, CL3)은 수직하게(즉, 제3 방향(D3)) 연장되는 라인 형태를 가질 수 있다. 서로 인접하는 한 쌍의 제2 도전 라인들(CL2) 사이에는 잔류하는 절연 물질(IM)이 개재될 수 있다. 서로 인접하는 한 쌍의 제3 도전 라인들(CL3) 사이에는 잔류하는 절연 물질(IM)이 개재될 수 있다.
도 8a, 8b, 8c, 8d, 8e 및 8f를 참조하면, 제1 마스크 패턴(MA1)이 제거될 수 있다. 각각의 제1 및 제2 홀들(HO1, HO2) 내의 빈 영역에 절연 물질을 추가로 증착하여, 각각의 제1 및 제2 홀들(HO1, HO2)을 채우는 수직 절연 패턴(VIP)이 형성될 수 있다. 평탄화 공정을 수행하여, 층간 절연막(110) 및 제4 절연막(ILD4) 상에 증착된 절연 물질은 제거될 수 있다. 예를 들어, 추가로 증착되는 절연 물질은 잔류하는 절연 물질(IM)과 동일한 물질을 포함할 수 있다. 다른 예로, 추가로 증착되는 절연 물질은, 잔류하는 절연 물질(IM)과 다른 물질을 포함할 수 있으며, 이는 특별히 제한되는 것은 아니다.
서로 인접하는 한 쌍의 제1 반도체 패턴들(SP1) 사이에 수직 절연 패턴(VIP)이 개재될 수 있다. 서로 인접하는 한 쌍의 제2 도전 라인들(CL2) 사이에 수직 절연 패턴(VIP)이 개재될 수 있다. 서로 인접하는 한 쌍의 제3 도전 라인들(CL3) 사이에 수직 절연 패턴(VIP)이 개재될 수 있다. 서로 인접하는 한 쌍의 제3 반도체 패턴들(SP3) 사이에 수직 절연 패턴(VIP)이 개재될 수 있다.
몰드 구조체(MS) 상에 제2 마스크 패턴(MA2)이 형성될 수 있다. 제2 마스크 패턴(MA2)은 제1 방향(D1)으로 연장되는 라인 형태의 제2 개구부들(OP2)을 포함할 수 있다.
제2 마스크 패턴(MA2)을 식각 마스크로 몰드 구조체(MS)를 패터닝하여, 복수개의 적층 구조체들(SS1, SS2)이 형성될 수 있다. 예를 들어, 몰드 구조체(MS)가 패터닝되어 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)가 형성될 수 있다. 상기 패터닝 공정으로 인해, 적층 구조체들(SS1, SS2) 사이에 트렌치들(TR)이 정의될 수 있다. 각각의 트렌치들(TR)은 기판(100)의 상면의 일부를 노출할 수 있다. 평면적 관점에서, 트렌치들(TR)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
트렌치들(TR)을 통해 제1 및 제2 적층 구조체들(SS1, SS2)의 측벽들이 노출될 수 있다. 트렌치들(TR)을 통해 노출된 반도체막(SL)을 선택적으로 식각하여, 제1 리세스들(RS1) 및 제2 리세스들(RS2)이 형성될 수 있다. 반도체막(SL)을 선택적으로 식각하는 것은, 반도체막(SL)을 선택적으로 식각할 수 있는 식각액을 이용한 등방성 식각 공정을 통해 수행될 수 있다.
상기 등방성 식각 공정은, 트렌치들(TR)을 통해 노출된 반도체막(SL)을 식각하여 제1 리세스들(RS1)을 형성하는 것, 상기 제1 리세스들(RS1)을 통해 노출된 제1 반도체 패턴들(SP1)을 식각하여 제2 리세스들(RS2)을 형성하는 것을 포함할 수 있다.
상기 제1 리세스들(RS1)은 제1 방향(D1)으로 연장할 수 있다. 상기 제1 리세스(RS1)는 후술하는 제1 도전 라인(CL1)이 형성될 위치를 정의할 수 있다. 하나의 제1 리세스(RS1)에 의해 복수개의 제1 반도체 패턴들(SP1)이 노출될 수 있다.
상기 제2 리세스들(RS2)은 수직 절연 패턴(VIP)을 사이에 두고 서로 제1 방향(D1)으로 이격될 수 있다. 상기 제2 리세스(RS2)는 후술하는 비트 컨택(BC)이 형성될 위치를 정의할 수 있다. 복수개의 제2 리세스들(RS2)이 하나의 제1 리세스(RS1)와 연결될 수 있다. 하나의 제2 리세스(RS2)에 의해 하나의 제1 반도체 패턴(SP1)이 노출될 수 있다. 제2 리세스(RS2)에 의해 제1 반도체 패턴(SP1)의 제2 방향(D2)으로의 폭이 줄어들 수 있다.
도 9a, 9b, 9c, 9d, 9e 및 9f를 참조하면, 트렌치들(TR), 제1 리세스들(RS1) 및 제2 리세스들(RS2)을 통해 노출된 제1 반도체 패턴들(SP1)의 측벽들에 불순물을 도핑하여, 제1 불순물 영역들(SD1)이 형성될 수 있다.
제2 리세스들(RS2) 내에 비트 컨택들(BC)이 형성될 수 있다. 각각의 비트 컨택들(BC)은 각각의 제2 리세스들(RS2)을 채우면서 형성될 수 있다.
제1 리세스들(RS1) 내에 제1 도전 라인들(CL1)이 형성될 수 있다. 각각의 제1 도전 라인들(CL1)은 각각의 제1 리세스들(RS1)을 채우면서 형성될 수 있다. 하나의 제1 도전 라인(CL1)에 복수개의 비트 컨택들(BC)이 연결될 수 있다.
비트 컨택들(BC)과 제1 도전 라인들(CL1)은 동시에 형성될 수 있다. 구체적으로, 비트 컨택들(BC)과 제1 도전 라인들(CL1)을 형성하는 것은, 제1 및 제2 리세스들(RS1, RS2)을 채우는 도전막을 형성하는 것, 및 등방성 식각 공정을 통해 상기 도전막을 선택적으로 식각하는 것을 포함할 수 있다.
트렌치들(TR)을 채우는 공통 소스 라인들(CSL)이 형성될 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2) 사이에 공통 소스 라인(CSL)이 개재될 수 있다. 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 하나의 공통 소스 라인(CSL)에 복수개의 제1 도전 라인들(CL1)이 연결될 수 있다.
도 10a, 10b, 10c, 10d, 10e, 10f 및 10g를 참조하면, 제1 및 제2 적층 구조체들(SS1, SS2) 상에 제3 개구부들(OP3)을 갖는 제3 마스크 패턴(MA3)이 형성될 수 있다. 제3 개구부들(OP3)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 평면적 관점에서, 제3 개구부들(OP3)은 적층 구조체들(SS1, SS2)의 제3 반도체 패턴들(SP3)을 가로지를 수 있다.
제3 마스크 패턴(MA3)을 식각 마스크로 제1 및 제2 적층 구조체들(SS1, SS2)을 식각할 수 있다. 상기 식각 공정을 통해, 제4 절연막(ILD4), 제3 절연막(ILD3), 제2 절연막들(ILD2), 제1 절연막들(ILD1) 및 제3 반도체 패턴들(SP3)이 선택적으로 제거될 수 있다.
제3 마스크 패턴(MA3)에 의한 식각 공정에 의해, 제3 홀들(HO3)이 형성될 수 있다. 제3 홀들(HO3)에 의해 기판(100)의 상면이 노출될 수 있다. 제3 홀들(HO3)은 제1 방향(D1)으로 서로 인접하는 수직 절연 패턴들(VIP) 사이에 형성될 수 있다. 제3 홀(HO3)에 의해 하나의 제3 반도체 패턴(SP3)이 2개의 제5 반도체 패턴들로 분리될 수 있다. 서로 분리되어 제2 방향(D2)으로 이격된 2개의 제5 반도체 패턴들 사이에 제3 홀(HO3)이 배치될 수 있다. 제3 홀들(HO3)에 의해 제5 반도체 패턴들의 측벽이 노출될 수 있다.
제3 홀들(HO3)을 통해 노출된 반도체막(SL)을 선택적으로 식각하여, 제3 리세스들(RS3), 제4 리세스들(RS4) 및 제5 리세스들(RS5)이 형성될 수 있다.
상기 제3 내지 제5 리세스들(RS3, RS4, RS5)을 형성하는 것은, 제3 홀들(HO3)을 통해 노출된 제5 반도체 패턴들을 식각하여 제3 리세스들(RS3)을 형성하는 것, 상기 제3 리세스들(RS3)을 통해 노출된 제4 반도체 패턴들(SP4)을 식각하여 제4 리세스들(RS4)을 형성하는 것, 상기 제4 리세스들(RS4)을 통해 노출된 제1 반도체 패턴들(SP1)을 식각하여 제5 리세스들(RS5)을 형성하는 것을 포함할 수 있다. 복수개의 제3 리세스들(RS3)은 하나의 제4 리세스(RS4)와 연결될 수 있다. 복수개의 제5 리세스들(RS5)은 하나의 제4 리세스(RS4)와 연결될 수 있다.
상기 제3 리세스들(RS3)은 수직 절연 패턴(VIP)을 사이에 두고 서로 제1 방향(D1)으로 이격될 수 있다. 상기 제3 리세스(RS3)는 후술하는 제2 반도체 패턴(SP2)이 형성될 위치를 정의할 수 있다.
상기 제4 리세스들(RS4)은 제1 방향(D1)으로 연장할 수 있다. 상기 제4 리세스(RS4)는 후술하는 제4 도전 라인(CL4)이 형성될 위치를 정의할 수 있다.
상기 제5 리세스들(RS5)은 수직 절연 패턴(VIP)을 사이에 두고 서로 제1 방향(D1)으로 이격될 수 있다. 상기 제5 리세스(RS5)는 후술하는 드레인 컨택(DC)이 형성될 위치를 정의할 수 있다. 제5 리세스(RS5)에 의해 제1 반도체 패턴(SP1)의 제2 방향(D2)으로의 폭이 줄어들 수 있다.
도 11a, 11b, 11c, 11d, 11e, 11f 및 11g를 참조하면, 제3 홀들(HO3), 제3 내지 제5 리세스들(RS3, RS4, RS5)을 통해 노출된 제1 반도체 패턴들(SP1)의 측벽들에 불순물을 도핑하여, 제2 불순물 영역들(SD2)이 형성될 수 있다. 제1 및 제2 불순물 영역들(SD2) 사이에 제1 채널(CH1)이 정의될 수 있다.
제5 리세스들(RS5) 내에 드레인 컨택들(DC)이 형성될 수 있다. 각각의 드레인 컨택들(DC)은 각각의 제5 리세스들(RS5)을 채우면서 형성될 수 있다.
제4 리세스들(RS4) 내에 제4 도전 라인들(CL4)이 형성될 수 있다. 각각의 제4 도전 라인들(CL4)은 각각의 제4 리세스들(RS4)을 채우면서 형성될 수 있다.
드레인 컨택들(DC)과 제4 도전 라인들(CL4)은 동시에 형성될 수 있다. 구체적으로, 드레인 컨택들(DC)과 제4 도전 라인들(CL4)을 형성하는 것은, 제4 및 제5 리세스들(RS4, RS5)을 채우는 도전막을 형성하는 것, 및 등방성 식각 공정을 통해 상기 도전막을 선택적으로 식각하는 것을 포함할 수 있다.
제3 리세스들(RS3)에 의해 노출된 제4 도전 라인들(CL4)의 측벽들 상에 게이트 절연막(GI)을 형성할 수 있다.
제3 리세스들(RS3) 내에 제2 반도체 패턴들(SP2)이 형성될 수 있다. 각각의 제2 반도체 패턴들(SP2)은 각각의 제3 리세스들(RS3)을 채우면서 형성될 수 있다.
제3 홀들(HO3) 내의 빈 영역에 절연 물질을 증착하여, 각각의 제3 홀들(HO3)을 채우는 수직 절연 패턴(VIP)이 형성될 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2) 상에 제4 개구부들(OP4)을 갖는 제4 마스크 패턴(MA4)이 형성될 수 있다. 제4 개구부들(OP4)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 평면적 관점에서, 제4 개구부들(OP4)은 적층 구조체들(SS1, SS2)의 제2 반도체 패턴들(SP2)을 가로지를 수 있다.
제4 마스크 패턴(MA4)을 식각 마스크로 제1 및 제2 적층 구조체들(SS1, SS2)을 식각할 수 있다. 상기 식각 공정을 통해, 수직 절연 패턴들(VIP) 및 게이트 절연막(GI)이 선택적으로 제거될 수 있다.
제4 마스크 패턴(MA4)에 의한 식각 공정에 의해, 제4 홀들(HO4)이 형성될 수 있다. 제4 홀들(HO4)에 의해 기판(100)의 상면이 노출될 수 있다. 제2 방향(D2)으로 인접하는 2개의 제4 홀들(HO4)이 수직 절연 패턴(VIP)을 사이에 두고 이격될 수 있다. 제1 방향(D1)으로 인접하는 2개의 제4 홀들(HO4)이 제2 반도체 패턴(SP2)을 사이에 두고 이격될 수 있다. 제4 홀들(HO4)에 의해 제2 반도체 패턴들(SP2)의 측벽들이 노출될 수 있다.
다시 도 3a, 3b, 3c, 3d, 3e, 3f 및 3g를 참조하면, 제4 홀들(HO4)을 통해 노출된 제2 반도체 패턴들(SP2)의 측벽들에 불순물을 도핑하여, 제3 불순물 영역들(SD3) 및 제4 불순물 영역들(SD4)을 형성할 수 있다. 제3 및 제4 불순물 영역들(SD3, SD4) 사이에 제2 채널(CH2)이 정의될 수 있다.
제2 반도체 패턴들(SP2)의 양 측벽들 상에 제5 도전 라인들(CL5)이 형성될 수 있다. 제5 도전 라인들(CL5)을 형성하는 것은, 제4 홀(HO4) 내에 예비 도전 라인들을 형성하는 것, 및 제5 마스크 패턴을 이용하여 제5 도전 라인들(CL5)을 제외한 예비 도전 라인들을 제거하는 것을 포함할 수 있다.
제5 도전 라인들(CL5)은 서로 이격되어 형성될 수 있다. 제5 도전 라인들(CL5)은 수직하게(즉, 제3 방향(D3)) 연장되는 라인 형태를 가질 수 있다. 제4 홀(HO4)을 완전히 채우는 수직 절연 패턴(VIP)을 형성할 수 있다. 수직 절연 패턴(VIP)은 서로 인접하는 한 쌍의 제5 도전 라인들(CL5) 사이에 개재될 수 있다.
도 12a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 12b, 12c, 12d 및 12e는 도 12a의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 12a, 12b, 12c, 12d 및 12e를 참조하면, 도 9a, 9b, 9c, 9d, 9e 및 9f에 따라 형성된 제1 및 제2 적층 구조체들(SS1, SS2) 상에 제5 개구부들(OP5)을 갖는 제5 마스크 패턴(MA5)이 형성될 수 있다. 제5 개구부들(OP5)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 평면적 관점에서, 제5 개구부들(OP5)은 적층 구조체들(SS1, SS2)의 제1 반도체 패턴들(SP1)을 가로지를 수 있다.
제5 마스크 패턴(MA5)을 식각 마스크로 제1 및 제2 적층 구조체들(SS1, SS2)을 식각할 수 있다. 상기 식각 공정을 통해, 수직 절연 패턴(VIP) 및 게이트 절연막(GI)이 선택적으로 제거될 수 있다.
제5 마스크 패턴(MA5)에 의한 식각 공정에 의해, 제5 홀들(HO5)이 형성될 수 있다. 제5 홀들(HO5)에 의해 기판(100)의 상면이 노출될 수 있다. 제5 홀(HO5)은 제1 홀(HO1)의 일부와 중첩될 수 있다. 다시 말하면, 제5 홀(HO5)의 형성에 의해, 제1 홀(HO1) 내의 수직 절연 패턴(VIP) 및 게이트 절연막(GI)이 제거되어, 제1 홀(HO)의 일부가 다시 개방될 수 있다.
제5 홀들(HO5)은 제4 반도체 패턴들(SP4)의 측벽들 및 제1 반도체 패턴들(SP1)의 측벽들을 노출시킬 수 있다.
제5 홀들(HO5)을 통해 노출된 반도체막(SL)을 선택적으로 식각하여, 제4 리세스들(RS4) 및 제5 리세스들(RS5)이 형성될 수 있다.
상기 제4 및 제5 리세스들(RS4, RS5)을 형성하는 것은, 제5 홀들(HO5)을 통해 노출된 제4 반도체 패턴들(SP4)을 식각하여 제4 리세스들(RS4)을 형성하는 것, 제5 홀들(HO5)을 통해 노출된 제1 반도체 패턴들(SP1)을 식각하여 제5 리세스들(RS5)을 형성하는 것을 포함할 수 있다.
상기 제4 리세스들(RS4)은 제1 방향(D1)으로 연장할 수 있다. 상기 제4 리세스(RS4)는 후술하는 제4 도전 라인(CL4)이 형성될 위치를 정의할 수 있다. 하나의 제4 리세스(RS4)가 복수개의 제5 홀들(HO5)과 연결될 수 있다. 제4 리세스들(RS4)에 의해 제3 반도체 패턴들(SP3)의 측벽들이 노출될 수 있다.
상기 제5 리세스들(RS5)은 수직 절연 패턴(VIP)을 사이에 두고 서로 제1 방향(D1)으로 이격될 수 있다. 상기 제5 리세스들(RS5)은 제5 홀(HO5)을 사이에 두고 서로 제1 방향(D1)으로 이격될 수 있다(도 12e 참조). 상기 제5 리세스(RS5)는 후술하는 드레인 컨택(DC)이 형성될 위치를 정의할 수 있다. 복수개의 제5 리세스들(RS5)은 하나의 제4 리세스(RS4)와 연결될 수 있다. 제5 리세스(RS5)에 의해 제1 반도체 패턴(SP1)의 제2 방향(D2)으로의 폭이 줄어들 수 있다.
다시 도 3b, 3c, 3d, 3e, 3f 및 3g를 참조하면, 제1 반도체 패턴들(SP1)의 측벽들에 불순물을 도핑하여, 제2 불순물 영역들(SD2)이 형성될 수 있다. 제3 반도체 패턴들(SP3)의 측벽들에 게이트 절연막(GI)을 형성할 수 있다. 제5 리세스(RS5)를 채우는 드레인 컨택(DC)을 형성할 수 있다. 제4 리세스(RS4)를 채우는 제4 도전 라인(CL4)을 형성할 수 있다. 제3 반도체 패턴(SP3)을 패터닝하여, 2개의 제2 반도체 패턴들(SP2)로 분리시킬 수 있다. 제2 반도체 패턴들(SP2)의 측벽들을 노출시킬 수 있다. 제2 반도체 패턴들(SP2)의 측벽들에 불순물을 도핑하여, 제3 및 제4 불순물 영역들(SD3, SD4)이 형성될 수 있다. 제2 반도체 패턴들(SP2)의 측벽들 상에 제5 도전 라인들(CL5)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판;
    상기 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은:
    제1 방향으로 연장되는 제1 비트 라인 및 게이트 라인,
    상기 제1 비트 라인 및 상기 게이트 라인 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 반도체 패턴, 및
    제1 게이트 절연막을 사이에 두고 상기 게이트 라인과 인접하며, 상기 제1 방향으로 연장되는 제2 반도체 패턴을 포함하고;
    상기 제1 반도체 패턴의 일 측에 인접하고, 상기 적층 구조체를 수직하게 관통하는 제1 워드 라인;
    상기 제2 반도체 패턴의 제1 단에 연결되고, 상기 적층 구조체를 수직하게 관통하는 제2 비트 라인; 및
    상기 제2 반도체 패턴의 상기 제1 단의 반대편의 제2 단에 연결되고, 상기 적층 구조체를 수직하게 관통하는 제2 워드 라인을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 비트 라인은 상기 제1 반도체 패턴과 비트 컨택을 통해 연결되는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 게이트 라인은 상기 제1 반도체 패턴과 드레인 컨택을 통해 연결되는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제1 워드 라인은 제2 게이트 절연막을 사이에 두고 상기 제1 반도체 패턴과 서로 이격되는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제2 비트 라인은 상기 제2 반도체 패턴과 접촉하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 제2 워드 라인은 상기 제2 반도체 패턴과 접촉하는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 제1 워드 라인 및 상기 게이트 라인 사이에서, 상기 적층 구조체를 수직하게 관통하는 캐패시터 전극을 더 포함하는 반도체 메모리 소자.
  8. 기판;
    상기 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은:
    제1 방향으로 연장되는 제1 비트 라인 및 게이트 라인,
    상기 제1 비트 라인 및 게이트 라인과 전기적으로 연결되는 제1 반도체 패턴, 및
    상기 게이트 라인과 제1 게이트 절연막을 사이에 두고 인접하는 제2 반도체 패턴을 포함하고;
    제2 게이트 절연막을 사이에 두고 상기 제1 반도체 패턴의 일 측에 인접하고, 상기 적층 구조체를 수직하게 관통하는 제1 워드 라인;
    상기 적층 구조체를 수직하게 관통하며, 상기 제1 반도체 패턴과 유전막을 사이에 두고 인접하는 캐패시터 전극;
    상기 제2 반도체 패턴의 제1 단에 연결되고, 상기 적층 구조체를 수직하게 관통하는 제2 비트 라인; 및
    상기 제2 반도체 패턴의 제1 단의 반대편의 제2 단에 연결되고, 상기 적층 구조체를 수직하게 관통하는 제2 워드 라인을 포함하는 반도체 메모리 소자.
  9. 제8 항에 있어서,
    상기 제1 워드 라인은 복수개로 제공되고,
    한 쌍의 상기 제1 워드 라인들이 상기 제1 반도체 패턴의 양측에 제공되는 반도체 메모리 소자.
  10. 제8 항에 있어서,
    상기 적층 구조체는 복수개로 제공되고,
    서로 인접하는 상기 적층 구조체들 사이에 개재되는 공통 소스 라인을 더 포함하는 반도체 메모리 소자.
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