CN107017163B - 制造半导体器件的方法 - Google Patents

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Abstract

用于制造半导体器件的方法包括：形成在基板上突出的鳍型图案；形成交叉鳍型图案的栅电极；通过利用干蚀刻在第一鳍型图案内形成邻近于栅电极的第一凹陷；通过用包括沉积工艺和蚀刻工艺的表面处理工艺处理第一凹陷的表面而形成第二凹陷；以及在第二凹陷中形成外延图案。

Description

制造半导体器件的方法
技术领域
本发明构思涉及制造半导体器件的方法。
背景技术
为了半导体器件密度提高，多栅晶体管可以用作按比例缩放技术，其中鳍形或纳米线形状的多沟道有源图案(或者硅本体)可以形成在基板上，并且栅极形成在多沟道有源图案的表面上。
这样的多栅晶体管可以允许按比例缩放，因为它们可以使用三维沟道区。此外，电流控制能力可以提高而不需要增加多栅晶体管中的栅极长度。此外，抑制短沟道效应(SCE)是可能的，短沟道效应可以指的是沟道区的电势因其而受漏电压影响的现象。
发明内容
本公开的实施方式可以提供制造半导体器件的方法，其可以通过配置为减少或者克服由于蚀刻工艺会产生的表面缺陷等等的表面处理工艺而提高半导体器件的性能和可靠性以及产量。
本公开的实施方式不局限于以上所述，以上没有描述的其他实施方式可以基于以下提供的说明而被本领域技术人员清楚地理解。
根据本发明构思的一些实施方式，制造半导体器件的方法包括：在半导体基板中形成凹陷，该凹陷邻近于在其上的栅电极，该凹陷包括在其表面内或其表面上的缺陷；进行包括沉积工艺和蚀刻工艺的表面处理工艺，由此在凹陷的表面上形成半导体衬垫膜使得半导体衬垫膜是未掺杂的；以及响应于进行该表面处理工艺，在凹陷中外延生长掺杂半导体层，由此在邻近于栅电极的半导体基板中限定源极/漏极区。
在一些实施方式中，该凹陷的表面可以包括高指数晶面和低指数晶面，蚀刻工艺蚀刻高指数晶面可以比蚀刻低指数晶面更快。
在一些实施方式中，沉积工艺可以不含掺杂剂气体。
在一些实施方式中，沉积工艺和蚀刻工艺可以分别包括相同的蚀刻气体。例如，沉积工艺和蚀刻工艺可以分别包括氯基蚀刻气体。
在一些实施方式中，表面处理工艺可以还包括在沉积工艺和蚀刻工艺之间或者在蚀刻工艺和沉积工艺之间的稳定化间隔。
在一些实施方式中，沉积工艺中的氢的流速可以大于或者等于蚀刻工艺中的氢的流速。额外地或者替代地，沉积工艺的温度和/或压力可以小于或者等于蚀刻工艺的温度和/或压力。
在一些实施方式中，半导体衬垫膜可以是与半导体基板相同的材料。
在一些实施方式中，在进行表面处理工艺之前，在凹陷的表面上的自然氧化物层可以至少被部分地去除。例如，自然氧化物层可以通过进行氢烘烤工艺和/或等离子体蚀刻工艺而被去除。在一些实施方式中，氢烘烤工艺和表面处理工艺可以在相同的工艺室中原位地进行。
在一些实施方式中，形成凹陷可以包括在半导体基板上形成邻近于相应的栅电极的第一和第二凹陷，外延生长掺杂半导体层可以分别在第一凹陷和第二凹陷中限定邻近于相应的栅电极的第一源极/漏极区和第二源极/漏极区，第一源极/漏极区和第二源极/漏极区具有不同的掺杂剂浓度和/或不同的组分。例如，第一源极/漏极区可以相应于PMOS器件，第二源极/漏极区可以相应于NMOS器件。
在一些实施方式中，在进行表面处理工艺之前，掩模图案可以形成在基板的相应于NMOS器件的区域上。
在一些实施方式中，进行表面处理工艺和外延生长掺杂半导体层可以在相同的工艺室中原位地进行。
在一些实施方式中，基板可以包括从其突出的半导体鳍，形成凹陷可以包括以相继次序进行各向异性干蚀刻工艺和各向同性干蚀刻工艺使得凹陷延伸到半导体鳍的侧壁中。
根据本发明构思的一方面，提供用于制造半导体器件的方法，包括：形成在基板上突出的鳍型图案；形成交叉鳍型图案的栅电极；通过利用干蚀刻在鳍型图案内形成邻近于栅电极的第一凹陷；通过用包括沉积工艺和蚀刻工艺的表面处理工艺处理第一凹陷的表面而形成第二凹陷；以及形成填充第二凹陷的外延图案。
在本发明构思的一些实施方式中，沉积工艺的第一工艺气体和蚀刻工艺的第二工艺气体每个包括蚀刻气体。
在本发明构思的一些实施方式中，蚀刻气体是氯基气体。
在本发明构思的一些实施方式中，第一工艺气体和第二工艺气体每个包括氢，第一工艺气体中的氢的流速等于或者大于第二工艺气体中的氢的流速。
在本发明构思的一些实施方式中，沉积工艺包括沿着第一凹陷的表面形成半导体衬垫膜，半导体衬垫膜是未掺杂的半导体膜。
在本发明构思的一些实施方式中，半导体衬垫膜包括硅层、硅锗层和锗层中的一个。
在本发明构思的一些实施方式中，蚀刻工艺在沉积工艺之后进行，蚀刻工艺包括蚀刻半导体衬垫膜的至少一部分。
在本发明构思的一些实施方式中，该方法可以还包括在表面处理工艺之前进行去除形成在第一凹陷的表面上的自然氧化物层的氢烘烤工艺。
在本发明构思的一些实施方式中，氢烘烤工艺在高于表面处理工艺的温度下进行。
在本发明构思的一些实施方式中，该方法可以还包括在表面处理工艺之前进行去除形成在第一凹陷的表面上的自然氧化物层的等离子体蚀刻工艺。
在本发明构思的一些实施方式中，等离子体蚀刻工艺的工艺气体包括三氟化氮(NF3)和氨(NH3)的混合气体。
在本发明构思的一些实施方式中，沉积工艺在蚀刻工艺之后进行。
在本发明构思的一些实施方式中，表面处理工艺被进行多次。
在本发明构思的一些实施方式中，表面处理工艺包括第一表面处理工艺和第二表面处理工艺，第一表面处理工艺包括第一沉积工艺和第一蚀刻工艺，第二表面处理工艺包括第二沉积工艺和第二蚀刻工艺，第一沉积工艺和第二沉积工艺具有基本上相同的工艺条件，第一蚀刻工艺和第二蚀刻工艺具有基本上相同的工艺条件。
在本发明构思的一些实施方式中，用于进行沉积工艺的温度等于或者低于用于进行蚀刻工艺的温度。
在本发明构思的一些实施方式中，干蚀刻包括以相继次序进行的各向异性干蚀刻和各向同性干蚀刻。
根据本发明构思的另一方面，提供用于制造半导体器件的方法，包括：形成在基板上突出的鳍型图案；形成交叉鳍型图案的栅电极；在鳍型图案内形成邻近于栅电极的第一凹陷；在外延沉积设备的蚀刻室中用等离子体蚀刻工艺去除形成在第一凹陷的表面上的自然氧化物层；在去除自然氧化物层之后，通过在外延沉积设备的沉积室中的表面处理工艺克服第一凹陷的表面上的表面缺陷而形成第二凹陷，表面处理工艺包括沉积工艺和蚀刻工艺；以及形成填充第二凹陷的外延图案。
在本发明构思的一些实施方式中，该方法可以还包括在表面处理工艺之前进行去除沉积室中的自然氧化物层的氢烘烤工艺。
在本发明构思的一些实施方式中，通过表面处理工艺，具有掺杂剂的半导体膜不会沿着第一凹陷的表面形成。
在本发明构思的一些实施方式中，表面处理工艺的工艺气体包括氯基蚀刻气体。
根据本发明构思的又一方面，提供用于制造半导体器件的方法，包括：形成在基板上突出的鳍型图案；形成交叉鳍型图案的栅电极；在鳍型图案内形成邻近于栅电极的凹陷；以及用包括沉积工艺和蚀刻工艺的表面处理工艺处理该凹陷的表面，其中沉积工艺的氢的流速等于或者大于蚀刻工艺的氢的流速，用于进行沉积工艺的压力等于或者低于用于进行蚀刻工艺的压力。
在本发明构思的一些实施方式中，用于进行沉积工艺的温度等于或者低于用于进行蚀刻工艺的温度。
在本发明构思的一些实施方式中，沉积工艺的第一工艺气体以及蚀刻工艺的第二工艺气体每个包括氯基蚀刻气体。
根据本发明构思的又一方面，提供用于制造半导体器件的方法，包括：在PMOS区域中形成第一鳍型图案以及在NMOS区域中形成第二鳍型图案；形成交叉第一鳍型图案的第一栅电极以及交叉第二鳍型图案的第二栅电极；通过利用干蚀刻在鳍型图案内形成邻近于栅电极的第一凹陷；通过用包括第一沉积工艺和第一蚀刻工艺的第一表面处理工艺处理第一凹陷的表面而形成第二凹陷；形成填充第二凹陷的第一外延图案；在第二鳍型图案内形成邻近于第二栅电极的第二外延图案。
在本发明构思的一些实施方式中，形成第二外延图案包括在第二鳍型图案内形成邻近于第二栅电极的第三凹陷，第二外延图案填充第三凹陷。
在本发明构思的一些实施方式中，形成第二外延图案包括通过利用干蚀刻在第二鳍型图案内形成邻近于第二栅电极的第三凹陷，以及通过利用包括第二沉积工艺和第二蚀刻工艺的第二表面处理工艺处理第二凹陷的表面而形成第四凹陷。第二外延图案填充第四凹陷。
在本发明构思的一些实施方式中，通过第一表面处理工艺，具有p型掺杂剂的半导体膜不会沿着第一凹陷的表面形成。
根据本发明构思的又一方面，提供用于制造半导体器件的方法，包括：在基板上形成栅电极；通过部分地去除基板而形成邻近于栅电极的第一凹陷；以及通过利用包括沉积工艺和蚀刻工艺的表面处理工艺处理第一凹陷的表面而形成第二凹陷，其中，通过表面处理工艺，具有掺杂剂的半导体膜不会沿着第一凹陷的表面形成。
附图说明
通过参照附图对其示例实施方式的详细描述，本公开的以上及其他目的、特征和优点对于本领域普通技术人员将变得更明显，在附图中：
图1A至11B是提供来解释根据一些示例实施方式的制造半导体器件的方法的视图；
图12A至12C是提供来解释根据一些示例实施方式的制造半导体器件的方法的视图；
图13是提供来解释根据一些示例实施方式的制造半导体器件的方法的视图；
图14A和14B是提供来解释根据一些示例实施方式的制造半导体器件的方法的视图；
图15至19是提供来解释根据一些示例实施方式的制造半导体器件的方法的视图；
图20至22是提供来解释根据一些示例实施方式的制造半导体器件的方法的视图；和
图23是SoC系统的框图，该SoC系统包括通过根据一些示例实施方式的制造半导体器件的方法制造的半导体器件。
具体实施方式
通过参考以下实施方式的详细说明和附图，本发明构思的优点和特征以及实现其的方法可以被更容易地理解。然而，本发明构思可以以许多不同的形式实施，不应该理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整，并将向本领域技术人员充分传达本发明的构思，本发明构思将仅由权利要求限定。在附图中，为了清晰夸大了层和区域的厚度。
将理解，当元件或层被称为“连接到”或“联接到”另一元件或层时，它可以直接连接到或联接到另一元件或层，或者可以存在插入元件或层。相反，当一元件被称为“直接连接到”或“直接联接到”另一元件或层时，没有插入元件或层存在。相同的附图标记始终指代相同的元件。如在此所用的，术语“和/或”包括一个或多个相关所列项目的任何及所有组合。
将理解，当元件或层被称为“在”另一元件“上”时，它可以直接“在”另一元件或层“上”，或者也可以存在插入元件或层。相反，当元件或层被称为“直接”在另一元件或层“上”时，没有插入元件或者层存在。
将理解，虽然术语“第一”、“第二”等等可以在此使用以描述各种元件，但这些元件不应该被这些术语限制。这些术语用于区分一个元件与另一元件。因此，例如，在下面讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分而不背离本发明构思的教导。
在描述发明的上下文(特别是权利要求的上下文)中使用术语“一”和“该”以及类似的指示物应理解为涵盖单数和复数两者，除非在此另有陈述或与上下文明显矛盾。术语“包括”、“具有”、“包含”应被理解为开放性术语(即，“包括但不限于”的含义)，除非另作说明。
在此参考截面图和/或透视图描述了实施方式，该截面图和/或透视图是理想化实施方式(及中间结构)的示意图。因而，例如由制造技术和/或公差引起的图示形状的偏离是可能发生的。因此，示例实施方式不应该理解为限于在此示出的区域的特定形状，而是包括例如由制造引起的形状的偏差。例如，示出为矩形的注入区域通常具有圆化或弯曲的特征和/或在其边缘的注入浓度的梯度，而不是从注入区域至非注入区域的二元变化。同样地，通过注入形成的埋入区可以导致在埋入区与通过其发生注入的表面之间的区域中的一些注入。因此，在附图中示出的区域本质上是示意性的，它们的形状并非要示出器件的区域的实际形状，并非旨在限制该本发明构思的范围。
除非另外限定，否则在此使用的所有技术术语和科学术语具有与本发明构思所属领域的普通技术人员通常理解的相同的含义。应注意到，在此提供的任何及所有示例或示例术语的使用仅旨在更好地阐明发明构思而不对发明构思的范围进行限制，除非另作说明。还将理解，术语，诸如那些在通用词典中限定的术语，应该理解为具有与它们在相关技术的语境中的含义一致的含义，而不应理解为理想化或过度形式化的含义，除非在此明确地如此限定。
在下文，将参照图1A至11B解释根据一些示例实施方式的制造半导体器件的方法。
图1A至11B是提供来解释根据一些示例实施方式的制造半导体器件的方法的视图。
更具体而言，图1A至2是示出鳍型图案和在鳍型图案上的栅电极的视图。图1B是在图1A的线A-A上截取的截面图。图2A是示出其中栅间隔物是单层的示例的视图。图2B是示出其中栅间隔物是多层的示例的视图。图3是示出形成在鳍型图案内的凹陷的视图。图4是示出形成在凹陷的表面上的自然氧化物层(native oxide layer)的视图。图5是示出表面处理凹陷的表面的视图。图6A至6C是提供来解释表面处理工艺的视图。图7是提供来解释表面处理工艺中的工艺气体的流动的时序图。图8是示出整体工艺设备的框图。图9至11B是提供来解释在表面处理工艺之后的工艺的视图。
虽然附图例示了制造包括鳍型图案形状的沟道区的鳍型晶体管(FinFET)的方法，但示例实施方式不限于此。根据一些示例实施方式的制造半导体器件的方法也可以应用于制造隧穿FET、包括纳米线的晶体管、包括纳米片的晶体管、或者三维(3D)晶体管。此外，根据一些示例实施方式的制造半导体器件的方法也可以用于制造双极结型晶体管、横向扩散金属氧化物半导体(LDMOS)等等的方法。
此外，如这里描述的，根据一些示例实施方式的制造半导体器件的方法可以应用于利用鳍型图案制造多沟道晶体管或者参照利用鳍型图案制造多沟道晶体管来描述，但不限于此。因此，该方法可以应用于制造平面晶体管。
参照图1A和1B，形成从基板100突出的第一鳍型图案110。
基板100可以是体硅或者绝缘体上硅(SOI)。在其他实施方式中，基板100可以是硅基板，或者可以包括其他物质例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓、或者锑化镓，但不限于此。
第一鳍型图案110可以在一个方向上纵向地延伸。鳍型图案110可以通过部分地蚀刻基板100而形成，并且可以包括从基板100生长的外延层。
第一鳍型图案110可以包括元素半导体材料，例如硅或者锗。此外，第一鳍型图案110可以包括化合物半导体，例如IV-IV族化合物半导体或者III-V族化合物半导体。
例如，关于IV-IV族化合物半导体，第一鳍型图案110可以是例如包括碳(C)、硅(Si)、锗(Ge)或者锡(Sn)中的至少两个或更多个的二元化合物或者三元化合物，或者是掺杂有IV族元素的上述二元化合物或者三元化合物。
参照III-V族化合物半导体，例如，第一鳍型图案110可以是由III族元素与V族元素的组合形成的二元化合物、三元化合物或者四元化合物，该III族元素可以是铝(Al)、镓(Ga)和铟(In)中的至少一个，该V族元素可以是磷(P)、砷(As)和锑(Sb)中的一个。
这里参照实施方式描述了根据一些示例实施方式的制造半导体器件的方法，其中第一鳍型图案110是包括硅的鳍型图案。
场绝缘层105可以形成在基板100上。场绝缘层105可以部分地覆盖第一鳍型图案110的侧壁。换言之，第一鳍型图案110可以突出在场绝缘层105之上。
例如，场绝缘层105可以是氧化物膜、氮化物膜、氮氧化物膜或者结合这些膜的膜。
以下说明基于沿图1A的线A-A截取的截面图。此外，在图1A之后的随后的附图示出除了场绝缘层105之外的第一鳍型图案110的一部分。
参照图2A和2B，交叉第一鳍型图案110的第一虚设栅电极121形成在第一鳍型图案110上。
第一虚设栅绝缘层126、第一虚设栅电极121和栅极硬掩模2001可以形成在第一鳍型图案110上，它们顺序地层叠在彼此上。通过利用栅极硬掩模2001作为掩模来图案化虚设绝缘层和虚设电极膜会导致形成第一虚设栅绝缘层126和第一虚设栅电极121。
接着，第一栅间隔物130可以形成在第一虚设栅电极121的侧壁上。
例如，第一虚设栅绝缘层126可以包括硅氧化物、硅氮氧化物、硅氮化物或者其组合。第一虚设栅绝缘层126可以通过利用例如热处理、化学物质处理、原子层沉积(ALD)或者化学气相沉积(CVD)等等而形成。
第一虚设栅电极121可以是例如硅，更具体而言，可以包括多晶硅(poly Si)、非晶硅(a-Si)或者其组合中的一个。第一虚设栅电极121可以不掺杂有杂质，或者可以掺杂有杂质。
多晶硅(poly Si)可以通过利用例如CVD而形成，非晶硅(a-Si)可以通过利用例如溅射、CVD、等离子体沉积等等而形成，虽然示例实施方式不限于此。
栅极硬掩模2001例如可以包括氮化物膜、氧化物膜或者其组合。栅极硬掩模2001可以通过利用例如CVD形成。
例如，第一间隔物130可以包括硅氮化物层、硅氮氧化物层、硅氧化物层和氧碳氮化硅(SiOCN)层中的至少一个。第一栅间隔物130可以通过利用例如CVD、ALD等等形成。
图2A示出其中第一栅间隔物130形成为单层的示例。
图2B示出其中第一栅间隔物130形成为多层的示例。如图2B所示，第一栅间隔物130可以是包括第一部分130a、第二部分130b和第三部分130c的三层，虽然示例实施方式不限于此。
例如，当第一栅间隔物130形成为三层时，第一栅间隔物130的第一至第三部分130a、130b、130c中的至少一个可以具有L形状。
如图2B所示，第一栅间隔物的第一部分130a和第一栅间隔物的第二部分130b可以每个具有L形状。然而，这是为了例示的方便而提供的，示例实施方式不限于此。即，第一栅间隔物的第一部分130a和第一栅间隔物的第二部分130b中的一个可以具有L形状当然是可能的。
此外，第一栅间隔物的第一部分130a、第一栅间隔物的第二部分130b和第一栅间隔物的第三部分130c中的至少一个可以包括低k材料诸如氧碳氮化硅(SiOCN)层。
在根据一些示例实施方式的制造半导体器件的方法的描述中，解释了第一虚设栅电极121在随后的工艺中被置换金属栅取代，但是示例实施方式不限于此。
即，第一虚设栅电极121可以作为晶体管的实际栅电极使用，而不是用作模具以确保用于随后的工艺的空间。当第一虚设栅电极121作为晶体管的实际栅电极使用时，第一虚设栅电极121可以包括金属材料。这将参考图11A描述。
另外，第一虚设栅绝缘层126也可以作为晶体管的实际栅绝缘层使用。当第一虚设栅绝缘层126作为晶体管的实际栅绝缘层使用时，第一虚设栅绝缘层126可以包括高k介电膜。这将参考图11A描述。
为了说明的方便起见，随后的说明将参照利用图2A的示例执行的制造工艺。
参照图3，第一凹陷150可以形成在第一鳍型图案110内。第一凹陷150可以邻近于第一虚设栅电极121形成。
换言之，可以通过干蚀刻在第一虚设栅电极121之间暴露的第一鳍型图案110而形成第一凹陷150。
干蚀刻可以包括例如各向异性干蚀刻和各向同性干蚀刻。
作为一个示例，可以通过利用各向异性干蚀刻在第一鳍型图案110内形成邻近于第一虚设栅电极121的第一预凹陷150p。接着，可以通过利用各向同性干蚀刻延伸该第一预凹陷150p而形成第一凹陷150。
例如，各向异性干蚀刻可以使用包括氟(F)和氩(Ar)的等离子体。对于包括氟(F)和氩(Ar)的等离子体，例如，可以使用NF3/Ar、CF4/O2/Ar或者CHF3/O2/Ar等离子体，虽然示例实施方式不限于此。
例如，各向同性干蚀刻可以使用包括具有与硅的高反应性的物质的气体的等离子体，诸如氯(Cl2)气、包括溴化氢(HBr)和氯(Cl2)的气体、包括六氟化硫(SF6)和氯(Cl2)的气体、或者包括溴化氢(HBr)、氯(Cl2)及六氟化硫(SF6)中的至少一个的气体，但不限于此。
结果，具有椭圆底切形状的第一凹陷150可以形成在第一虚设栅电极121下方。即，第一凹陷150可以通过利用以相继次序执行的各向异性干蚀刻和各向同性干蚀刻而形成。
在另一示例中，在第一虚设栅电极121之间暴露的第一鳍型图案110可以起初通过利用各向同性干蚀刻被竖直地蚀刻。接着，当未被第一栅间隔物130覆盖的留下的第一鳍型图案110通过竖直方向蚀刻被暴露时，可以执行水平方向的蚀刻。
结果，邻近第一虚设栅电极121的第一凹陷150可以形成在第一鳍型图案110内。
参照图4，自然氧化物层151可以形成在第一凹陷的表面150s上。形成在第一凹陷的表面150s上的自然氧化物层151可以通过等离子体蚀刻工艺被去除。
为了形成将在下面描述的第一外延图案140(图9)，可以执行清洁工艺诸如等离子体蚀刻工艺以去除自然氧化物层151。
等离子体蚀刻工艺中使用的等离子体蚀刻剂可以通过电离三氟化氮(NF3)和氨(NH3)的混合气体而形成。化学式表示通过电离三氟化氮(NF3)和氨(NH3)而形成的蚀刻游离基(etch radical)。
NF3+NH3→NH4F+NH4F.HF(化学式)
化学式的游离基与自然氧化物层151反应，形成(NH4)2SiF6作为蚀刻副产物。蚀刻副产物((NH4)2SiF6)可以通过热处理被蒸发为气态。
例如，在从80℃至300℃的温度范围和从0.1Torr至10Torr的压力范围，蚀刻副产物((NH4)2SiF6)可以被分解成四氟化硅(SiF4)、氨(NH3)和氟化氢(HF)。
等离子体蚀刻工艺可以至少部分地去除形成在第一凹陷的表面150s上的自然氧化物层151。
形成在第一凹陷150的表面150s上的自然氧化物层151可以不形成整体恒定的厚度。因此，在等离子体蚀刻工艺之后，一部分自然氧化物层151可以保留。
参照图5至8，第一凹陷的表面150s可以通过利用第一表面处理工艺160而被表面处理。
通过表面处理第一凹陷的表面150s，可以形成邻近于第一虚设栅电极121的第二凹陷155。换言之，第一表面处理工艺160配置为减少第一凹陷150的表面150s中或者表面150s上的缺陷，从而表面处理工艺可以导致具有改善的表面特性的被处理凹陷155，这里也被称为第二凹陷155。
如参照图3解释的，当通过利用干蚀刻形成第一凹陷150时，第一凹陷的表面150s可以包括多种类型的缺陷。
在一个示例中，在干蚀刻期间，进入第一鳍型图案110的包括等离子体游离基等等的颗粒通过部分地去除第一鳍型图案110而形成第一凹陷150。
同时，包括等离子体游离基等等的颗粒之间的碰撞可以引起在第一凹陷的表面150s的晶面上的原子排列被破坏或者变形。此外，包括等离子体游离基等等的颗粒之间的碰撞可以引起第一凹陷的表面150s的晶面上的一些原子的损伤。
由于颗粒的这样的碰撞，第一凹陷的表面150s的晶格结构可以被破坏、变形或者损伤，因此阻碍在第一凹陷的表面150s上生长高质量特性的外延层。这是因为通过外延工艺生长的外延层受到下面的晶格结构(即，第一凹陷的表面150s上的晶格结构)的相当大的影响。
为了形成填充第一凹陷150的高质量特性的外延层，减少或者克服第一凹陷的表面150s的表面缺陷是有利的。
在另一示例中，在干蚀刻继续的同时，在通过包括等离子体游离基等等的颗粒形成的第一凹陷的表面150s上可能存在几种类型的晶面的混合。可能并不是几种类型的晶面的混合的存在阻碍了形成填充第一凹陷150的高质量特性的外延层。
可能是因为填充第一凹陷150的外延层的择优生长(preferential growth)晶面可以根据用于进行外延工艺的条件而确定。即，当第一凹陷的表面150s具有低指数晶面和高指数晶面的混合时，外延层根据该晶面的生长速率可以变化。结果，可能不形成填充第一凹陷150的高质量特性外延层。
即，为了形成填充第一凹陷150的高质量特性的外延层，减少暴露于第一凹陷的表面150s或者在第一凹陷的表面150s处的高指数晶面是有利的。
在另一示例中，在干蚀刻期间，包括等离子体游离基等等的颗粒可以不仅与第一鳍型图案110碰撞，而且与第一栅间隔物130等等碰撞。
包括等离子体游离基等等的颗粒与第一栅间隔物130等等的碰撞可以引起形成第一栅间隔物130等等的材料被分离。这些被分离的材料可以与包括等离子体游离基等等的颗粒反应。
由从第一栅间隔物130等等分离的材料与等离子体游离基等等之间的反应产生的污染物可以沉积回第一凹陷的表面150s上。沉积在第一凹陷的表面上的污染物可以通过以上参照图4描述的等离子体蚀刻工艺等等没有被去除。
由于沉积在第一凹陷的表面150s上的污染物，可能不会形成填充第一凹陷150的高质量特性的外延层。
因此，为了形成填充第一凹陷150的高质量特性的外延层，去除沉积在第一凹陷的表面150s上的污染物是有利的。
在另一示例中，形成在第一凹陷的表面150s上的自然氧化物层可以通过等离子体蚀刻工艺等等不被完全去除。
当自然氧化物层保留在第一凹陷的表面150s上时，保留的自然氧化物层会阻碍填充第一凹陷150的高质量特性的外延层的生长。
因此，为了形成填充第一凹陷150的高质量特性的外延层，去除保留在第一凹陷的表面150s上的自然氧化物层是有利的。
虽然以上描述了可能存在于第一凹陷的表面150s上的一些类型的表面缺陷，但示例实施方式不限于此。
结果，为了形成邻近第一虚设栅电极121并且形成在第一鳍型图案110内的高质量特性的外延层，减少或者克服可能存在于第一凹陷的表面150s上的表面缺陷是有利的。
图6B是示出第一凹陷的表面150s的一部分的放大视图。
参照图6B，示出第一凹陷的表面150s以例示具有被破坏的或者变形的晶面的表面，示例实施方式不限于此。此外，可能存在沉积或者产生在第一凹陷的表面150s上的污染物152等等。
参照图6A至图7，第一表面处理工艺160包括沉积工艺1601和蚀刻工艺1603。第一表面处理工艺160可以包括在沉积工艺1601和蚀刻工艺1603之间的稳定化间隔1602。
第一表面处理工艺160可以按照沉积工艺1601然后蚀刻工艺1603的次序执行。
通过沉积工艺1601，半导体衬垫膜161可以沿着第一凹陷的表面150s形成。半导体衬垫膜161可以包括例如硅层、硅锗层、和锗层中的一个，但不限于此。
包括在半导体衬垫膜161中的材料可以根据包括在暴露于第一凹陷150的第一鳍型图案110中的材料而改变。
即，当第一凹陷的表面150s包括硅时，半导体衬垫膜161可以包括硅层，当第一凹陷的表面150s包括硅锗时，半导体衬垫膜161可以包括硅锗层。此外，当第一凹陷的表面150s包括锗时，半导体衬垫膜161可以包括锗层。
作为以上的替代，通过第一凹陷150暴露的第一鳍型图案110可以包括III-V族化合物半导体，在该情形下半导体衬垫膜161可以包括III-V族化合物半导体层。即，在一些实施方式中，半导体衬垫膜161可以是与表面150s相同的材料。
然而，为了说明的方便而提供以上示例，本公开不限于此。
由于半导体衬垫膜161沿着第一凹陷的包括表面缺陷的表面150s形成，第一凹陷的通过干蚀刻而变形或者损伤的表面150s的晶格结构可以被重新排列。
半导体衬垫膜161可以帮助第一凹陷的被破坏或者变形的表面150s的晶格结构恢复为高质量特性的外延层可以在该处生长的晶面。另外，半导体衬垫膜161可以通过供应原子到第一凹陷的损失了原子的表面150s的晶格结构而帮助第一凹陷的表面150s的晶格结构恢复为高质量特性的外延层可以在该处生长的晶面。
形成半导体衬垫膜161的沉积工艺1601的第一工艺气体可以包括提供包括在半导体衬垫膜161中的材料的源前体、氢和蚀刻气体。
然而，沉积工艺1601的第一工艺气体不包括供应掺杂剂的前体。实际上，如图7所示，掺杂剂气体不存在于沉积工艺1601、间隔1602或者蚀刻工艺1603中的任何一个中。因此，通过沉积工艺形成的半导体衬垫膜161可以是未掺杂半导体膜。
因此，沿着第一凹陷的表面150s形成的半导体衬垫膜161不包括p型或者n型掺杂剂。由于沉积工艺1601，包括掺杂剂的半导体衬垫膜161不沿着第一凹陷150的表面150s形成。换言之，由于第一表面处理工艺160，沿着第一凹陷150的表面150s形成的半导体衬垫膜161是未掺杂的。
当半导体衬垫膜161包括硅层、硅锗层和锗层中的一个时，包括在第一工艺气体中的源前体可以包括硅源前体和/或锗源前体。
此外，第一工艺气体例如可以包括氢作为载气。包括在第一工艺气体中的蚀刻气体例如可以包括氯基蚀刻气体。氯基蚀刻气体可以包括氯气(Cl2)、氯化氢(HCl)等等，但不限于此。
沉积工艺1601可以例如通过利用化学气相沉积如低压化学气相沉积(LPCVD)、原子层化学气相沉积(ALCVD)、超高真空化学气相沉积(UHVCVD)、减压化学气相沉积(RPCVD)等等或者通过利用分子束外延(MBE)等等而执行，但不限于此。
通过蚀刻工艺1603，沿着第一凹陷的表面150s形成的至少一部分半导体衬垫膜161可以被蚀刻。
蚀刻工艺1603可以去除第一凹陷的表面150s以及半导体衬垫膜161上的污染物152等等。
此外，蚀刻工艺1603可以去除或者减轻暴露于第一凹陷的表面150s的高指数晶面。高指数晶面在能量方面更不稳定并且具有比低指数晶面低的原子密度，因此，蚀刻工艺1603蚀刻高指数晶面比蚀刻低指数晶面更快。即，相对于低指数晶面，蚀刻工艺1603可以优先选择高指数晶面。
因为第一凹陷的表面150s的晶面可以通过蚀刻工艺1603而重新排列，所以可以在通过第一表面处理工艺160形成的第二凹陷的表面150s上生长高质量特性的外延层。
如图6C所示，通过沉积工艺1601形成的半导体衬垫膜161可以被完全去除，但是应注意本示例是为了说明的方便而提供，实施方式不限于此。
蚀刻工艺的第二工艺气体可以包括氢和蚀刻气体。第二工艺气体可以包括氢作为载气。包括在第二工艺气体中的蚀刻气体例如可以包括氯基蚀刻气体。氯基蚀刻气体可以包括氯气(Cl2)、氯化氢(HCl)等等，但不限于此。
稳定化间隔1602可以插入在沉积工艺1601和蚀刻工艺之间。在稳定化间隔1602期间，第一表面处理工艺160的工艺气体可以从第一工艺气体改变为第二工艺气体。
此外，第一表面处理工艺160的工艺温度可以从用于进行沉积工艺1601的温度变化为用于进行蚀刻工艺1603的温度，第一表面处理工艺160的工艺压力可以从用于进行沉积工艺1601的压力变化为用于进行蚀刻工艺1603的压力。另外，在稳定化间隔1602期间，第一工艺气体中的氢的流速可以变化为第二工艺气体中的氢的流速。
在稳定化间隔1602期间，第一表面处理工艺160的工艺气体可以不包括蚀刻气体。即，蚀刻气体可以在沉积工艺1601和蚀刻工艺1603期间提供，而不在沉积工艺1601和蚀刻工艺1603之间提供。
在第一表面处理工艺160中用于进行沉积工艺1601的温度可以等于或者低于用于进行蚀刻工艺1603的温度。此外，在第一表面处理工艺160中用于进行沉积工艺1601的压力可以等于或者低于用于进行蚀刻工艺1603的压力。
相反，在第一表面处理工艺160中，包括在沉积工艺1601的第一工艺气体中的氢的流速可以等于或者高于包括在蚀刻工艺1603的第二工艺气体中的氢的流速。
如上所述，沉积工艺1601的第一工艺气体和蚀刻工艺1603的第二工艺气体两者可以包括氯基蚀刻气体。即，第一表面处理工艺160的工艺气体可以包括氯基蚀刻气体。
包括在第一工艺气体中的蚀刻气体的流速低于包括在第二工艺气体中的蚀刻气体的流速。
如上所述，通过包括沉积工艺1601和蚀刻工艺1603的第一表面处理工艺160，第一凹陷的表面150s的表面缺陷可以被减少或者克服。第二凹陷155可以通过减少或者克服第一凹陷的表面150s的表面缺陷而形成。
以上参照图4至7描述的根据一些示例实施方式的制造半导体器件的方法可以在包括清洁室3001和沉积室3002的外延沉积设备3000中进行。
参照图4描述的等离子体蚀刻工艺例如可以在清洁室3001中进行，参照图5至7描述的第一表面处理工艺160可以在沉积室3002中进行。
即，等离子体蚀刻工艺和第一表面处理工艺可以非原位地进行而不是原位地进行。采用根据一些示例实施方式的制造半导体器件的方法，已经在清洁室3001中经历等离子体蚀刻工艺的基板100可以通过移动室或者传送室3003移动到进行第一表面处理工艺160的沉积室3002。
为了在等离子体蚀刻工艺和第一表面处理工艺160之间减少或者防止自然氧化物层再次形成在第一凹陷的表面150s上，基板100可以经由移动室3003被移动到沉积室3002。
参照图9，填充第二凹陷155的第一外延图案140可以形成在第一鳍型图案110内。
第一外延图案140可以通过利用外延工艺形成。第一外延图案140可以形成在图8的沉积室3002内。
通过克服第一凹陷的表面150s上的表面缺陷而形成第二凹陷155的第一表面处理工艺160以及形成第一外延图案140的外延工艺可以原位地进行。
第一外延图案140可以是通过根据本公开的一些示例实施方式的制造半导体器件的方法制造的半导体器件的源极/漏极区。
当根据一些示例实施方式的制造半导体器件的方法而制造的半导体器件是PMOS晶体管时，第一外延图案140可以包括处于压应变下的材料，这里也被称为压应力材料。例如，压应力材料可以是具有比Si高的晶格常数的材料诸如SiGe。例如，压应力材料可以通过在第一鳍型图案110上施加压应力而提高沟道区中的载流子的迁移率。
当根据一些示例实施方式的制造半导体器件的方法而制造的半导体器件是NMOS晶体管时，第一外延图案140可以包括处于张应变下的材料，这里也被称为张应力材料。例如，当第一鳍型图案110是硅鳍型图案时，第一外延图案140可以是具有比Si小的晶格常数的材料诸如SiC。张应力材料可以通过在第一鳍型图案110上施加张应力而提高沟道区中的载流子的迁移率。
第一外延图案140可以包括第一下外延层141、第一上外延层142以及第一覆盖外延层143。
例如，当根据一些示例实施方式的制造半导体器件的方法而制造的半导体器件是PMOS晶体管时，第一外延图案140可以包括硅锗。
例如，第一下外延层141和第一上外延层142可以包括硅锗。然而，第一下外延层141的硅锗和第一上外延层142的硅锗可以具有彼此不同的组分。例如，包括在第一上外延层142中的锗的比例可以高于包括在第一下外延层141中的锗的比例。
在一些实施方式中，第一下外延层141的硅锗和第一上外延层142的硅锗可以具有彼此不同的掺杂剂浓度。在其他的实施方式中，第一下外延层141的硅锗和第一上外延层142的硅锗可以具有彼此不同的组分并且还可以具有彼此不同的掺杂剂浓度。
第一覆盖外延层143可以包括硅锗或者硅。
当根据一些示例实施方式的制造半导体器件的方法而制造的半导体器件是NMOS晶体管时，第一外延图案140可以包括硅。
在这种情况下，第一外延图案140可以包括如所示出的三个层，但不限于此。
参照图10，可以形成覆盖第一虚设栅电极121的第一层间绝缘层190。
接着，第一层间绝缘层190可以被平坦化直到第一虚设栅电极121的上表面被暴露。因此，栅极硬掩模2001可以被去除。
例如，第一层间绝缘层190可以包括硅氧化物、硅氮化物、硅氮氧化物和低k介电材料中的至少一个。例如，低k介电材料可以包括可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂石英玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟化物硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料、或者其组合，但不限于此。
参照图11A，一部分第一鳍型图案110可以通过去除第一虚设栅电极121和第一虚设栅绝缘层126而被暴露。
接着，包括第一界面层127和第一高k介电绝缘层128的第一栅绝缘层125可以形成在第一虚设栅电极121和第一虚设栅绝缘层126被去除的位置处。
然后第一栅电极120可以形成在第一栅绝缘层125上。
第一界面层127可以形成在第一鳍型图案110上。当第一鳍型图案110包括硅时，第一界面层127可以包括硅氧化物层。包括在第一界面层127中的材料可以根据第一鳍型图案110的材料而改变。
与例示相反，根据形成第一界面层127的方法，第一界面层127可以包括沿着第一栅间隔物130的侧壁延伸的部分。
第一高k介电绝缘层128例如可以包括铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌锌酸铅中的一个或多个。此外，虽然关于第一高k介电绝缘层128主要描述了氧化物，但额外地或者替代地，第一高k介电绝缘层128可以包括上述金属材料的一个或多个氮化物(例如，铪氮化物)或者上述金属材料的氮氧化物(例如，铪氮氧化物)，但不限于此。
第一栅电极120例如可以包括多晶硅(polySi)、非晶硅(a-Si)、钛(Ti)、钛氮化物(TiN)、钨氮化物(WN)、钛铝(TiAl)、钛铝氮化物(TiAlN)、钽氮化物(TaN)、钛碳化物(TiC)、钽碳化物(TaC)、钽碳氮化物(TaCN)、钽硅氮化物(TaSiN)、钽(Ta)、钴(Co)、钌(Ru)、铝(Al)、铜(Cu)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)和钨(W)中的至少一个。
参照图11B，第二层间绝缘层195可以形成在第一层间绝缘层190和第一栅电极120上。
例如，第二层间绝缘层195可以包括硅氧化物、硅氮化物、硅氮氧化物和低k介电材料中的至少一个。
接着，接触孔170t可以形成在第二层间绝缘层195和第一层间绝缘层190内。接触孔170t可以至少部分地暴露第一外延图案140。
如图11B所示，接触孔170t的侧壁可以由第一层间绝缘层190和第二层间绝缘层195限定，虽然示例实施方式不限于此。
作为图11B中的例示的替代，接触孔170t的至少一部分侧壁可以由第一栅间隔物130限定。换言之，接触孔170t例如可以是形成与第一栅间隔物130对准的自对准接触的孔。
接着，接触170可以形成在第一层间绝缘层190和第二层间绝缘层195内。接触170可以通过填充接触孔170t而形成。
接触170可以与第一外延图案140连接。接触170可以包括导电材料。
图11B示出接触170作为单层图案，但是这是为了说明的方便，实施方式不限于此。换言之，接触170例如可以是包括多个层诸如硅化物层图案、势垒层图案、填充层图案等等的图案。
如图1A和1B所示出的，第一鳍型图案110可以是包括相同材料的鳍型图案，虽然示例实施方式不限于此。在第一鳍型图案110中，用作沟道区的部分和被场绝缘层105围绕的部分可以包括彼此不同的材料，或者可以包括组分彼此不同的相同材料。
图12A至12C是提供来解释根据一些示例实施方式的制造半导体器件的方法的视图。为了说明的方便起见，在下面将主要解释关于图1至11B的差异。
图12B是示出第一凹陷的表面150s(用虚线)的一部分的放大视图。
参照图12B，示出第一凹陷的表面150s以例示具有被破坏的或者改变的晶面的表面，示例实施方式不限于此。此外，可能存在沉积或者产生在第一凹陷的表面150s上的污染物152(用虚线)等等。
参照图12A至图12C，根据一些示例实施方式的制造半导体器件的方法可以包括第二表面处理工艺165，代替第一表面处理工艺160。
即，第二凹陷155可以通过用第二表面处理工艺165处理第一凹陷的表面150s而形成。
第二表面处理工艺165包括沉积工艺1601和蚀刻工艺1603。第二表面处理工艺165可以包括在蚀刻工艺1603和沉积工艺1601之间的稳定化间隔1602。第二表面处理工艺165可以在沉积室3002(图8)中进行。
与第一表面处理工艺160相比，在第二表面处理工艺165中，沉积工艺1601可以在蚀刻工艺1603之后进行。
通过蚀刻工艺1603，第一凹陷的包括表面缺陷的表面150s可以被蚀刻。蚀刻工艺1603可以通过蚀刻第一凹陷的表面150s而形成第一凹陷的清洁表面150s_1。
蚀刻工艺1603可以去除或者减轻暴露于第一凹陷的表面150s的高指数晶面。此外，蚀刻工艺1603可以去除第一凹陷的表面150s上的污染物152等等。
通过在蚀刻工艺1603之后进行沉积工艺1601，半导体衬垫膜161可以沿着第一凹陷的清洁表面150s_1形成。
随着半导体衬垫膜161沿着第一凹陷的清洁表面150s_1形成，可以形成第二凹陷155。如上所述，第二凹陷155可以指其表面特性已经通过根据本发明构思的实施方式的工艺而改善之后的第一凹陷150。
由于半导体衬垫膜161沿着第一凹陷的包括表面缺陷的清洁表面150s_1形成，第一凹陷的通过干蚀刻而变形或者损伤的表面150s_1的晶格结构可以被重新排列。
半导体衬垫膜161可以帮助第一凹陷的具有被破坏或者变形的晶格结构的清洁表面150s_1恢复为可以生长高质量特性的外延层的晶面。
包括在第二表面处理工艺165中的沉积工艺1601和蚀刻工艺1603与包括在第一表面处理工艺160中的沉积工艺1601和蚀刻工艺1603基本上相似或者相同，在下文为了简洁将不会详细描述。
图13是提供来解释根据一些示例实施方式的制造半导体器件的方法的视图。为了说明的方便起见，在下文将主要解释关于图1至11B的差异。
参照图13，根据一些示例实施方式制造半导体器件的方法可以另外包括在等离子体蚀刻工艺和第一表面处理工艺160之间的氢烘烤工艺(hydrogen bake process)。
氢烘烤工艺可以去除形成在第一凹陷的表面150s上的自然氧化物层。更具体而言，在氢烘烤工艺之前，可以进行等离子体蚀刻工艺以去除形成在第一凹陷的表面150s上的自然氧化物层。
然而，等离子体蚀刻工艺可能没有完全去除形成在第一凹陷的表面150s上的自然氧化物层。
因此，在等离子体蚀刻工艺之后，可以进行氢烘烤工艺以去除自然氧化物层的保留在第一凹陷的表面150s上的剩余部分。
用于氢烘烤工艺的工艺气体可以包括氢。用于氢烘烤工艺的工艺气体可以包括100％的氢，但是除了氢之外可以另外包括惰性气体。
氢烘烤工艺可以在进行第一表面处理工艺160的沉积室3002(图8)中进行。即，氢烘烤工艺和第一表面处理工艺可以原位地进行。
然而，去除形成在第一凹陷的表面150s上的自然氧化物层的等离子体蚀刻工艺和氢烘烤工艺可以在彼此不同的腔室中进行。即，在清洁室3001(图8)中进行的等离子体蚀刻工艺和在沉积室3002(图8)中进行的氢烘烤工艺可以非原位地进行。
用于进行氢烘烤工艺的温度可以在这样的温度范围内：允许氢与形成在第一凹陷的表面150s上的自然氧化物层反应，并且保持包括第一虚设栅电极121的栅结构不塌毁(collapsing)。例如，用于进行氢烘烤工艺的温度可以高于用于进行第一表面处理工艺160的温度。
图14A和图14B是提供来解释根据一些示例实施方式的制造半导体器件的方法的视图。
参照图14A，根据一些示例实施方式的制造半导体器件的方法可以涉及进行多次第一表面处理工艺160。
稳定化间隔1602可以插设在进行沉积工艺1601的步骤和进行蚀刻工艺1603的步骤之间，稳定化间隔1604可以插设在进行蚀刻工艺1603的步骤和进行沉积工艺1601的步骤之间。
第一表面处理工艺可以包括第一子表面处理工艺和在第一子表面处理工艺之后进行的第二子表面处理工艺。
第一子表面处理工艺可以包括第一子沉积工艺1601和在第一子沉积工艺1601之后进行的第一子蚀刻工艺1603。第二子表面处理工艺可以包括第二子沉积工艺1601和在第二子沉积工艺1601之后进行的第二子蚀刻工艺1603。
在这种情况下，包括在第一子表面处理工艺中的第一子沉积工艺1601和包括在第二子表面处理工艺中的第二子沉积工艺1601可以具有基本上相同的工艺条件。
此外，包括在第一子表面处理工艺中的第一子蚀刻工艺1603和包括在第二子表面处理工艺中的第二子蚀刻工艺1603可以具有基本上相同的工艺条件。
即，即使当重复进行第一表面处理工艺160多次时，包括在相应的子表面处理工艺中的相应的子沉积工艺1601的工艺条件可以是相似的或者相同的，包括在相应的子表面处理工艺中的相应的子蚀刻工艺1603的工艺条件可以是相似的或者相同的。
参照图14B，根据一些示例实施方式的制造半导体器件的方法可以涉及进行多次第二表面处理工艺165。
进行多次的第二表面处理工艺可以与进行多次的第一表面处理工艺基本上相同，如上所述。
图15至19是提供来解释根据一些示例实施方式的制造半导体器件的方法的视图。为了说明的方便起见，将省略与以上关于图1至14B所述的示例实施方式重复的说明。
参照图15，第二鳍型图案210可以形成在基板100的PMOS区域中，第三鳍型图案310可以形成在基板100的NMOS区域中。
基板100的PMOS区域和基板100的NMOS区域可以是彼此间隔开或者彼此连接的区域。
第二鳍型图案210和第三鳍型图案310可以是包括相同材料的鳍型图案，或者可以是包括彼此不同的材料的鳍型图案。
即，形成在PMOS区域中的第二鳍型图案210可以包括可以加强或者提高空穴迁移率的材料，形成在NMOS区域中的第三鳍型图案310可以包括可以加强或者提高电子迁移率的材料。替代地，形成在PMOS区域中的第二鳍型图案210可以包括可以加强或者提高空穴迁移率的异质材料层叠结构，形成在NMOS区域中的第三鳍型图案310可以包括可以加强或者提高电子迁移率的异质材料层叠结构。
关于第二鳍型图案210和第三鳍型图案310的说明可以与关于第一鳍型图案110的说明基本上类似，将不会在下文冗余地描述。
接着，交叉第二鳍型图案210的第二虚设栅电极221形成在第二鳍型图案210上，交叉第三鳍型图案310的第三虚设栅电极321形成在第三鳍型图案310上。
第二虚设栅绝缘层226、第二虚设栅电极221和栅极硬掩模2001可以形成在第二鳍型图案210上，顺序地层叠在彼此上。此外，第三虚设栅绝缘层326、第三虚设栅电极321和栅极硬掩模2001可以形成在第三鳍型图案310上，顺序地层叠在彼此上。
第二栅间隔物230可以形成在第二虚设栅电极221的侧壁上，第三栅间隔物330可以形成在第三虚设栅电极321的侧壁上。
参照图16，第一掩模图案2002可以形成在基板100的NMOS区域上。
基板100的PMOS区域可以通过第一掩模图案2002而暴露。
接着，第三凹陷250可以通过利用干蚀刻而形成在第二鳍型图案210内。第三凹陷250可以邻近于第二虚设栅电极221形成。
第三凹陷250可以通过干蚀刻暴露在第二虚设栅电极221之间的第二鳍型图案210而形成。干蚀刻可以包括例如各向异性干蚀刻和各向同性干蚀刻，但不限于此。
接着，可以去除形成在第三凹陷的表面250s上的自然氧化物层。
参照图17，第三凹陷的表面250s可以通过利用第三表面处理工艺260被表面处理。
表面处理第三凹陷的表面250s可以形成邻近于第二虚设栅电极221的包括提高的表面特性的被处理的凹陷255(这里也被称为第四凹陷255)。
通过包括沉积工艺和蚀刻工艺的第三表面处理工艺260，第三凹陷的表面250s的表面缺陷可以被减少或者克服。第四凹陷255可以通过克服第三凹陷的表面250s的表面缺陷而形成。
第三表面处理工艺260可以通过与第一表面处理工艺或者第二表面处理工艺相同的方式进行。替代地，第三表面处理工艺260可以涉及进行多次的第一表面处理工艺或者第二表面处理工艺。
通过第三表面处理工艺260，包括p型掺杂剂的半导体衬垫膜不沿着第三凹陷的表面250s形成。
参照图18，填充第四凹陷255的第二外延图案240可以形成在第二鳍型图案210内。
接着，形成在基板100的NMOS区域中的第一掩模图案2002可以被去除。
参照图19，第五凹陷350可以形成在第三鳍型图案310内。第五凹陷350可以邻近于第三虚设栅电极321形成。
接着，可以去除可以形成在第五凹陷350的表面上的自然氧化物层。
接着，填充第五凹陷350的第三外延图案340可以形成在第三鳍型图案310内。
用于表面处理第五凹陷350的表面的表面处理工艺可以不在形成第五凹陷350的步骤和形成第三外延图案340的步骤之间进行。
即，虽然第三表面处理工艺260可以在第二外延图案240形成在基板100的PMOS区域中之前进行，但表面处理工艺可以不在第三外延图案340形成在基板100的NMOS区域中之前进行。
图20至22是提供来解释根据一些示例实施方式的制造半导体器件的方法的视图。为了说明的方便起见，在下文将主要解释关于图15至19的差异。
作为参考，图20可以示出在关于图18描述的步骤之后进行的操作。
参照图20，第二掩模图案2003可以形成在基板100的PMOS区域上。
基板100的NMOS区域可以通过第二掩模图案2003被暴露。
接着，第五凹陷350可以通过利用干蚀刻形成在第三鳍型图案310内。第五凹陷350可以邻近于第三虚设栅电极321形成。
第五凹陷350可以通过干蚀刻在第三虚设栅电极321之间暴露的第二鳍型图案310而形成。
接着，可以去除形成在第五凹陷的表面350s上的自然氧化物层。
参照图21，第五凹陷的表面350s可以通过利用第四表面处理工艺360被表面处理。
通过表面处理第五凹陷的表面350s，包括改善的表面特性的被处理的凹陷355(这里也被称为第六凹陷355)可以邻近于第三虚设栅电极321形成。
通过包括沉积工艺和蚀刻工艺的第四表面处理工艺260，第五凹陷的表面350s的表面缺陷可以被减少或者克服。第六凹陷355可以通过克服第五凹陷的表面350s的表面缺陷而形成。
第四表面处理工艺360可以通过与第一表面处理工艺或者第二表面处理工艺相同的方式进行。在一些实施方式中，第四表面处理工艺360可以涉及进行多次的第一表面处理工艺或者第二表面处理工艺。
通过第四表面处理工艺360，包括n型掺杂剂的半导体衬垫膜不沿着第五凹陷的表面350s形成。
此外，在PMOS区域中进行的第三表面处理工艺260和在NMOS区域中进行的第四表面处理工艺360可以具有彼此相同的工艺条件，或者可以具有彼此不同的工艺条件。
当第三表面处理工艺260和第四表面处理工艺360具有彼此不同的工艺条件时，第三表面处理工艺260和第四表面处理工艺360可以具有不同的温度、压力、氢的流速等等，但是沉积条件和蚀刻条件之间关于温度、压力、氢的流速的关系可以相同。
例如，这是因为用于形成在PMOS区域中的第二外延图案240的第四凹陷的表面255s的状态和用于形成在NMOS区域中的第三外延图案340的第六凹陷的表面355s的状态可以彼此不同。或者，这是因为形成在PMOS区域中的第二外延图案240和形成在NMOS区域中的第三外延图案340可以具有彼此不同的生长条件。
参照图22，填充第六凹陷355的第三外延图案340可以形成在第三鳍型图案310内。
接着，形成在基板100的PMOS区域中的第二掩模图案2003可以被去除。
如关于图15至22描述的，制造方法可以涉及起初在PMOS区域中形成第二外延图案240，然后在NMOS区域中形成第三外延图案340，虽然示例实施方式不限于此。
即，第三外延图案340可以起初形成在NMOS区域中，然后第二外延图案240形成在PMOS区域中。
图23是芯片上系统(SoC)的系统的框图，该系统包括根据一些示例实施方式的制造半导体器件的方法而制造的半导体器件。
参照图23，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。
应用处理器1001可以包括中央处理器(CPU)1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。
中央处理器1010可以执行用于驱动SoC系统1000的算术运算。在一些示例实施方式中，CPU 1010可以配置为包括多个核的多核环境。
多媒体系统1020可以用于在SoC系统1000上执行各种多媒体功能。多媒体系统1020可以包括三维(3D)引擎模块、视频编解码器、显示系统、照相机系统、后置处理器等等。
总线1030可以用于CPU 1010、多媒体系统1020、存储器系统1040和外围电路1050之间的交换数据/通信。在一些示例实施方式中，总线1030可以具有多层结构。具体地，总线1030的示例可以是多层高级高性能总线(AHB)，或者是多层高级可扩展接口(AXI)，虽然示例实施方式不限于此。
存储器系统1040可以提供用于应用处理器1001的环境以连接到外部存储器(例如DRAM 1060)并执行高速运行。在一些示例实施方式中，存储器系统1040可以包括单独的控制器(例如，DRAM控制器)以控制外部存储器(例如，DRAM 1060)。
外围电路1050可以提供用于SoC系统1000的环境以具有到外部器件(例如，主板)的无缝连接。因此，外围电路1050可以包括各种接口以允许与连接到SoC系统1000的外部器件的兼容操作。
DRAM 1060可以作用为用于应用处理器1001的操作的操作存储器。在一些示例实施方式中，DRAM 1060可以布置在应用处理器1001外部，如所示出的。具体地，DRAM 1060可以与应用处理器1001封装为层叠封装(PoP)型。
SoC系统1000的至少一个上述组件可以包括根据上面说明的示例实施方式的半导体器件中的至少一个。
作为详细说明的总结，本领域技术人员将理解，可以对实施方式进行许多变化和变型而没有实质上脱离本发明构思的原理。因此，公开的本发明的实施方式仅用于一般的和描述性的含义而不是为了限制的目的。
本申请要求于2015年10月14日向韩国专利局提交的韩国专利申请第10-2015-0143552号的优先权及由此产生的所有权益，其公开通过引用整体合并在此。

Claims (16)

1.一种制造半导体器件的方法，包括：
形成在基板上突出的鳍型图案；
形成交叉所述鳍型图案的栅电极；
通过利用干蚀刻在所述鳍型图案内形成邻近于所述栅电极的第一凹陷，其中所述第一凹陷的表面包括高指数晶面和低指数晶面；
通过用包括沉积工艺和蚀刻工艺的表面处理工艺处理所述第一凹陷的表面而形成第二凹陷，其中所述沉积工艺包括沿着所述第一凹陷的所述表面形成半导体衬垫膜，并且所述半导体衬垫膜是未掺杂的半导体膜，其中所述蚀刻工艺包括蚀刻未掺杂的所述半导体衬垫膜的至少一部分并比所述低指数晶面更快地蚀刻所述高指数晶面；以及
在所述第二凹陷中形成外延图案。
2.如权利要求1所述的方法，其中所述沉积工艺的第一工艺气体和所述蚀刻工艺的第二工艺气体每个包括蚀刻气体。
3.如权利要求2所述的方法，其中所述蚀刻气体是氯基气体。
4.如权利要求1所述的方法，其中所述半导体衬垫膜包括硅层、硅锗层、和锗层中的一个。
5.如权利要求1所述的方法，其中所述表面处理工艺被进行多次。
6.如权利要求5所述的方法，其中所述表面处理工艺包括第一表面处理工艺和第二表面处理工艺，
所述第一表面处理工艺包括第一沉积工艺和第一蚀刻工艺，
所述第二表面处理工艺包括第二沉积工艺和第二蚀刻工艺，
所述第一沉积工艺和所述第二沉积工艺具有基本上相同的工艺条件，以及
所述第一蚀刻工艺和所述第二蚀刻工艺具有基本上相同的工艺条件。
7.如权利要求1所述的方法，其中用于进行所述沉积工艺的温度小于或者等于用于进行所述蚀刻工艺的温度。
8.一种制造半导体器件的方法，包括：
形成在基板上突出的鳍型图案；
形成交叉所述鳍型图案的栅电极；
在所述鳍型图案内形成邻近于所述栅电极的凹陷，其中所述凹陷的表面包括高指数晶面和低指数晶面；以及
用包括沉积工艺和蚀刻工艺的表面处理工艺处理所述凹陷的表面，其中所述沉积工艺包括沿着所述凹陷的所述表面形成半导体衬垫膜，并且所述半导体衬垫膜是未掺杂的半导体膜，其中所述蚀刻工艺包括蚀刻未掺杂的所述半导体衬垫膜的至少一部分并比所述低指数晶面更快地蚀刻所述高指数晶面，
其中所述沉积工艺的氢的流速大于或者等于所述蚀刻工艺的氢的流速，
其中用于进行所述沉积工艺的压力小于或者等于用于进行所述蚀刻工艺的压力。
9.如权利要求8所述的方法，其中用于进行所述沉积工艺的温度小于或者等于用于进行所述蚀刻工艺的温度。
10.如权利要求8所述的方法，其中所述沉积工艺的第一工艺气体和所述蚀刻工艺的第二工艺气体每个包括氯基蚀刻气体。
11.一种制造半导体器件的方法，所述方法包括：
在半导体基板中邻近于在其上的栅电极形成凹陷，所述凹陷包括在其表面内或其表面上的缺陷，其中所述凹陷的表面包括高指数晶面和低指数晶面；
进行包括沉积工艺和蚀刻工艺的表面处理工艺，由此在所述凹陷的所述表面上形成半导体衬垫膜，其中所述半导体衬垫膜是未掺杂的，所述蚀刻工艺包括蚀刻未掺杂的所述半导体衬垫膜的至少一部分并比所述低指数晶面更快地蚀刻所述高指数晶面；以及
响应于进行所述表面处理工艺，在所述凹陷中外延生长掺杂半导体层，由此在邻近于所述栅电极的所述半导体基板中限定源极/漏极区，
其中所述沉积工艺不含掺杂剂气体，其中所述沉积工艺和所述蚀刻工艺分别包括相同的蚀刻气体，并且所述相同的蚀刻气体不在所述沉积工艺和所述蚀刻工艺之间提供。
12.如权利要求11所述的方法，其中在所述沉积工艺中的氢的流速大于或者等于在所述蚀刻工艺中的氢的流速，和/或其中所述沉积工艺的温度和/或压力小于或者等于所述蚀刻工艺的温度和/或压力。
13.如权利要求11所述的方法，还包括：
在进行所述表面处理工艺之前，去除在所述凹陷的所述表面上的自然氧化物层。
14.如权利要求13所述的方法，其中所述去除包括氢烘烤工艺和/或等离子体蚀刻工艺。
15.如权利要求14所述的方法，其中所述氢烘烤工艺和所述表面处理工艺在相同的工艺室中原位地进行。
16.如权利要求11所述的方法，其中所述基板包括从其突出的半导体鳍，其中形成所述凹陷包括以相继次序进行各向异性干蚀刻工艺和各向同性干蚀刻工艺使得所述凹陷延伸到所述半导体鳍的侧壁中。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199485B2 (en) * 2017-01-18 2019-02-05 United Microelectronics Corp. Semiconductor device including quantum wires
KR102568562B1 (ko) * 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
US10269940B2 (en) * 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10269655B1 (en) * 2018-05-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN110970487B (zh) * 2018-09-28 2023-12-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11315838B2 (en) 2018-09-28 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US11355620B2 (en) * 2018-10-31 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US11056347B2 (en) * 2019-05-28 2021-07-06 Tokyo Electron Limited Method for dry etching compound materials
CN110211957B (zh) * 2019-06-24 2024-06-11 南京华瑞微集成电路有限公司 一种双管芯器件及其制作方法
KR20210046915A (ko) 2019-10-18 2021-04-29 삼성전자주식회사 반도체 소자
US20220293642A1 (en) * 2021-03-12 2022-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation epitaxial bi-layer for backside deep trench isolation structure in an image sensor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102687253A (zh) * 2009-12-21 2012-09-19 英特尔公司 具有掺杂的外延区域的半导体器件及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5487483A (en) * 1994-05-24 1996-01-30 Xerox Corporation Nozzles for ink jet devices and method for microfabrication of the nozzles
JP4369359B2 (ja) 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
JP5119604B2 (ja) 2006-03-16 2013-01-16 ソニー株式会社 半導体装置の製造方法
JP5206427B2 (ja) 2009-01-08 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
KR101852342B1 (ko) 2011-03-23 2018-04-27 삼성전자주식회사 반도체 소자 및 그의 제조방법
US8999794B2 (en) * 2011-07-14 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned source and drain structures and method of manufacturing same
US20130040438A1 (en) 2011-08-09 2013-02-14 International Business Machines Corporation EPITAXIAL PROCESS WITH SURFACE CLEANING FIRST USING HCl/GeH4/H2SiCl2
US8754448B2 (en) 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US8551841B2 (en) * 2012-01-06 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. IO ESD device and methods for forming the same
US9142642B2 (en) * 2012-02-10 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for doped SiGe source/drain stressor deposition
US9263342B2 (en) * 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
US9012310B2 (en) * 2012-06-11 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation of source and drain regions
US8900958B2 (en) 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US8853039B2 (en) * 2013-01-17 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction for formation of epitaxial layer in source and drain regions
US9093468B2 (en) * 2013-03-13 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Asymmetric cyclic depositon and etch process for epitaxial formation mechanisms of source and drain regions
US8963258B2 (en) * 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US9978650B2 (en) * 2013-03-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor channel
US9287398B2 (en) * 2014-02-14 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor strain-inducing scheme
US9324830B2 (en) 2014-03-27 2016-04-26 International Business Machines Corporation Self-aligned contact process enabled by low temperature
US9466669B2 (en) * 2014-05-05 2016-10-11 Samsung Electronics Co., Ltd. Multiple channel length finFETs with same physical gate length
US9893183B2 (en) * 2014-07-10 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9496385B2 (en) * 2014-08-26 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of forming semiconductor device
US9502412B2 (en) 2014-09-19 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device structure with gate spacer having protruding bottom portion and method for forming the same
US9425129B1 (en) * 2015-07-01 2016-08-23 Globalfoundries Inc. Methods for fabricating conductive vias of circuit structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102687253A (zh) * 2009-12-21 2012-09-19 英特尔公司 具有掺杂的外延区域的半导体器件及其制造方法

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Publication number Publication date
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